CN102176469A - 一种具有p埋层的SOI nLDMOS器件单元 - Google Patents

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CN102176469A CN 201110056338 CN201110056338A CN102176469A CN 102176469 A CN102176469 A CN 102176469A CN 201110056338 CN201110056338 CN 201110056338 CN 201110056338 A CN201110056338 A CN 201110056338A CN 102176469 A CN102176469 A CN 102176469A
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张海鹏
许生根
赵伟立
刘怡新
吴倩倩
孔令军
汪洋
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Abstract

本发明涉及一种具有p埋层的SOI nLDMOS器件单元。现有产品限制了器件结构与电学特性的改善。本发明中隐埋氧化层上下两侧分别设置p埋层区和p型半导体衬底，p埋层区上设置n型轻掺杂漂移区，轻掺杂漂移区顶部两侧分别设置p型阱区和n型缓冲区，阱区中设置n+型源区和p+型欧姆接触区，缓冲区中设置n+型漏区。器件上部设置有栅氧化层、两个场氧化层、n型多晶硅栅极以及金属层。当器件处于阻断态时，本发明器件n型轻掺杂漂移区与p埋层区之间形成的反向偏置pn结能够承受器件绝大部分纵向耐压，大大拓展了器件横向耐压性能的改善空间，同时薄埋氧层更有利于器件的散热，有助于明显提高器件最高环境工作温度、降低器件散热要求。

Description

一种具有p埋层的SOI nLDMOS器件单元
技术领域
本发明属于半导体技术领域，涉及一种具有p埋层（BPL）的SOI（绝缘层上半导体）nLDMOS（n沟道横向双扩散金属-氧化物-半导体场效应晶体管）器件单元的结构。
背景技术
SOI nLDMOS器件由于其较高的集成度、较高的工作频率和温度、较强的抗辐照能力、极小的寄生效应、较低的成本以及较高的可靠性，作为无触点高频功率电子开关或功率放大器、驱动器在智能电力电子、高温环境电力电子、空间电力电子、交通工具电力电子和射频通信等领域具有广泛应用。常规SOI nLDMOS是在SOI衬底的n-型漂移区上形成场氧化层；在近源极端采用双离子注入及退火推进自对准掺杂技术形成短沟道nMOSFET及多晶硅栅场板，附加p+离子注入掺杂实现p-well；由多晶硅栅引出栅极金属引线，n+p+区引出源极金属引线；在近漏极端通过磷离子注入掺杂形成n型缓冲区，在该掺杂去进行大剂量高能磷、砷离子注入形成漏极区并引出金属漏极。该SOI nLDMOS器件中由于隐埋氧化层的存在衬底不参与耐压，当器件工作应用中遇到电压尖峰时，器件容易被击穿，严重影响了器件的耐压性能，同时较厚的埋氧层将影响器件的散热，不利于提高器件和系统的可靠性。
发明内容
本发明的目的在于针对现有技术的不足，提供一种具有p埋层的SOI nLDMOS器件单元，通过引入纵向的反向偏置pn结承受器件绝大部分纵向耐压，从而为提高器件的横向耐压性能大大拓展了空间。
本发明包括p型半导体衬底、隐埋氧化层、p埋层区、n型轻掺杂漂移区，隐埋氧化层覆盖在p型半导体衬底上，p埋层区覆盖在隐埋氧化层上，n型轻掺杂漂移区覆盖在p埋层区上。
在n型轻掺杂漂移区顶部的两侧分别嵌入p型阱区和n型缓冲区，其中p型阱区为p型较重掺杂半导体区，n型缓冲区为n型较重掺杂半导体区；p型阱区的顶部嵌入n型源区和p型欧姆接触区，n型源区和p型欧姆接触区相接，n型源区设置在p型欧姆接触区与n型缓冲区之间；n型缓冲区的顶部嵌入n型漏区， n型源区与n型漏区之间顺序间隔有p型阱区、n型轻掺杂漂移区和n型缓冲区；所述的p型欧姆接触区为p型重掺杂形成，n型源区和n型漏区为n型重掺杂形成。
n型源区的顶部设置有第一场氧化层，p型阱区的顶部设置有栅氧化层，n型轻掺杂漂移区的顶部设置有第二场氧化层，栅氧化层设置在第一场氧化层和第二场氧化层之间，栅氧化层的两侧分别与第一场氧化层和第二场氧化层相接；栅氧化层覆盖了相邻的n型源区顶部的一部分、p型阱区的一部分以及n型轻掺杂漂移区顶部的一部分；第二场氧化层覆盖了相邻的n型轻掺杂漂移区顶部的一部分、n型缓冲区的顶部以及n型漏区顶部的一部分。
p型欧姆接触区的顶部设置有金属源极，栅氧化层的顶部设置有n型多晶硅栅极，n型漏区的顶部设置有金属漏极；金属源极覆盖了p型欧姆接触区的顶部、n型源区顶部的一部分和第一场氧化层顶部的一部分；n型多晶硅栅极覆盖了栅氧化层的顶部以及第二场氧化层顶部的一部分，并且与第一场氧化层相接；金属漏极覆盖了n型漏区的顶部的一部分以及第二场氧化层顶部的一部分。
本发明在常规SOI nLDMOS器件结构的n型轻掺杂漂移区与隐埋氧化层间引入p埋层区，在器件漏极接高电位时，n型轻掺杂漂移区与p埋层区间的反向pn结形成的耗尽层能够承受器件绝大部分纵向耐压，提高了器件的耐压性能，同时使用薄埋氧层能够提高器件的散热性能，提高有利于提高器件和系统的可靠性。
附图说明
图1为本发明的结构示意图；
图2为图1的俯视图；
图3为图1的A-A截面示意图；
图4为图1的B-B截面示意图。
具体实施方式
如图1、2、3和4所示，一种具有p埋层的SOI nLDMOS器件单元，包括p型半导体衬底1、隐埋氧化层2、p埋层区3、n型轻掺杂漂移区4，隐埋氧化层2覆盖在p型半导体衬底1上，p埋层区3覆盖在隐埋氧化层2上，n型轻掺杂漂移区4覆盖在p埋层区3上。
在n型轻掺杂漂移区4顶部两侧分别嵌入p型阱区5和n型缓冲区14，其中p型阱区5为p型较重掺杂半导体区，n型缓冲区14为n型较重掺杂半导体区；p型阱区5的顶部嵌入n型源区6和p型欧姆接触区7，n型源区6和p型欧姆接触区7相接，n型源区6设置在p型欧姆接触区7与n型缓冲区14之间；n型缓冲区14的顶部嵌入n型漏区13， n型源区6与n型漏区13之间顺序间隔有p型阱区5、n型轻掺杂漂移区4和n型缓冲区14；所述的p型欧姆接触区7为p型重掺杂形成，n型源区6和n型漏区13为n型重掺杂形成。
n型源区6的顶部设置有第一场氧化层9-1，p型阱区5的顶部设置有栅氧化层10，n型轻掺杂漂移区4的顶部设置有第二场氧化层9-2，栅氧化层10设置在第一场氧化层9-1和第二场氧化层9-2之间，栅氧化层10的两侧分别与第一场氧化层9-1和第二场氧化层9-2相接；栅氧化层10覆盖了相邻的n型源区6顶部的一部分、p型阱区5的一部分以及n型轻掺杂漂移区4顶部的一部分；第二场氧化层9-2覆盖了相邻的n型轻掺杂漂移区4顶部的一部分、n型缓冲区14的顶部以及n型漏区13顶部的一部分。
p型欧姆接触区7的顶部设置有金属源极8，栅氧化层10的顶部设置有n型多晶硅栅极11，n型漏区13的顶部设置有金属漏极12；金属源极8覆盖了p型欧姆接触区7的顶部、n型源区6顶部的一部分和第一场氧化层9-1顶部的一部分；n型多晶硅栅极11覆盖了栅氧化层10的顶部以及第二场氧化层9-2顶部的一部分，并且与第一场氧化层9-1相接；金属漏极12覆盖了n型漏区13的顶部的一部分以及第二场氧化层9-2顶部的一部分。

Claims (1)

1.一种具有p埋层的SOI nLDMOS器件单元，包括p型半导体衬底(1)、隐埋氧化层(2)、p埋层区(3)、n型轻掺杂漂移区(4)，其特征在于：
隐埋氧化层(2)覆盖在p型半导体衬底(1)上，p埋层区(3)覆盖在隐埋氧化层(2)上，n型轻掺杂漂移区(4)覆盖在p埋层区(3)上；
在n型轻掺杂漂移区(4)顶部两侧分别嵌入p型阱区(5)和n型缓冲区(14)，其中p型阱区(5)为p型较重掺杂半导体区，n型缓冲区(14)为n型较重掺杂半导体区；p型阱区(5)的顶部嵌入n型源区(6)和p型欧姆接触区(7)，n型源区(6)和p型欧姆接触区(7)相接，n型源区(6)设置在p型欧姆接触区(7)与n型缓冲区(14)之间；n型缓冲区(14)的顶部嵌入n型漏区(13)， n型源区(6)与n型漏区(13)之间顺序间隔有p型阱区(5)、n型轻掺杂漂移区(4)和n型缓冲区(14)；所述的p型欧姆接触区(7)为p型重掺杂形成，n型源区(6)和n型漏区(13)为n型重掺杂形成；
n型源区(6)的顶部设置有第一场氧化层(9-1)，p型阱区(5)的顶部设置有栅氧化层(10)，n型轻掺杂漂移区(4)的顶部设置有第二场氧化层(9-2)，栅氧化层(10)设置在第一场氧化层(9-1)和第二场氧化层(9-2)之间，栅氧化层(10)的两侧分别与第一场氧化层(9-1)和第二场氧化层(9-2)相接；栅氧化层(10)覆盖了相邻的n型源区(6)顶部的一部分、p型阱区(5)的一部分以及n型轻掺杂漂移区(4)顶部的一部分；第二场氧化层(9-2)覆盖了相邻的n型轻掺杂漂移区(4)顶部的一部分、n型缓冲区(14)的顶部以及n型漏区(13)顶部的一部分；
p型欧姆接触区(7)的顶部设置有金属源极(8)，栅氧化层(10)的顶部设置有n型多晶硅栅极(11)，n型漏区(13)的顶部设置有金属漏极(12)；金属源极(8)覆盖了p型欧姆接触区(7)的顶部、n型源区(6)顶部的一部分和第一场氧化层(9-1)顶部的一部分；n型多晶硅栅极(11)覆盖了栅氧化层(10)的顶部以及第二场氧化层(9-2)顶部的一部分，并且与第一场氧化层(9-1)相接；金属漏极(12)覆盖了n型漏区(13)的顶部的一部分以及第二场氧化层(9-2)顶部的一部分。
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