CN202018966U - 具有p埋层的纵向沟道SOI LIGBT器件单元 - Google Patents
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Abstract
本实用新型涉及一种具有p埋层的纵向沟道SOI LIGBT器件单元。现有产品限制了器件结构与电学特性的改善。本实用新型顺序包括p型半导体衬底、隐埋氧化层、p埋层区，p埋层区的顶部依次并排设置有金属栅极、n型重掺杂多晶硅栅、栅氧化层和n型轻掺杂漂移区，在n型轻掺杂漂移区顶部两侧分别嵌入第一p型阱区和n型缓冲区，第一p型阱区的顶部嵌入n型阴极区和第一p阱欧姆接触区，n型缓冲区的顶部嵌入第二p型阱区和阳极短路点区，第二p型阱区顶部嵌入第二p阱欧姆接触区；器件单元顶部设置有第一场氧化层、第二场氧化层、阳极金属电极和阴极金属电极。本实用新型降低了扩展电阻，改善了漂移区电导调制效应，降低了通态功耗，并明显改善器件的热特性。
Description
技术领域
本实用新型属于半导体技术领域，涉及一种具有P埋层的纵向沟道SOI（绝缘层上的硅）LIGBT（横向绝缘栅双极晶体管）器件单元。
背景技术
SOI LIGBT器件由于其较小的体积、重量，较高的工作温度和较强的抗辐照能力，较低的成本和较高的可靠性，作为无触点功率电子开关或功率驱动器在智能电力电子、高温环境电力电子、空间电力电子和交通工具电力电子等技术中具有广泛应用。常规SOI LIGBT是在SOI衬底的n-漂移区上形成场氧化层；在近阴极区端采用双离子注入多晶硅自对准掺杂技术形成横向短沟道nMOSFET及多晶硅栅场板，附加p+离子注入掺杂实现p-well阱接触；由多晶硅栅引出栅极金属引线，n+p+区引出阴极金属引线；在近阳极端通过磷离子注入掺杂形成n型缓冲区，在该n型缓冲区内进行两步p型杂质注入形成轻掺杂p阳极区及其p+重掺杂第二p阱欧姆接触区，并引出阳极金属引线与阳极金属场板。该SOI LIGBT器件导通时，其导电沟道位于顶层正表面，且为横向沟道，栅场板覆盖于较厚的栅氧化层上，导致通态电流向漂移区正表面集中，扩展电阻大，漂移区电导调制效应不均匀，通态电阻大，通态压降高，通态电流小，而通态功耗高，器件工作效率低，温升快，不利于提高器件和系统可靠性、节省能源与保护环境。而且，该SOI LIGBT器件是在均匀掺杂的顶层硅膜上外延n-漂移区。这种器件结构的纵向耐压不高，很容易优先纵向击穿，严重限制器件横向耐压的改善；采用厚隐埋氧化层提高纵向耐压时会严重加剧自加热效应，导致器件热特性明显恶化。
发明内容
本实用新型的目的在于针对现有技术的不足，提供一种具有P埋层的纵向沟道SOI LIGBT器件单元，一方面引导漂移区电流均匀分布，明显改善扩展电阻、电导调制效应，降低通态电阻和通态功耗；另一方面在减薄隐埋氧化层厚度条件下显著改善器件的纵向耐压，从而为进一步改善器件横向耐压创造条件；同时确保器件具有优良的热特性。
本实用新型包括p型半导体衬底、隐埋氧化层、p埋层区、n型轻掺杂漂移区、栅氧化层，隐埋氧化层覆盖在p型半导体衬底上，p埋层区覆盖在隐埋氧化层上，n型轻掺杂漂移区和栅氧化层并排设置在p埋层区上，n型轻掺杂漂移区和栅氧化层相接，n型重掺杂多晶硅栅紧邻栅氧化层设置，n型重掺杂多晶硅栅的一侧与栅氧化层的一侧相接。
在n型轻掺杂漂移区顶部两侧分别嵌入第一p型阱区和n型缓冲区，第一p型阱区的一侧与栅氧化层的另一侧相接。
第一p型阱区的顶部嵌入n型阴极区和第一p阱欧姆接触区，n型阴极区的一侧与第一p阱欧姆接触区相接，n型阴极区的另一侧与栅氧化层相接，第一p阱欧姆接触区设置在n型阴极区与n型缓冲区之间； n型缓冲区的顶部嵌入第二p型阱区和阳极短路点区，第二p型阱区和阳极短路点区相接，第二p型阱区设置在阳极短路点区与第一p型阱区之间；第二p型阱区的顶部嵌入第二p阱欧姆接触区，第二p阱欧姆接触区与阳极短路点区相接。
n型重掺杂多晶硅栅的顶部设置有第一场氧化层，n型轻掺杂漂移区的顶部设置有第二场氧化层，阳极短路点区的顶部设置有阳极金属电极；第一场氧化层覆盖了相邻的n型重掺杂多晶硅栅的顶部、栅氧化层的顶部，以及n型阴极区顶部的一部分；第二场氧化层覆盖了相邻的第一p阱欧姆接触区顶部的一部分、第一p型阱区的顶部、n型轻掺杂漂移区的顶部、n型缓冲区的顶部、第二p型阱区的顶部，以及第二p阱欧姆接触区顶部的一部分；阳极金属电极覆盖了相邻的第二p阱欧姆接触区顶部的一部分，以及阳极短路点区的顶部；阴极金属电极覆盖了相邻的n型阴极区顶部的一部分和第一p阱欧姆接触区顶部的一部分，并且分别与第一场氧化层和第二场氧化层相接；金属栅极紧邻n型重掺杂多晶硅栅设置，并与n型重掺杂多晶硅栅的另一侧、以及栅氧化层和第一场氧化层相接。
本实用新型由于将SOI LIGBT的沟道方向由横向变为纵向，增加了纵向栅场板，同时将表面阳极变为体阳极，一方面消除了器件导通时通态电流向漂移区正表面集中的不良效应，降低了扩展电阻，改善了漂移区电导调制效应，提高了通态电流，降低了通态电阻和通态压降，从而降低了通态功耗；另一方面采用隐埋P型层，在薄隐埋氧化层条件下大大地提高了器件的纵向耐压，改善了器件的纵向击穿特性，同时明显改善器件的热特性。
附图说明
图1为本实用新型的结构示意图；
图2为图1的俯视图；
图3为图1的A-A截面示意图；
图4为图1的B-B截面示意图。
具体实施方式
如图1、2、3和4所示，一种具有p埋层的纵向沟道SOI LIGBT器件单元，包括p型半导体衬底1、隐埋氧化层2、p埋层区3、n型轻掺杂漂移区4、栅氧化层5，隐埋氧化层2覆盖在p型半导体衬底1上，p埋层区3覆盖在隐埋氧化层2上，n型轻掺杂漂移区4和栅氧化层5并排设置在p埋层区3上，n型轻掺杂漂移区4和栅氧化层5相接，n型重掺杂多晶硅栅6紧邻栅氧化层5设置，n型重掺杂多晶硅栅6的一侧与栅氧化层5的一侧相接。
在n型轻掺杂漂移区4顶部两侧分别嵌入第一p型阱区11和n型缓冲区17，其中第一p型阱区11为p型较重掺杂半导体区，n型缓冲区17为n型较重掺杂半导体区，第一p型阱区11的一侧与栅氧化层5的另一侧相接。
第一p型阱区11的顶部嵌入n型阴极区10和第一p阱欧姆接触区12，n型阴极区10的一侧与第一p阱欧姆接触区12相接，n型阴极区10的另一侧与栅氧化层5相接，第一p阱欧姆接触区12设置在n型阴极区10与n型缓冲区17之间； n型缓冲区17的顶部嵌入第二p型阱区16和阳极短路点区15，第二p型阱区16和阳极短路点区15相接，第二p型阱区16设置在阳极短路点区15与第一p型阱区11之间，其中第二p型阱区16为p型较重掺杂半导体区，阳极短路点区15为n型重掺杂半导体区；第二p型阱区16的顶部嵌入第二p阱欧姆接触区14，第二p阱欧姆接触区14与阳极短路点区15相接。
n型重掺杂多晶硅栅6的顶部设置有第一场氧化层8-1，n型轻掺杂漂移区4的顶部设置有第二场氧化层8-2，阳极短路点区15的顶部设置有阳极金属电极13；第一场氧化层8-1覆盖了相邻的n型重掺杂多晶硅栅6的顶部、栅氧化层5的顶部，以及n型阴极区10顶部的一部分；第二场氧化层8-2覆盖了相邻的第一p阱欧姆接触区12顶部的一部分、第一p型阱区11的顶部、n型轻掺杂漂移区4的顶部、n型缓冲区17的顶部、第二p型阱区16的顶部，以及第二p阱欧姆接触区14顶部的一部分；阳极金属电极13覆盖了相邻的第二p阱欧姆接触区14顶部的一部分，以及阳极短路点区15的顶部；阴极金属电极9覆盖了相邻的n型阴极区10顶部的一部分和第一p阱欧姆接触区12顶部的一部分，并且分别与第一场氧化层8-1和第二场氧化层8-2相接；金属栅极7紧邻n型重掺杂多晶硅栅6设置，并与n型重掺杂多晶硅栅6的另一侧、以及栅氧化层5和第一场氧化层8-1相接。
Claims (1)
1.具有p埋层的纵向沟道SOI LIGBT器件单元，包括p型半导体衬底(1)、隐埋氧化层(2)、p埋层区(3)、n型轻掺杂漂移区(4)、栅氧化层(5)，其特征在于：
隐埋氧化层(2)覆盖在p型半导体衬底(1)上，p埋层区(3)覆盖在隐埋氧化层(2)上，n型轻掺杂漂移区(4)和栅氧化层(5)并排设置在p埋层区(3)上，n型轻掺杂漂移区(4)和栅氧化层(5)相接，n型重掺杂多晶硅栅(6)紧邻栅氧化层(5)设置，n型重掺杂多晶硅栅(6)的一侧与栅氧化层(5)的一侧相接；
在n型轻掺杂漂移区(4)顶部两侧分别嵌入第一p型阱区(11)和n型缓冲区(17),第一p型阱区(11)的一侧与栅氧化层(5)的另一侧相接；
第一p型阱区(11)的顶部嵌入n型阴极区(10)和第一p阱欧姆接触区(12)，n型阴极区(10)的一侧与第一p阱欧姆接触区(12)相接，n型阴极区(10)的另一侧与栅氧化层(5)相接，第一p阱欧姆接触区(12)设置在n型阴极区(10)与n型缓冲区(17)之间； n型缓冲区(17)的顶部嵌入第二p型阱区(16)和阳极短路点区(15)，第二p型阱区(16)和阳极短路点区(15)相接，第二p型阱区(16)设置在阳极短路点区(15)与第一p型阱区(11)之间；第二p型阱区(16)的顶部嵌入第二p阱欧姆接触区(14)，第二p阱欧姆接触区(14)与阳极短路点区(15)相接；
n型重掺杂多晶硅栅(6)的顶部设置有第一场氧化层(8-1)，n型轻掺杂漂移区(4)的顶部设置有第二场氧化层(8-2)，阳极短路点区(15)的顶部设置有阳极金属电极(13)；第一场氧化层(8-1)覆盖了相邻的n型重掺杂多晶硅栅(6)的顶部、栅氧化层(5)的顶部，以及n型阴极区(10)顶部的一部分；第二场氧化层(8-2)覆盖了相邻的第一p阱欧姆接触区(12)顶部的一部分、第一p型阱区(11)的顶部、n型轻掺杂漂移区(4)的顶部、n型缓冲区(17)的顶部、第二p型阱区(16)的顶部，以及第二p阱欧姆接触区(14)顶部的一部分；阳极金属电极(13)覆盖了相邻的第二p阱欧姆接触区(14)顶部的一部分，以及阳极短路点区(15)的顶部；阴极金属电极(9)覆盖了相邻的n型阴极区(10)顶部的一部分和第一p阱欧姆接触区(12)顶部的一部分，并且分别与第一场氧化层(8-1)和第二场氧化层(8-2)相接；金属栅极(7)紧邻n型重掺杂多晶硅栅(6)设置，并与n型重掺杂多晶硅栅(6)的另一侧、以及栅氧化层(5)和第一场氧化层(8-1)相接。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103325830A (zh) * | 2012-03-23 | 2013-09-25 | 株式会社东芝 | 半导体装置 |
| CN106876455A (zh) * | 2017-02-28 | 2017-06-20 | 电子科技大学 | 一种低关断损耗双槽栅soi‑ligbt器件结构 |
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2011
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