CN103325830A - 半导体装置 - Google Patents

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大田刚志
西胁达也
内原士
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Abstract

本发明涉及一种半导体装置。实施方式的半导体装置具有漏极区、源极区、基极区、漂移区、栅极区、栅极绝缘膜、电场缓和部、漏电极和源电极。漏极区具有第一部分和第二部分，该第二部分具有在第一方向上延伸的面。源极区在第二方向上延伸并与漏极层分离设置。基极区设在漏极区与源极区之间。漂移区与源极区相接地设在漏极区与基极区之间。栅电极在第一方向以及第三方向上延伸，在第三方向上贯通基极区。栅极绝缘膜设在源极区、基极区和漂移区这三个区与栅电极之间。电场缓和部设在栅极绝缘膜与漏极区之间。漏电极连接于漏极区。源电极连接于源极区。

Description

半导体装置
相关申请的交叉引用
本申请基于并要求2012年3月23日提交的在先的日本专利申请2012-068433号的优先权的利益，在此通过参考而插入其全部内容。
技术领域
在此所描述的实施方式广泛地涉及半导体装置。
背景技术
MOSFET（Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）除了期望大电流、高耐压之外，还期望低电压驱动化、低导通电阻化。
将沟道区不仅形成于半导体基板的主面还形成于半导体基板的垂直方向的三维型的MOSFET，有利于用于降低导通电阻。三维型的MOSFET具备：具有第一部分和垂直于第一部分设置的第二部分的漏极层；与第二部分平行设置的漂移区、基极区和源极区；以及在与第二部分垂直的方向上延伸的栅电极。在这样的三维型的MOSFET中，期望进一步的耐压的提高。
发明内容
本发明的实施方式提供一种提高了耐压的半导体装置。
实施方式的半导体装置具备漏极区、源极区、基极区、漂移区、栅极区、栅极绝缘膜、第一半导体区、漏电极和源电极。
漏极区为第一导电类型，具有第一部分和第二部分，所述第二部分具有在与所述第一部分的主面垂直的第一方向上延伸的面。
源极区为第一导电类型，在与所述第二部分平行的第二方向上延伸，与所述漏极层分离设置。
基极区为第二导电类型，与所述源极区相接地设在所述漏极区与所述源极区之间。
漂移区为第一导电类型，设在所述漏极区与所述基极区之间。
栅电极在所述第一方向以及与所述第一方向和所述第二方向垂直的第三方向上延伸，在所述第三方向上贯通所述基极区。
栅极绝缘膜设在所述源极区、所述基极区和所述漂移区这三个区与所述栅电极之间。
第一半导体区设在所述栅极绝缘膜与所述漏极区之间。第一半导体区的杂质浓度低于所述漂移区的杂质浓度。
漏电极连接于所述漏极区。
源电极连接于所述源极区以及所述基极区。
根据本发明的实施方式，能提供一种提高了耐压的半导体装置。
附图说明
图1是第一实施方式的半导体装置的示意性的立体图。
图2（a）～（b）是第一实施方式的半导体装置的示意性的剖视图。
图3（a）～（b）是第二实施方式的半导体装置的示意图。
图4a）～（b）是第二实施方式的变形例的半导体装置的示意图。
图5（a）～（c）是例示第三实施方式的半导体装置的示意图。
图6（a）～（c）是表示第三实施方式的变形例的示意性的剖视图。
图7（a）～（b）是例示第四实施方式的半导体装置的示意图。
图8（a）～（c）是表示第四实施方式的变形例的示意性的俯视图。
图9（a）～（b）是例示第五实施方式的半导体装置的示意性的立体图。
图10是例示第六实施方式的半导体装置的示意性的立体图。
图11（a）～图14（b）是例示半导体装置的制造方法（其1）的示意性的立体图。
图15（a）～图16（c）是例示半导体装置的制造方法（其2）的示意性的立体图。
图17（a）～图21（c）是例示半导体装置的制造方法（其3）的示意性的立体图。
图22（a）～图24（b）是例示半导体装置的制造方法（其4）的示意性的立体图。
图25（a）～图26（b）是例示半导体装置的制造方法（其5）的示意性的立体图。
具体实施方式
下面，基于附图对本发明的实施方式进行说明。
另外，附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必是与现实相同的。此外，即使在表示相同的部分的情况下，也有时因附图而使相互的尺寸、相对系数不同地表示。
此外，在本申请说明书和各附图中，对于与关于已经出现的附图在前面叙述过的要素同样的要素，标注相同的附图标记，并适当省略详细的说明。
此外，在以下的说明中，作为一个例子，举出设第一导电类型为n型、设第二导电类型为p型的具体例。
此外，n＋、n、n-以及p＋、p、p－的表述表示各导电类型的杂质浓度的相对高低。即，n＋表示与n相比n型的杂质浓度相对高，n－表示与n相比、n--表示与n-相比n型的杂质浓度相对低。此外，p＋表示与p相比p型的杂质浓度相对高，p-表示与p相比、p--表示与p-相比p型的杂质浓度相对低。
（第一实施方式）
图1是第一实施方式的半导体装置的示意性的立体图。
图2（a）～（b）是第一实施方式的半导体装置的示意性的剖视图。
在图2（a）以及（b）中，均示出了沿图1的A－B线的位置处的剖面。此外，在图2（a）以及（b）中，显示了在图1中未显示的漏电极50和源电极51。
第一实施方式的半导体装置1具备：第一导电类型（n＋型）的漏极区10、第一导电类型（n＋型）的源极区14、第二导电类型（p型）的基极区12、第一导电类型（n型）的漂移区11、栅电极21、栅极绝缘膜22、电场缓和部（第一半导体区）30、漏电极50和源电极51。
漏极区10具有第一部分10a、以及在与第一部分10a的主面垂直的第一方向上延伸的第二部分10b。
在此，在本说明书中，将第一方向称为Z方向，将作为与第一方向正交的方向之一的第二方向称为Y方向，将与第一方向以及第二方向正交的第三方向称为X方向。
源极区14在Z方向上延伸并在X方向上与漏极区10的第二部分10b分离设置。
漂移区11设在漏极区10与源极区14之间。
基极区12设在源极区14与漂移区11之间。
栅电极21在Z方向以及X方向上延伸，在X方向上贯通基极区12。在本实施方式中，栅电极12设置成在X方向上贯通源极区14以及基极区12。
栅极绝缘膜22设在栅电极21与至少基极区12之间。在本实施方式中，栅极绝缘膜22设置成在Z方向上看包围栅电极1的周边。
电场缓和部30设在栅极绝缘膜22与漏极区10之间。电场缓和部30起到缓和栅电极21的端部以及基极区12的端部的电场的作用。
漏电极50连接于漏极区10，源电极51连接于源极区14以及基极区12。
这样的第一实施方式的半导体装置1是三维构造的MOSFET。更具体地说，漏极区10的第一部分10a是与XY平面平行的半导体装置1的基板。漏极区10的第二部分10b具有与YZ平面平行的面。漏极区10具有第一部分10a、和从第一部分10a的主面看在Z方向上立起的一对第二部分10b。即，漏极区10的ZX平面的剖面呈大致U字型。
在半导体装置1中，在大致U字型的漏极区10的内侧，第一导电类型（n型）的漂移区11以覆盖漏极区10的表面的方式设置成大致U字型。漂移区11具有比漏极区10的电阻率高的电阻率。在大致U字型的漂移区11的内侧，第二导电类型（p型）的基极区12以覆盖漂移区11的表面的方式设置成大致U字型。在大致U字型的基极区12的内部，第一导电类型（n＋型）的源极区14以掩埋基极区12的大致U字型的内侧的方式设置。
在半导体装置1中，沟槽20（第一沟槽）设置至达到Z方向的源极区14的中途的深度。另外，沟槽20也可以设置至基极区12的中途或漂移区11的中途的深度。沟槽20从源极区14的一部分起在X方向上贯通源极区14的与其一部分邻接的基极区12，并以到达至漂移区11的一部分的长度进行设置。在沟槽20内，隔着栅极绝缘膜22设置有栅电极（沟槽栅电极）21。在图1所示的例子中，以基极区12为中心在X方向上设有一个栅电极21。另外，也可以以基极区12为中心在X方向上并列设有2个栅电极21。
在半导体装置1中，电场缓和部30从沟槽20的下部20b起向下方设置。电场缓和部30的电阻率比漏极区10的电阻率以及漂移区11的电阻率高。沟槽20的下端部20e（栅极绝缘膜22的端部）以及基极区12的下端部12e由电场缓和部30覆盖。
漏极区10、漂移区11、基极区12、源极区14以及电场缓和部30的主要成分例如为硅（Si）。栅电极21的材料例如为多晶硅。栅极绝缘膜22的材料例如为氧化硅（SiO2）。
“第一导电类型（n型）”的半导体层（或半导体区）是指掺杂了作为杂质元素的砷（As）、磷（P）等的半导体。“第二导电类型（p型）”的半导体是指掺杂了作为杂质元素的硼（B）等的半导体。
虽然在图1以及图2（a）～（b）所示的例子中，沟槽20的下端与基极区12的下端相比位于上侧，但在第一实施方式中，还包含沟槽20的下端与基极区12的下端相比位于下侧的方式。这样的方式将在其他附图中进行介绍。
在图2（a）所示的半导体装置1A的电场缓和区30A与图2（b）所示的半导体装置1B中，电场缓和部30（电场缓和部30A、30B）的组成不同。
图2（a）所示的电场缓和部30A通过对漂移区11注入第二导电类型的杂质元素而形成。例如，从沟槽20等对漂移区11注入第二导电类型的杂质元素，进而进行加热处理，从沟槽20的下部20b向下方形成第一导电类型（n-型）的电场缓和部30A。在该离子注入中，注入杂质元素到不使被注入的漂移区11的区的导电类型反转的程度。由此，形成电阻率比漂移区11高的第一导电类型（n型）的电场缓和部30A。
图2（b）所示的电场缓和部30B通过对漂移区11注入第二导电类型的杂质元素而形成。例如，从沟槽20等对漂移区11注入第二导电类型的杂质元素，进而进行加热处理，从沟槽20的下部20b起向下方形成第二导电类型（p-型）的电场缓和部30B。电场缓和部30B包含第一导电类型的杂质元素以及第二导电类型的杂质元素。在该离子注入中，注入杂质元素到使被注入的漂移区11的区的导电类型反转的程度。由此，形成电阻率比漂移区11高的第二导电类型（p-型）的电场缓和部30B。
电场缓和部30B中的第二导电类型的杂质元素的浓度比电场缓和部30B中的第一导电类型的杂质元素的浓度高。从电场缓和部30B中的第二导电类型的杂质元素的浓度减去电场缓和部30B中的第一导电类型的杂质元素的浓度之后的值，比基极区12中包含的第二导电类型的杂质元素的浓度低。
在漏极区10连接有漏电极50。在层间绝缘膜55上设有源电极51。层间绝缘膜55的一部分开口，在源极区14以及基极区12连接有源电极51。
根据半导体装置1（半导体装置1A、1B），沟槽20的下端部20e以及基极区12的下端部12e由电场缓和部30覆盖。此外，在沟槽20的底部附近的基极区12与漂移区11的边界设有电场缓和部30。
在半导体装置1的导通/截止动作中，在漏电极50与源电极51之间施加高电压。在未设置电场缓和部30的情况下，易在沟槽20的下端部20e以及基极区12的下端部12e发生电场集中。即，在未设置电场缓和部30的情况下，例如，易在沟槽20的下端部20e以及基极区12的下端部12e引起击穿。
在第一实施方式中，设置电场缓和部30，缓和该电场集中。此外，电场缓和部30的电阻率比漂移区11高。因此，在截止时，耗尽层易从基极区12与漂移区11的边界延伸。即，在截止时，pn结界面附近的电场梯度或者电解强度被缓和。由此，半导体装置1（半导体装置1A、1B）的耐压变得更高。
此外，根据半导体装置1（半导体装置1A、1B），能进一步地提高漂移区11的杂质浓度，将该杂质浓度提高耐压变高的量。由此，在半导体装置1（半导体装置1A、1B）中，可实现进一步的低导通电阻化。
然而，在非三维构造的现有的纵型MOSFET中，也能在栅电极的下端附近设置这样的电场缓和部。但是，当对现有的纵型MOSFET设置这样的电场缓和部时，纵型MOSFET的电流路径与电场缓和部大体上重叠。如上所述，电场缓和部的电阻率比漂移区11低。因此，在电流路径中设置了这样的电场缓和部的纵型MOSFET中，会导致导通电阻的增加。
与此相比，在三维型构造的半导体装置1中，在导通时流过的电子电流的大部分与漏极区10的背面10r大致平行地流过。这是因为，在隔着栅极绝缘膜22与栅电极21对置的基极区12，形成有反型层（沟道），源极区14与漏极区10的内侧壁10iw隔着沟道对置。即，通过沟道流过的电子电流的大部分从源极区14保持原样地到达漏极区10的内侧壁10iw。在半导体装置1中，由于从沟槽20的下端部20e起向下方设有电场缓和部30，所以电流路径不会被电场缓和部30阻挡。由此，在半导体装置1中，抑制了导通电阻的增加，并且使耐压变得更高。
在三维型构造的半导体装置1中，沟槽20的底部与漏极区10之间的区90成为难以形成电流路径的区。通过提高这样的区90的耐压，从而能在半导体装置1中，抑制导通电阻的增加，进一步提高耐压。
（第二实施方式）
图3（a）～（b）是第二实施方式的半导体装置的示意图。
在图3（a）中示出了第二实施方式的半导体装置的示意性的立体图，在图3（b）中示出了沿图3（a）的A－B线的位置处的示意性的剖视图。
在第二实施方式的半导体装置2A中，在Z方向上还设有沟槽25（第二沟槽）。沟槽25设在沟槽20与第二部分10b之间。沟槽25与沟槽20相接。即，沟槽25与沟槽20连通。在沟槽25内，隔着场板绝缘膜27（第二场板绝缘膜）设有场板电极26（第二场板电极）。即，包括场板电极26以及场板绝缘膜27的场板构造部设在栅电极21与第二部分10b之间。
场板电极26的材料例如为多晶硅。场板绝缘膜27的材料例如为氧化硅（SiO2）。沟槽25可以与沟槽20连续，也可以与沟槽20非连续。在图3中，示出沟槽25与沟槽20连续的状态。场板电极26与源电极51（参照图1）或者栅电极21（参照图1）电连接。
在半导体装置2A中，电场缓和部31从沟槽20的底面以及沟槽25的底面向下方设置。电场缓和部31的组成与电场缓和部30的组成相同。在图3中，示出电场缓和部31与漏极区10接触的状态。电场缓和部31与漏极区10未接触的构造也包含在第二实施方式中。
电场缓和部31的电阻率比漏极区10的电阻率以及漂移区11的电阻率高。沟槽20的下端部20e以及基极区12的下端部12e由电场缓和部31覆盖。因此，在半导体装置2A中也示出与半导体装置1同样的作用效果。
进而，由于在半导体装置2A中，在漂移区11内设有场板电极26，所以形成于漂移区11的耗尽层与半导体装置1相比易于延伸。因此，在半导体装置2A中，与半导体装置1相比，耐压进一步提高。此外，在半导体装置2A中，由于漂移区11变得易于耗尽化，所以能提高漂移区11的杂质浓度。由此，在半导体装置2A中，与半导体装置1相比，导通电阻进一步降低。
（第二实施方式的变形例）
图4（a）～（b）是第二实施方式的变形例的半导体装置的示意图。
图4（a）是立体示意图，（b）是剖面示意图。
在图4（b）中示出沿图4（a）的A－B线的位置处的剖面。在图4（a）中未显示图（b）中示出的主电极500、510。
半导体装置2B是将半导体装置2A转用到三维型的二极管中的装置。例如，在半导体装置2B中半导体装置2A的基极区12被置换为第一导电类型的电荷累积层120。
当对半导体装置2A的构造与半导体装置2B的构造进行对比时，第一半导体层100对应于漏极区10。第二半导体层110对应于漂移区11。第三半导体层140对应于源极区14。电荷累积层120对应于基极区12。第一主电极500对应于漏电极50。第二主电极510对应于源电极51。
第一半导体层100具有第一部分100a和与第一部分100a垂直的第二部分100b。在第二部分100b与沟槽25之间，设有与第二部分100b相接的第一导电类型的第二半导体层110。第二半导体层110的电阻率比第一半导体层100的电阻率高。在电场缓和部31的上侧设有与沟槽20相接的低浓度的电荷累积层120。在电荷累积层120上设有与沟槽20相接的第一导电类型的第三半导体层140。
在设于Z方向的沟槽20内，隔着栅极绝缘膜22设有栅电极21。
从沟槽20的下部起向下方设有电场缓和部31。电场缓和部31具有比第一半导体层100的电阻率以及第二半导体层110的电阻率高的电阻率。在与沟槽20相接地设于Z方向的沟槽25内，隔着场板绝缘膜27设有场板电极26。
在第一半导体层100连接有第一主电极500。在第三半导体层140连接有第二主电极510。第三半导体层140和第二主电极510形成肖特基结。场板电极26与第二主电极510或栅电极21电连接。
当设栅电极21以及第二主电极510为阳电极、设第一主电极500为阴电极时，半导体装置2B能视为栅极控制型的肖特基势垒二极管。
在半导体装置2B中，当对阳电极（栅电极21以及第二主电极510）施加正电位、对阴电极（第一主电极500）施加负电位时（正偏置），会在栅极绝缘膜22附近从电荷累积层120感应出电子，在栅极绝缘膜22附近的电荷累积层120形成沟道，在阳电极与阴电极之间流过电流。
另一方面，在半导体装置2B中，当对阳电极施加负电位、对阴电极施加正电位时（反偏置），不会从栅极绝缘膜22附近的电荷累积层120发出电子而在栅极绝缘膜22附近的电荷累积层120形成沟道。即，在阳电极与阴电极之间不流过电流。因此，半导体装置2B示出良好的整流作用。
此外，半导体装置2B由于具备场板电极26，所以能将第二半导体层110中含有的杂质浓度设定得较高。因此，第二半导体层110的电阻率变低，在二极管的正向上流过电流所需的电压（正向压降（VF））变低。
（第三实施方式）
图5（a）～（c）是例示第三实施方式的半导体装置的示意图。
在图5（a）中示出将第三实施方式的半导体装置的一部分截断后的示意性的立体图。在图5（b）中示出了沿图5（a）的A－B线的位置处的剖面。在图5（c）中示出了沿图5（a）的C－D线的位置处的剖面。另外，在图5（a）～（c）中未显示上述的漏电极50、源电极51。
第三实施方式的半导体装置3A在大致U字型的漏极区10的内侧，具有比漏极区10的电阻率高的电阻率的漂移区11以覆盖漏极区10的表面的方式设置成大致U字型。在大致U字型的漂移区11的内侧，基极区12以覆盖漂移区11的表面的方式设置成大致U字型。在大致U字型的基极区12的内部，源极区14设置成掩埋基极区12的大致U字型的内侧。漏极区10具有第一部分10a和第二部分10b。源极区14在Z方向上延伸并在X方向上与漏极区10分离设置。漂移区11设于漏极区10与源极区14之间。
进而，在半导体装置3A中，沟槽20设置至达到Z方向的漂移区11的中途的深度。沟槽20从源极区14的一部分起在X方向上贯通与源极区14的所述一部分邻接的基极区12，以到达至漂移区11的一部分的长度进行设置。在沟槽20内设有栅电极21A以及场板电极26A（第一场板电极）。栅电极21A隔着栅极绝缘膜22设在沟槽20内。
场板电极26A隔着场板绝缘膜27（第一场板绝缘膜）设在沟槽20内。场板电极26A以及场板绝缘膜27构成电场缓和部。场板绝缘膜27的厚度（Y方向的厚度）比栅极绝缘膜22的厚度（Y方向的厚度）厚。场板电极26A设于栅电极21A的下侧。场板电极26A连接于栅电极21A。当将场板电极26A视为栅电极21A的一部分时，在半导体装置3A中，使栅电极21A的下部的一部分作为场板电极发挥功能。
漏极区10的背面10r与场板电极26A的下端26Ab之间的距离，比漏极区10的背面10r与栅电极21A的下端21Ab之间的距离短。在漏极区10连接有漏电极50，在源极区14以及基极区12连接有源电极51（未图示）。
在未设置场板电极26A的情况下，易在栅电极21A的下端部21Ae引起电场集中，易引起在栅电极21A的下端部21Ae附近的击穿。与此相比，在半导体装置3A中，电场集中除了会在栅电极21A的下端部21Ae引起之外，还会在场板电极26A的下端部26Ae引起。因此，电场集中被分散，半导体装置3A的耐压变高。
此外，在半导体装置3A中，沟槽20的下端与基极区12的下端相比位于下侧。在半导体装置3A中，漂移区11的一部分与场板电极26A对置。因此，还在沟槽20的底部形成有沟道，每个单位单元的沟道宽度变宽。由此，半导体装置3A的导通电阻进一步降低。
此外，在半导体装置3A中，场板电极26A连接于栅电极21A，并配置于栅电极21A之下。因此，场板电极26A的构造变得简单。
（第三实施方式的第一～第三变形例）
图6（a）～（c）是表示第三实施方式的变形例的示意性的剖视图。
图6（a）表示第一变形例，图6（b）表示第二变形例，图6（c）表示第三变形例。图6（a）～（c）分别对应于图5（c）所示的方向。
在图6（a）中示出第三实施方式的第一变形例的半导体装置3B。
在半导体装置3B中，场板电极26B的上部隔着绝缘层28插入到栅电极21B的下部。即，在Y方向上看，场板电极26B的一部分与栅电极21B的一部分重叠。在半导体装置3B中，场板电极26B的一部分隔着绝缘层28由栅电极21B包围。场板电极26B的电位处于浮置状态。栅电极21B的下端与基极区12的下端相比位于下侧。
在半导体装置3B中，场板电极26B的一部分隔着绝缘层28被栅电极21B的一部分夹持。在半导体装置3B中，具有为了场板电极26B与栅电极21B进行电容耦合所需的足够的对置面积。因此，即使场板电极26B的电位是浮置状态，场板电极26B的电位也会靠近栅电极21B的电位。
在未设置场板电极26B的情况下，易在栅电极21B的下端部21Be引起电场集中，易引起在栅电极21B的下端部21Be附近的击穿。与此相比，在半导体装置3B中，电场集中除了在栅电极21B的下端部21Be引起之外，还在场板电极26B的下端部26Be引起。因此，电场集中被分散，半导体装置3B的耐压变高。
在图6（b）中，示出第三实施方式的第二变形例的半导体装置3C。
在半导体装置3C中，场板电极26C设于栅电极21C的下侧。即，场板电极26C与栅电极21C在Z方向上分离。场板电极26C的中心轴与栅电极21C的中心轴一致。场板电极26C电连接于源电极51或者栅电极21C。
在未设置场板电极26C的情况下，易在栅电极21C的下端部21Ce引起电场集中，易引起在栅电极21C的下端部21Ce附近的击穿。与此相比，在半导体装置3C中，电场集中除了在栅电极21C的下端部21Ce引起之外，还会在场板电极26C的下端部26Ce引起。因此，电场集中被分散，半导体装置3C的耐压变高。
在图6（c）中，示出第三实施方式的第三变形例的半导体装置3D。
在半导体装置3D中，场板电极26D隔着绝缘层29被栅电极21D夹持。场板电极26D电连接于源电极51或栅电极21D。
在未设置场板电极26D的情况下，在栅电极21D的下端部21De易引起电场集中，易引起在栅电极21D的下端部21De附近的击穿。与此相比，在半导体装置3D中，电场集中除了在栅电极21D的下端部21De引起之外，还在场板电极26D的下端部26De引起。因此，电场集中被分散，半导体装置3D的耐压变高。
（第四实施方式）
图7（a）～（b）是例示第四实施方式的半导体装置的示意图。
在图7（a）中，示出将第四实施方式的半导体装置的一部分截断后的示意性的立体图。在图7（b）中，示出第四实施方式的半导体装置的示意性的俯视图。
第四实施方式的半导体装置4A的基本构造与半导体装置3A相同。其中，半导体装置4A在设于Z方向上的沟槽25内隔着场板绝缘膜27具备场板电极26。场板电极26以及场板绝缘膜27构成电场缓和部。场板电极26电连接于源电极51（在图7中未图示）或栅电极21A。
在半导体装置4A中，由于在漂移区11内设有场板电极26，所以形成于漂移区11的耗尽层与半导体装置3A相比易于延伸。因此，在半导体装置4A中，与半导体装置3A相比，耐压进一步提高。此外，在半导体装置4A中，由于漂移区11易于被耗尽化，所以能提高漂移区11的杂质浓度。由此，在半导体装置4A中，与半导体装置3A相比，导通电阻会更降低。
当将场板电极26连接于源电极51时，栅极-漏极间的电容（Cgd）会降低。由此，半导体装置4A的开关特性会提高。
（第四实施方式的第一～第三变形例）
图8（a）～（c）是表示第四实施方式的变形例的示意性的俯视图。
图8（a）表示第一变形例，图8（b）表示第二变形例，图8（c）表示第三变形例。
在图8（a）中，示出第四实施方式的第一变形例的半导体装置4B。
在图8（a）中，将栅电极延伸的方向设为X方向，将与栅电极延伸的方向垂直的方向设为Y方向。对于图8（b）、（c）也是同样。
在半导体装置4B中，具有与半导体装置4A相同的基本构造。其中，在半导体装置4B中，在X方向上延伸的栅电极未贯通源极区14。在半导体装置4B中，具有半导体装置4A的栅电极21A被分成两个的构造。
即，半导体装置4B具有在X方向上延伸的栅电极21AA和栅电极21AB。栅电极21AA从源极区14的一部分起贯通与源极区14的所述一部分邻接的基极区12并到达至漂移区11的一部分。栅电极21AB从源极区14的一部分起贯通与源极区14的所述一部分邻接的基极区12并到达至漂移区11的一部分。这样的方式也包含在实施方式中。
在图8（b）中，示出第四实施方式的第二变形例的半导体装置4C。
在半导体装置4C中，具有与半导体装置4A相同的基本构造。其中，在半导体装置4C中，在位于在Y方向上相邻的栅电极21A之间的漂移区11内，设有场板电极26C（第三场板电极）以及场板绝缘膜27C（第三场板绝缘膜）。
即，场板电极26C设在基极区12与漏极区10的第二部分10b之间。此外，场板绝缘膜27C设在场板电极26C与漂移区11之间。这样的方式也包含在实施方式中。
在图8（c）中，示出第四实施方式的第三变形例的半导体装置4D。
在半导体装置4D中，具有与半导体装置4A相同的基本构造。其中，在半导体装置4D中，在漂移区11内在X方向上配置有多个场板电极26。这样的方式也包含在实施方式中。
（第五实施方式）
图9（a）～（b）是例示第五实施方式的半导体装置的示意性的立体图。
在图9（a）中，示出将第五实施方式的半导体装置5A的一部分截断后的示意性的立体图。
在半导体装置5A中，栅电极21A在X方向上延伸。进而，在半导体装置5A中，在基极区12的Y方向的终端设有沟槽40（第三沟槽）。沟槽40在Z方向上设置到n漂移区11的中途的深度。此外，沟槽40以在X方向上贯通基极区12以及漂移区11的长度进行设置。在沟槽40内，隔着第三场板绝缘膜42设有场板电极41。换言之，在基极区12的终端，设有场板电极41。
第三场板绝缘膜42的厚度（Y方向的厚度）比栅极绝缘膜22的厚度（Y方向的厚度）厚。场板电极41也可以连接于源电极51（在图9中未图示）或者栅电极21A。
在基极区12终结的部分中，形成有pn结。因此，有时pn结附近的电压的梯度会变得很陡。在半导体装置5A中，在基极区12终结的部分的pn结界面配置有场板电极41。由此，该部分的电压梯度会缓和。其结果是，半导体装置5A的耐压进一步变高。
在图9（b）中，示出了将第五实施方式的其他半导体装置5B的一部分截断后的示意性的立体图。
半导体装置5B的基本构造与半导体装置5A相同。其中，半导体装置5B还具备沟槽25。沟槽25在Z方向上设于沟槽40与第二部分10b之间。在沟槽25内，隔着场板绝缘膜27设有场板电极26。场板电极26电连接于源电极51（在图7中未图示）或栅电极21A。
在半导体装置5B中，由于在漂移区11内设有场板电极26，所以在漂移区11形成的耗尽层与半导体装置5A相比易于延伸。因此，在半导体装置5B中，与半导体装置5A相比，耐压进一步变高。此外，在半导体装置5B中，由于漂移区11易于耗尽化，所以能提高漂移区11的杂质浓度。由此，在半导体装置5B中，与半导体装置5A相比，导通电阻进一步降低。
（第六实施方式）
图10是例示第六实施方式的半导体装置的示意性的立体图。
在图10中，示出了将第六实施方式的半导体装置6的一部分截断后的示意性的立体图。
如图10所示，在第六实施方式的半导体装置6中，在漂移区11内设有超结（super junction）构造。
在半导体装置6中，设置栅电极21的沟槽20设置于源极区14内。沟槽20的深度比源极区14的深度浅。在该沟槽20内隔着栅极绝缘膜22设有栅电极21。
在栅电极21的下侧的漂移区11，在Y方向上呈周期性地设有p-区11p。p-区11p的Y方向的间距与栅电极21的Y方向的间距相同。
由此，漂移区11交替地设有n-区11n和p-区11p。即，漂移区11的电荷平衡变得相等，构成超结构造。
在具有这样的超结构造的半导体装置6中，可实现低导通电阻以及高耐压。
（第七实施方式）
接下来，对实施方式的半导体装置的制造方法（其1）进行说明。
图11（a）～图14（b）是例示半导体装置的制造方法（其1）的示意性的立体图。
在图11（a）～图14（b）中，通过将一部分截断后的示意性的立体图示出半导体装置1（参照图1）的制造方法的各工序。
首先，如图11（a）所示，准备n＋型的硅等的半导体基板。半导体基板成为漏极区10。接下来，如图11（b）所示，形成氧化硅等的掩模材料80，在未设有掩模材料80的部分形成沟槽10t。沟槽10t的位置处的半导体基板成为漏极区10的第一部分10a，掩模材料80的位置处的半导体基板成为漏极区10的第二部分10b。
接下来，如图11（c）所示，在沟槽10t内使n－型的漂移区11，p－型的基极区12以及n＋型的源极区14按顺序进行外延生长。接下来，如图12（a）所示，通过CMP（Chemical Mechanical Polishing：化学机械抛光）等对外延生长后的各区进行研磨，沿XY平面进行平坦化。
接下来，如图12（b）所示，在基极区12的上部形成了p＋型的接触区15之后，在上表面形成氧化硅膜81。接下来，如图12（c）所示，在氧化硅膜81形成开口81h，经由该开口81h形成沟槽20。沟槽20形成至源极区14的中途。另外，沟槽20也可以形成至基极区12的中途或漂移区11的中途。
接下来，如图13（a）所示，从沟槽20的开口向底部离子注入p型掺杂剂（例如硼）。由此，在基极区12与漂移区11之间形成电场缓和部30。电场缓和部30是通过对n-型的漂移区11离子注入p型掺杂剂而形成的例如n--型的区。
接下来，如图13（b）所示，在沟槽20的内壁形成由氧化硅等制成的栅极绝缘膜22。接下来，如图13（c）所示，在沟槽20内隔着栅极绝缘膜22形成多晶硅等的栅电极22。
接下来，如图14（a）所示，对作为栅电极21的材料的多晶硅等进行回蚀（etch back）。通过该回蚀使氧化硅膜81之间的栅电极21露出。接下来，如图14（b）所示，在栅电极21之上形成绝缘膜82之后，形成源极区12的接触（contact）。
其后，形成与源极区12连接的源电极（未图示）以及与漏极区10连接的漏电极（未图示）。由此，完成半导体装置1。
（第八实施方式）
接下来，对实施方式的半导体装置的制造方法（其2）进行说明。
图15（a）～图16（c）是例示半导体装置的制造方法（其2）的示意性的立体图。在图15（a）～图16（c）中，通过将一部分截断后的示意性的立体图来示出半导体装置1（参照图1）的制造方法的其他例子中的各工序。
首先，如图15（a）所示，准备n＋型的硅等的半导体基板。半导体基板成为漏极区10。接下来，如图15（b）所示，形成氧化硅等的掩模材料80，在未形成有掩模材料80的部分形成沟槽10t。沟槽10t的位置处的半导体基板成为漏极区10的第一部分10a，掩模材料80的位置处的半导体基板成为漏极区10的第二部分10b。
接下来，如图15（c）所示，在沟槽10t内使n－型的漂移区11外延生长后，形成沟槽11t。沟槽11t从漂移区11的上表面形成至内部的中途。
接下来，如图16（a）所示，从沟槽11t的开口向底部离子注入p型掺杂剂（例如硼）。由此，在漂移区11中的沟槽11t的底部侧形成电场缓和部30。电场缓和部30是通过对n－型的漂移区11离子注入p型掺杂剂而形成的例如n--型的区。
接下来，如图16（b）所示，在沟槽11t内使p-型的基极区12以及n＋型的源极区14按顺序进行外延生长。接下来，如图16（c）所示，通过CMP等对外延生长后的各区进行研磨，沿XY平面进行平坦化。
在进行了平坦化后，进行与图12（b）～图14（b）所示的半导体装置的制造方法（其1）同样的工序。由此，完成半导体装置1。
（第九实施方式）
接下来，对实施方式的半导体装置的制造方法（其3）进行说明。
图17（a）～图21（b）是例示半导体装置的制造方法（其3）的示意性的立体图。在图17（a）～图21（b）中，通过将一部分截断后的示意性的立体图来示出半导体装置3A（参照图6（a））的制造方法的各工序。
首先，如图17（a）所示，准备n＋型的硅等的半导体基板。半导体基板成为漏极区10。接下来，如图17（b）所示，形成氧化硅等的掩模材料80，在未形成有掩模材料80的部分形成沟槽10t。沟槽10t的位置处的半导体基板成为漏极区10的第一部分10a，掩模材料80的位置处的半导体基板成为漏极区10的第二部分10b。
接下来，如图17（c）所示，在沟槽10t内使n-型的漂移区11、p－型的基极区12以及n＋型的源极区14按顺序进行外延生长。接下来，如图18（a）所示，通过CMP等对外延生长的各区进行研磨，沿XY平面进行平坦化。
接下来，如图18（b）所示，在基极区12的上部形成p＋型的接触区15之后，在上表面形成氧化硅膜81。接下来，如图18（c）所示，在氧化硅膜81形成开口81h，经由该开口81h形成沟槽20。沟槽20从开口81h形成至漂移区11的中途。
接下来，如图19（a）所示，在沟槽20的内壁形成由氧化硅等制成的场板绝缘膜27。接下来，如图19（b）所示，在沟槽20内隔着场板绝缘膜27形成多晶硅等的场板电极26。
接下来，如图19（c）所示，对场板电极26进行回蚀。通过该回蚀，场板电极26的上端成为比源极区14的上端低的位置。接下来，如图20（a）以及（b）所示，对场板绝缘膜27进行回蚀。图20（b）是将图20（a）的一部分放大后的示意性的立体图。通过该回蚀，场板绝缘膜27的上端成为比场板电极26的上端低的位置。另外，场板绝缘膜27的上端的位置可以比源极区14与基极区12的边界位置浅，也可以比源极区14与基极区12的边界位置深。
接下来，如图20（c）所示，以与通过场板绝缘膜27的回蚀而露出的源极区14相接的方式形成栅极绝缘膜22。接下来，如图20（d）所示，在栅极绝缘膜22与场板绝缘膜27之间形成多晶硅等的栅电极21。
接下来，如图21（a）以及（b）所示，对作为栅电极21的材料的多晶硅等进行回蚀。图21（b）是将图21（a）的一部分进行放大后的示意性的立体图。通过该回蚀使氧化硅膜81之间的栅电极21露出。接下来，如图21（c）所示，在栅电极21之上形成绝缘膜82之后，形成源极区12的接触。
其后，形成与源极区12连接的源电极（未图示）以及与漏极区10连接的漏电极（未图示）。由此，完成半导体装置3A。
图22（a）～图24（b）是例示实施方式的半导体装置的制造方法（其4）的示意性的立体图。
在图22（a）～图24（b）中，通过将一部分截断后的示意性的立体图来示出半导体装置3A（参照图6（a））的变形例（半导体装置3A’）的制造方法的各工序。
在此，先前说明过的半导体装置3A的制造方法（其3）中的图17（a）～至图19（b）的工序，在半导体装置3A’的制造方法（其4）中也是同样的。
接下来，如图22（a）所示，在场板电极26上形成由氧化硅等制成的掩模材料83。接下来，如图22（b）所示，隔着掩模材料83对作为场板电极26的材料的多晶硅等进行回蚀。通过该回蚀，场板绝缘26的回蚀上表面的位置与基极区12的下部相比成为下侧。
接下来，如图22（c）所示，对场板绝缘膜27进行回蚀。通过该回蚀，场板绝缘膜27的上端成为比场板电极26的回蚀上表面低的位置。场板绝缘膜27的上端的位置可以比源极区14与基极区12的边界位置浅，也可以比源极区14与基极区12的边界位置深。
接下来，如图23（a）所示，以与通过场板绝缘膜27的回蚀而露出的源极区14相接的方式形成栅极绝缘膜22。接下来，如图23（b）所示，在栅极绝缘膜22与场板绝缘膜27之间形成多晶硅等的栅电极21。
接下来，如图23（c）所示，对作为栅电极21的材料的多晶硅等进行回蚀。通过该回蚀使氧化硅膜81之间的栅电极21露出。接下来，如图24（a）以及（b）所示，在栅电极21上形成绝缘膜82之后，形成源极区12的接触。图24（b）是将图24（a）的一部分放大后的示意性的立体图。
其后，形成与源极区12连接的源电极51以及与漏极区10连接的漏电极（未图示）。由此，完成半导体装置3A’。
（第十实施方式）
图25（a）～图26（b）是例示实施方式的半导体装置的制造方法（其5）的示意性的立体图。
在图25（a）～图26（b）中，通过将一部分截断后的示意性的立体图来示出半导体装置6（参照图10）的制造方法的各工序。
在此，先前说明过的半导体装置的制造方法（其1）中的图11（a）～至图12（c）的工序，在半导体装置的制造方法（其5）中也是同样的。
接下来，如图25（a）所示，从沟槽20的开口向底部离子注入p型掺杂剂（例如硼）。由此，在沟槽20的下方的漂移区11形成p-区11p。p-区11p的间距与沟槽20的间距相同。另一方面，漂移区11中的未形成p－区11p的部分成为n－区11n。由此，在漂移区11中，形成n－区11n和p－区11p交替设置的超结构造。
接下来，如图25（b）所示，在沟槽20的内壁形成由氧化硅等制成的栅极绝缘膜22。接下来，如图25（c）所示，在沟槽20内隔着栅极绝缘膜22形成多晶硅等的栅电极21。
接下来，如图26（a）所示，对作为栅电极21的材料的多晶硅等进行回蚀。通过该回蚀使氧化硅膜81之间的栅电极21露出。接下来，如图26（b）所示，在栅电极21上形成绝缘膜82之后，形成源极区12的接触。
其后，形成与源极区12连接的源电极（未图示）以及与漏极区10连接的漏电极（未图示）。由此，完成半导体装置6。
以上，一边参照具体例一边对实施方式进行了说明。但是，实施方式并不限定于这些具体例。即，在这些具体例中，本领域技术人员适当地加入设计变更后的方案，只要具备实施方式的特征，就包含在实施方式的范围中。前述的各具体例所具备的各要素以及其配置、材料、条件、形状、尺寸等并不限定于例示出的，能适当地进行变更。
此外，所述的各实施方式所具备的各要素只要在技术上是可能的，就能进行复合，将这些组合后的方案只要包含实施方式的特征，就包含在实施方式的范围中。此外，在实施方式的思想的范畴中，只要是本领域技术人员，就能想到各种的变更例以及修正例，对于这些变更例以及修正例，可理解是属于实施方式的范围的。
虽然描述了一些实施方式，但这些实施方式仅是作为例子而示出的，并不意在限制发明的范围。实际上，这里所描述的新的实施方式能以各种方式实施，进而，可以在不脱离发明的精神的情况下，对这里所描述的实施方式在形式上做出各种省略、替换和改变。一同附上的权利要求书和其等同意在覆盖这些会落入发明的范围和精神内的形式或修改。

Claims (14)

1.一种半导体装置，具备：
第一导电类型的漏极区，具有第一部分和第二部分，所述第二部分具有在与所述第一部分的主面垂直的第一方向上延伸的面；
第一导电类型的源极区，在与所述第二部分平行的第二方向上延伸，与所述漏极区分离设置；
第二导电类型的基极区，与所述源极区相接地设在所述漏极区与所述源极区之间；
第一导电类型的漂移区，设在所述漏极区与所述基极区之间；
栅电极，在所述第一方向以及与所述第一方向和所述第二方向垂直的第三方向上延伸，在所述第三方向上贯通所述基极区；
栅极绝缘膜，设在所述源极区、所述基极区和所述漂移区这三个区与所述栅电极之间；
第一半导体区，设在所述栅极绝缘膜与所述漏极区之间，杂质浓度比所述漂移区低；
漏电极，连接于所述漏极区；以及
源电极，连接于所述源极区以及所述基极区。
2.根据权利要求1所述的半导体装置，
所述第一半导体区设置成覆盖所述栅极绝缘膜的所述第一部分侧的端部以及所述基极区的所述第一部分侧的端部。
3.根据权利要求1所述的半导体装置，
所述第一半导体区包含第一导电类型的杂质元素，
所述第一半导体区的所述第一导电类型的杂质元素的浓度低于所述漂移区中的所述第一导电类型的杂质元素的浓度。
4.根据权利要求1所述的半导体装置，
所述第一半导体区包含第二导电类型的杂质元素，
所述第一半导体区的所述第二导电类型的杂质元素的浓度低于所述基极区中的所述第二导电类型的杂质元素的浓度。
5.一种半导体装置，具备：
第一导电类型的漏极区，具有第一部分和第二部分，所述第二部分具有在与所述第一部分的主面垂直的第一方向上延伸的面；
第一导电类型的源极区，在与所述第二部分平行的第二方向上延伸，与所述漏极区分离设置；
第二导电类型的基极区，与所述源极区相接地设在所述漏极区与所述源极区之间；
第一导电类型的漂移区，设在所述漏极区与所述基极区之间；
栅电极，在所述第一方向以及与所述第一方向和所述第二方向垂直的第三方向上延伸，在所述第三方向上贯通所述基极区；
栅极绝缘膜，设在所述源极区、所述基极区和所述漂移区这三个区与所述栅电极之间；
场板构造部，设在所述栅极绝缘膜与所述漏极区之间；
漏电极，连接于所述漏极区；以及
源电极，连接于所述源极区以及所述基极区，
所述场板构造部包括：第一场板电极，设在所述栅电极与所述第一部分之间；以及第一场板绝缘膜，设在所述第一场板电极与所述漂移区之间。
6.根据权利要求5所述的半导体装置，
所述第一场板绝缘膜的厚度比所述栅极绝缘膜的厚度厚。
7.根据权利要求5所述的半导体装置，
在所述第二方向上看，所述第一场板电极的一部分与所述栅电极的一部分重叠。
8.根据权利要求5所述的半导体装置，
所述第一场板电极在所述第一方向上与所述栅电极分离。
9.根据权利要求5所述的半导体装置，
所述场板构造部包括：第二场板电极，设在所述栅电极与所述第二部分之间；以及第二场板绝缘膜，设在所述第二场板电极与所述漂移区之间。
10.根据权利要求5所述的半导体装置，
所述场板构造部包括：第三场板电极，设在所述基极区与所述第二部分之间；以及第三场板绝缘膜，设在所述第三场板电极与所述漂移区之间。
11.根据权利要求5所述的半导体装置，
还具备第一半导体区，该第一半导体区设在所述栅极绝缘膜与所述漏极区之间，杂质浓度比所述漂移区低。
12.根据权利要求11所述的半导体装置，
所述第一半导体区设置成覆盖所述栅极绝缘膜的所述第一部分侧的端部以及所述基极区的所述第一部分侧的端部。
13.根据权利要求11所述的半导体装置，
所述第一半导体区包含第一导电类型的杂质元素，
所述第一半导体区的所述第一导电类型的杂质元素的浓度低于所述漂移区中的所述第一导电类型的杂质元素的浓度。
14.根据权利要求11所述的半导体装置，
所述第一半导体区包含第二导电类型的杂质元素，
所述第一半导体区的所述第二导电类型的杂质元素的浓度低于所述基极区中的所述第二导电类型的杂质元素的浓度。
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