CN202018967U - 具有p埋层的纵向沟道SOI nLDMOS器件单元 - Google Patents
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Abstract
本实用新型涉及一种具有p埋层的纵向沟道SOI nLDMOS器件单元。现有产品限制了器件结构与电学特性的改善。本实用新型包括p型半导体衬底、隐埋氧化层、p型埋层区、n型轻掺杂漂移区、p型阱区、p型欧姆接触区、n型源区、纵向栅氧化层、n型缓冲区、n型漏区、场氧区、纵向n型多晶硅栅极和金属电极引线。器件上部设置有深沟槽纵向栅氧化层、两个场氧化层、纵向n型多晶硅栅极以及金属层。本实用新型在n型轻掺杂漂移区与隐埋氧化层之间引入p型埋层区，当器件处于正向阻断态且漏源之间存在高压时，形成的反向偏置pn结能够承受器件绝大部分纵向耐压，提高了器件的纵向耐压性能，改善了器件电学特性的热稳定性、耐高温特性和器件的散热特性。
Description
技术领域
本实用新型属于半导体技术领域，涉及一种具有p型埋层（BPL）的纵向沟道SOI（绝缘层上半导体）nLDMOS（n沟道横向双扩散金属-氧化物-半导体场效应晶体管）器件新结构。
背景技术
SOI LDMOS器件由于其较高的集成度、较高的工作频率和温度、较强的抗辐照能力、极小的寄生效应、较低的成本以及较高的可靠性，作为无触点高频功率电子开关或功率放大器、驱动器在智能电力电子、高温环境电力电子、空间电力电子、交通工具电力电子和射频通信、物联网等领域具有广泛应用。传统集成纵向沟道SOI nLDMOS是在SOI衬底的n-型顶层半导体上形成场氧化层；在近源极侧刻蚀成一个深槽并在槽壁上生长一纵向薄栅氧化层，然后在槽中覆盖n型重掺杂的低阻多晶硅栅极，并引出栅极金属引线；在临近纵向栅氧化层的顶层半导体上表面采用p-、n+两次离子注入形成纵向短沟道nMOSFET，附加p+离子注入掺杂实现p阱(p-well)欧姆接触，由n+、p+区引出源极金属引线；在近漏极端通过离子注入形成n型缓冲区，在该n型缓冲区刻槽进行n+离子注入形成漏极区并利用欧姆接触引出金属漏极；在p阱区下面自p阱边缘、纵向氧化层与顶层半导体界面开始到缓冲区与漏极区的边界止，位于隐埋氧化层与场氧化层之间的顶层半导体区域均为漂移区。该集成纵向沟道(VC) SOI nLDMOS器件中由于存在厚隐埋氧化层，衬底几乎不参与耐压；当器件工作中遇到电压尖峰时，器件容易被优先横向击穿，严重影响了器件耐压性能的改善，同时较厚的隐埋氧化层将带来严重的自加热效应，影响器件的散热和电学特性的热稳定性，不利于提高器件和系统的可靠性与稳定性。
发明内容
本实用新型的目的在于针对现有技术的不足，提供一种具有p埋层的纵向沟道SOI nLDMOS器件单元，通过引入纵向的反向偏置pn结承受器件绝大部分纵向耐压，从而大大拓展提高器件横向耐压性能的空间，打破限制器件横向耐压改善的纵向耐压低的瓶颈。
本实用新型包括p型半导体衬底、隐埋氧化层、p埋层区、n型轻掺杂漂移区、栅氧化层，隐埋氧化层覆盖在p型半导体衬底上，p埋层区覆盖在隐埋氧化层上，n型轻掺杂漂移区和栅氧化层并排设置在p埋层区上，n型轻掺杂漂移区与栅氧化层相接，n型重掺杂多晶硅栅紧邻栅氧化层设置，n型重掺杂多晶硅栅的一侧与栅氧化层相接。
在n型轻掺杂漂移区顶部的两侧分别嵌入p型阱区和n型缓冲区，其中p型阱区为p型较重掺杂半导体区，n型缓冲区为n型较重掺杂半导体区，p型阱区的一侧与栅氧化层相接；p型阱区的顶部嵌入n型源区和p型欧姆接触区，n型源区的一侧与p型欧姆接触区相接，n型源区的另一侧与栅氧化层相接，p型欧姆接触区设置在n型源区与n型缓冲区之间；n型缓冲区的顶部嵌入n型漏区，p型欧姆接触区与n型漏区之间顺序间隔有p型阱区、n型轻掺杂漂移区和n型缓冲区；所述的p型欧姆接触区为p型重掺杂形成，n型源区和n型漏区为n型重掺杂形成。
栅氧化层的顶部设置有第一场氧化层，第一场氧化层覆盖了相邻的栅氧化层的顶部、n型重掺杂多晶硅栅的顶部，以及n型源区顶部的一部分；n型轻掺杂漂移区的顶部设置有第二场氧化层，第二场氧化层覆盖了相邻的p型欧姆接触区顶部的一部分、p型阱区的顶部、n型轻掺杂漂移区的顶部、n型缓冲区的顶部、以及n型漏区顶部的一部分。
金属栅极紧邻n型重掺杂多晶硅栅设置，并与n型重掺杂多晶硅栅的另一侧、以及栅氧化层和第一场氧化层相接。
n型源区的顶部设置有金属源极，金属源极覆盖了相邻的第一场氧化层顶部的一部分、n型源区顶部的一部分、p型欧姆接触区顶部的一部分、以及第二场氧化层顶部的一部分；n型漏区的顶部设置有金属漏极，金属漏极覆盖了相邻的n型漏区顶部的一部分以及第二场氧化层顶部的一部分。
本实用新型在集成纵向沟道SOI nLDMOS器件结构的n型轻掺杂漂移区与隐埋氧化层间引入p型埋层区，当器件处于正向阻断态，在器件漏极与源极之间存在高电压时，n型轻掺杂漂移区与p型埋层区间的反向偏置pn结形成的耗尽层能够承受器件绝大部分纵向耐压，提高了器件的纵向耐压性能，同时使用薄隐埋氧化层能够明显减弱器件的自加热效应，提高器件的散热性能，有利于改善器件热稳定性、耐高温特性，提高器件和系统的可靠性。
附图说明
图1为本实用新型的结构示意图；
图2为图1的俯视图；
图3为图1的A-A截面示意图；
图4为图1的B-B截面示意图。
具体实施方式
如图1、2、3和4所示，一种具有p埋层的纵向沟道SOI nLDMOS器件单元，包括p型半导体衬底1、隐埋氧化层2、p埋层区3、n型轻掺杂漂移区4、栅氧化层5，隐埋氧化层2覆盖在p型半导体衬底1上，p埋层区3覆盖在隐埋氧化层2上，n型轻掺杂漂移区4和栅氧化层5并排设置在p埋层区3上，n型轻掺杂漂移区4与栅氧化层5相接，n型重掺杂多晶硅栅6紧邻栅氧化层5设置，n型重掺杂多晶硅栅6的一侧与栅氧化层5相接。
在n型轻掺杂漂移区4顶部的两侧分别嵌入p型阱区12和n型缓冲区15，其中p型阱区12为p型较重掺杂半导体区，n型缓冲区15为n型较重掺杂半导体区，p型阱区12的一侧与栅氧化层5相接；p型阱区12的顶部嵌入n型源区10和p型欧姆接触区11，n型源区10的一侧与p型欧姆接触区11相接，n型源区10的另一侧与栅氧化层5相接，p型欧姆接触区11设置在n型源区10与n型缓冲区15之间；n型缓冲区15的顶部嵌入n型漏区14，p型欧姆接触区11与n型漏区14之间顺序间隔有p型阱区12、n型轻掺杂漂移区4和n型缓冲区15；所述的p型欧姆接触区11为p型重掺杂形成，n型源区10和n型漏区14为n型重掺杂形成。
栅氧化层5的顶部设置有第一场氧化层8-1，第一场氧化层8-1覆盖了相邻的栅氧化层5的顶部、n型重掺杂多晶硅栅6的顶部，以及n型源区10顶部的一部分；n型轻掺杂漂移区4的顶部设置有第二场氧化层8-2，第二场氧化层8-2覆盖了相邻的p型欧姆接触区11顶部的一部分、p型阱区12的顶部、n型轻掺杂漂移区4的顶部、n型缓冲区15的顶部、以及n型漏区14顶部的一部分。
金属栅极7紧邻n型重掺杂多晶硅栅6设置，并与n型重掺杂多晶硅栅6的另一侧、以及栅氧化层5和第一场氧化层8-1相接。
n型源区10的顶部设置有金属源极9，金属源极9覆盖了相邻的第一场氧化层8-1顶部的一部分、n型源区10顶部的一部分、p型欧姆接触区11顶部的一部分、以及第二场氧化层8-2顶部的一部分；n型漏区14的顶部设置有金属漏极13，金属漏极13覆盖了相邻的n型漏区14顶部的一部分以及第二场氧化层8-2顶部的一部分。
Claims (1)
1.具有p埋层的纵向沟道SOI nLDMOS器件单元，包括p型半导体衬底(1)、隐埋氧化层(2)、p埋层区(3)、n型轻掺杂漂移区(4)、栅氧化层(5)，其特征在于：
隐埋氧化层(2)覆盖在p型半导体衬底(1)上，p埋层区(3)覆盖在隐埋氧化层(2)上，n型轻掺杂漂移区(4)和栅氧化层(5)并排设置在p埋层区(3)上，n型轻掺杂漂移区(4)与栅氧化层(5)相接，n型重掺杂多晶硅栅(6)紧邻栅氧化层(5)设置，n型重掺杂多晶硅栅(6)的一侧与栅氧化层(5)相接；
在n型轻掺杂漂移区(4)顶部的两侧分别嵌入p型阱区(12)和n型缓冲区(15)，其中p型阱区(12)为p型较重掺杂半导体区，n型缓冲区(15)为n型较重掺杂半导体区，p型阱区(12)的一侧与栅氧化层(5)相接；p型阱区(12)的顶部嵌入n型源区(10)和p型欧姆接触区(11)，n型源区(10)的一侧与p型欧姆接触区(11)相接，n型源区(10)的另一侧与栅氧化层(5)相接，p型欧姆接触区(11)设置在n型源区(10)与n型缓冲区(15)之间；n型缓冲区(15)的顶部嵌入n型漏区(14)，p型欧姆接触区(11)与n型漏区(14)之间顺序间隔有p型阱区(12)、n型轻掺杂漂移区(4)和n型缓冲区(15)；所述的p型欧姆接触区(11)为p型重掺杂形成，n型源区(10)和n型漏区(14)为n型重掺杂形成；
栅氧化层(5)的顶部设置有第一场氧化层(8-1)，第一场氧化层(8-1)覆盖了相邻的栅氧化层(5)的顶部、n型重掺杂多晶硅栅(6)的顶部，以及n型源区(10)顶部的一部分；n型轻掺杂漂移区(4)的顶部设置有第二场氧化层(8-2)，第二场氧化层(8-2)覆盖了相邻的p型欧姆接触区(11)顶部的一部分、p型阱区(12)的顶部、n型轻掺杂漂移区(4)的顶部、n型缓冲区(15)的顶部、以及n型漏区(14)顶部的一部分；
金属栅极(7)紧邻n型重掺杂多晶硅栅(6)设置，并与n型重掺杂多晶硅栅(6)的另一侧、以及栅氧化层(5)和第一场氧化层(8-1)相接；n型源区(10)的顶部设置有金属源极(9)，金属源极(9)覆盖了相邻的第一场氧化层(8-1)顶部的一部分、n型源区(10)顶部的一部分、p型欧姆接触区(11)顶部的一部分、以及第二场氧化层(8-2)顶部的一部分；n型漏区(14)的顶部设置有金属漏极(13)，金属漏极(13)覆盖了相邻的n型漏区(14)顶部的一部分以及第二场氧化层(8-2)顶部的一部分。
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| CN2011200601931U CN202018967U (zh) | 2011-03-10 | 2011-03-10 | 具有p埋层的纵向沟道SOI nLDMOS器件单元 |
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- 2011-03-10 CN CN2011200601931U patent/CN202018967U/zh not_active Expired - Lifetime
Cited By (2)
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| CN102157561A (zh) * | 2011-03-10 | 2011-08-17 | 杭州电子科技大学 | 一种具有p埋层的纵向沟道SOI nLDMOS器件单元 |
| CN102157561B (zh) * | 2011-03-10 | 2012-05-23 | 杭州电子科技大学 | 一种具有p埋层的纵向沟道SOI nLDMOS器件单元 |
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Legal Events
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20111026 Effective date of abandoning: 20120523 |
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| AV01 | Patent right actively abandoned |
Granted publication date: 20111026 Effective date of abandoning: 20120523 |