JP6885013B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、高耐圧ダイオードや高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などの耐圧構造部は、高耐圧を安定して確保するために、フィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）を備えていることが多い。フィールドプレートの構造として、抵抗性フィールドプレート（ＲＦＰ：Ｒｅｓｉｓｔｉｖｅ Ｆｉｅｌｄ Ｐｌａｔｅ）や、多重フィールドプレート（ＭＦＦＰ：Ｍｕｌｔｉｐｌｅ Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ−Ｐｌａｔｅ）が公知である。

抵抗性フィールドプレートは、高電位側（ハイサイド側）領域から低電位側（ローサイド側）領域に至るように高電位側領域の周囲を囲む渦巻き状の平面レイアウトに配置した薄膜抵抗層で構成され、抵抗分割により表面電位を制御している（下記特許文献１〜５参照。）。多重フィールドプレートは、高電位側領域の周囲を囲む同心円状の平面レイアウトに、かつ層間絶縁膜を介して多層（多重）に配置したフローティングの金属層間の結合容量で構成され、容量の直列接合により表面電位を制御している。特に、抵抗性フィールドプレートは、容量結合性の多重フィールドプレートに比べて表面電位の強制力が強く、高耐圧を確保するのに有用である。

抵抗性フィールドプレートが１本の渦巻き状の薄膜抵抗層で構成される場合であっても、当該薄膜抵抗層を耐圧構造部に敷き詰めるように配置すれば、原理上、耐圧構造部の電界強度は抵抗性フィールドプレートにより均一に保たれる。しかし、耐圧構造部の表面積が広い場合などは、抵抗性フィールドプレート全体の抵抗値が高くなりすぎる虞がある。一般的に、抵抗性フィールドプレート全体の抵抗値が高くなるほど消費電流が小さくなるというメリットがあるが、抵抗性フィールドプレート全体の抵抗値が高すぎた場合、抵抗性フィールドプレートにほとんど電流が流れず、表面電位の強制力が失われるというデメリットが生じる。

抵抗性フィールドプレートによる表面電位の強制力が得られない場合、例えば層間絶縁膜中にトラップ（捕獲）された可動イオンの悪影響を受けてしまい、耐圧構造部の電界分布を均一に保つことが難しくなる。抵抗性フィールドプレートを構成する薄膜抵抗層をポリシリコン（ｐｏｌｙ−Ｓｉ）などで形成する場合には、ポリシリコン中の不純物ドーズ量を増やすことで抵抗性フィールドプレートの低抵抗化が可能である。しかしながら、抵抗性フィールドプレートを構成する薄膜抵抗層と、他の回路領域のポリシリコンからなる構成部と、を同時に形成する場合もあるため、ポリシリコン中の不純物ドーズ量を増やすことは実用的でない。

従来の抵抗性フィールドプレートの構成について説明する。図１７〜１９は、従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。図１７〜１９には、同様の構成部を同符号で示す。図１７は下記特許文献１の図６である。図１７に示す抵抗性フィールドプレートは、高電位側領域１０１から低電位側領域１０２に至るように高電位側領域１０１を囲む渦巻き状の平面レイアウトに、かつ互いに交差しないように配置した２本の薄膜抵抗層１０３ａ，１０３ｂで構成される。総全長の等しい１本の薄膜抵抗層を用いる場合に比べて１本あたりの各薄膜抵抗層１０３ａ，１０３ｂの全長を短くし、その合成抵抗により表面電位を制御している。

図１８は下記特許文献２の図１である。図１８に示す抵抗性フィールドプレートは、高電位側領域１０１を囲む同心円状の平面レイアウトに配置した複数の金属層１１３と、隣り合う当該金属層１１３同士を電気的に接続する薄膜抵抗層１１４と、で構成される。符号１１２は、金属層１１３と薄膜抵抗層１１４とのコンタクト（接続部）である。薄膜抵抗層１１４上に層間絶縁膜１１５を介して金属層１１３を多層に配置することで、レイアウトの利便性を高めている。かつ、金属層１１３の円周方向に対して斜めになる直線上の平面レイアウトに薄膜抵抗層１１４を配置することで薄膜抵抗層１１４の長さを長くし、薄膜抵抗層１１４のシート抵抗を低くしている（図１８（ｂ））。

図１９は下記特許文献３の図１１である。図１９に示す抵抗性フィールドプレートは、両端がそれぞれ高電位側領域１０１側および低電位側領域１０２側に位置し、かつ蛇行した平面レイアウトに配置した２本の薄膜抵抗層１２３ａ，１２３ｂを備える。薄膜抵抗層１２３ａ，１２３ｂの、高電位側領域１０１側の端部同士は、高電位側領域１０１に配置された他の薄膜抵抗層１２４に電気的に接続されている。符号１２６ａ，１２６ｂはそれぞれ薄膜抵抗層１２３ａ，１２３ｂの高電位側領域１０１側の端部と他の薄膜抵抗層１２４とを電気的に接続する金属線である。符号１２７ａ，１２７ｂは、それぞれ薄膜抵抗層１２３ａ，１２３ｂの、低電位側領域１０２側の端部と制御／評価回路１２８とを電気的に接続する金属線である。

図１９に示す抵抗性フィールドプレートでは、薄膜抵抗層１２３ａ，１２３ｂ，１２４で抵抗性フィールドプレートの機能を実現することで、薄膜抵抗層を１本の渦巻き状の平面レイアウトに配置する場合に比べて抵抗値を小さくしている。また、蛇行周期に応じて形成された凸部同士が互いに対向するように薄膜抵抗層１２３ａ，１２３ｂを配置し、対向していない側の凸部（以下、外側の凸部とする）付近で電界強度のピークまたは電界上昇を回避している。薄膜抵抗層１２３ａ，１２３ｂの外側の凸部同士は、それぞれ高電位側領域１０１の周囲を囲むポリシリコンテープ１２５で接続されており、このポリシリコンテープ１２５によって表面電位を安定化させている。

下記特許文献４には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）を覆うフィールド絶縁膜上に蛇行した平面レイアウトに１本の薄膜抵抗層を配置した構成の抵抗性フィールドプレートが開示されている。下記特許文献４では、フィールドリミッティングリングにかかる電界と、抵抗性フィールドプレートにかかる電界と、を略同一とすることで、フィールド絶縁膜にかかる電界を緩和している。

下記特許文献５には、耐圧構造部を複数に区分し、当該各区分にそれぞれ蛇行した平面レイアウトに異なる薄膜抵抗層を配置した構成の抵抗性フィールドプレートが開示されている。下記特許文献５では、相対する直線状部分と、それら直線状部分の両端において終端同士をつなぐ弧状部分からなる形状の平面レイアウトに耐圧構造部が配置されている。径方向の長さの異なる直線状部分と弧状部分とにそれぞれ異なる薄膜抵抗層を配置することで、抵抗性フィールドプレート全体の抵抗値を低くしている。

特開２０００−０２２１７５号公報 特開２００３−００８００９号公報 特表２００３−５３３８８６号公報 特開２０００−２５２４２６号公報 特許第５７４８３５３号公報

しかしながら、従来の抵抗性フィールドプレートでは、次の問題が生じる。図１６は、従来の抵抗性フィールドプレートの問題点を示す説明図である。抵抗性フィールドプレートの一部分（分圧抵抗）の電圧を監視して抵抗性フィールドプレート全体にかかる電圧を検出する機能を搭載する場合、抵抗性フィールドプレートの抵抗値と寄生容量値との積（ＲＣ時定数）が電圧検出時間に影響する。このため、抵抗性フィールドプレートの一部を電圧検出用の抵抗（以下、電圧検出用抵抗とする）として用いる場合、抵抗性フィールドプレートは、抵抗値が小さく、かつ総表面積が小さいことが好ましい。

上記特許文献１では、抵抗性フィールドプレートを構成する薄膜抵抗層の本数を増やすことで、そのうちの１本の薄膜抵抗層の抵抗値および寄生容量値を調整して電圧検出用抵抗として用いることができる。しかしながら、他の薄膜抵抗層についても、電圧検出用抵抗とする１本の薄膜抵抗層と同じ割合で抵抗値が低くなるため、消費電流が増加するという問題がある。上記特許文献２，３では、抵抗性フィールドプレート全体が一つながりであるため、抵抗性フィールドプレートの総表面積を小さくすることが難しい。すなわち、上記特許文献１〜３では、抵抗性フィールドプレートの抵抗値と総表面積とを同時に調整することができない。

上記特許文献５では、抵抗性フィールドプレートを構成する複数の薄膜抵抗層がそれぞれ独立して配置されるため、電圧検出用抵抗として用いる１本の薄膜抵抗層のみの抵抗値および寄生容量値を調整することも容易である。しかしながら、図１６（ａ）に示すように薄膜抵抗層１４０間の距離ｗ１０１が等しくなるような蛇行パターンで蛇行した平面レイアウトに薄膜抵抗層１４０を配置する。この場合、薄膜抵抗層１４０の蛇行パターンの折り返し点となる弧状部分１４１はほぼ同電位であるため、当該弧状部分１４１では電圧降下（電圧負担）がほぼ発生しない。このため、薄膜抵抗層１４０の蛇行パターンの弧状部分１４１の間、および当該弧状部分１４１と薄膜抵抗層１４０の端部１４２との間、に挟まれた層間絶縁膜の部分１４３で電圧を負担することとなり、この部分１４３に電界が集中する。この電界集中により、１本の渦巻き状の平面レイアウトに薄膜抵抗層を配置する場合よりも耐圧が低下する。

この問題は、図１６（ｂ）に示すように折り返し点となる円弧部分１５１間の距離ｗ１０２が広くなるような蛇行パターンで蛇行した平面レイアウトに配置した薄膜抵抗層１５０であれば回避可能であり、耐圧の低下は抑制される。しかしながら、薄膜抵抗層１５０の蛇行パターンの折り返しとなる弧状部分１５１間、および当該弧状部分１５１と薄膜抵抗層１５０の端部１５２との間、に挟まれた層間絶縁膜の部分１５３の幅ｗ１０２が広くなる。これによって、薄膜抵抗層１５０に覆われていない領域が増大し、可動イオンなど表面電荷の悪影響を受けやすくなるため、特性変動や誤動作、動作不良が生じたり、リーク電流（漏れ電流）が増大するなど信頼性が低下するという新たな問題が発生する。すなわち、上記特許文献５では、耐圧と信頼性とを同時に確保することが難しい。

この発明は、上述した従来技術による問題点を解消するため、所定耐圧を確保することができ、かつ信頼性の高い半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板上の絶縁膜の内部に、第１抵抗素子が設けられている。前記絶縁膜の内部に、当該絶縁膜を挟んで深さ方向に前記第１抵抗素子に対向する第２抵抗素子が設けられている。前記第１抵抗素子は、一部に階層および材料が異なり、かつ当該一部以外の部分に連続した部分を有する。前記第２抵抗素子は、前記一部で前記第１抵抗素子に深さ方向に対向する。

また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗素子の、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板に、第１半導体領域よりも低電位に固定された第２半導体領域が設けられている。前記第１半導体領域と前記第２半導体領域との間に、耐圧領域が設けられている。前記耐圧領域は、前記第１半導体領域と前記第２半導体領域とを電気的に分離する。前記第１抵抗素子は、前記耐圧領域において前記第１半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は、蛇行した平面レイアウトに配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は、前記第１抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置されていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に、第１半導体領域よりも低電位に固定された第２半導体領域が設けられている。前記第１半導体領域と前記第２半導体領域との間に、耐圧領域が設けられている。前記耐圧領域は、前記第１半導体領域と前記第２半導体領域とを電気的に分離する。前記耐圧領域に、第１抵抗素子が設けられている。前記第１抵抗素子は、前記第１半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置されている。絶縁膜を挟んで深さ方向に前記第１抵抗素子の一部に対向する第２抵抗素子が設けられている。前記第２抵抗素子は、蛇行した平面レイアウトまたは前記第１抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置されている。

また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗素子は、薄膜抵抗層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗素子は、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は蛇行した平面レイアウトに配置され、前記第２抵抗素子の蛇行パターンの折り返し点は、前記第１抵抗素子の隣り合う渦巻き線間の中心に位置することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は蛇行した平面レイアウトに配置され、前記第２抵抗素子の蛇行パターンの折り返し点は、前記第１抵抗素子の渦巻き線上に位置することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は、薄膜抵抗層であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は、前記第１抵抗素子の前記一部以外の部分と同じ階層に配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は、前記第１抵抗素子と異なる階層に配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２抵抗素子は蛇行した平面レイアウトに配置され、前記第２抵抗素子は、蛇行パターンの折り返し点を挟んで薄膜抵抗層と導電膜層とが交互に配置されたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１抵抗素子および前記第２抵抗素子は、両端がそれぞれ前記第１半導体領域および前記第２半導体領域に位置すること特徴とする。

上述した発明によれば、チップ面積を広げることなく、独立して条件設定可能な２つの抵抗素子を上下に積層して配置することができる。これら第１，２抵抗素子ともに、一端を高電位に接続し、かつ他端を低電位に接続したフィールドプレートとしての機能を有する。このため、第１，２抵抗素子いずれか一方の抵抗素子のみ全長や総面積を小さくして電圧検出用抵抗として用いることができる。

本発明にかかる半導体装置によれば、所定耐圧を確保することができ、かつ信頼性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ａ−Ａ’における断面構造の別の一例の断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。 実施の形態２にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 図６の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図６の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 実施の形態４にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 図１０の切断線Ｇ−Ｇ’における断面構造を示す断面図である。 実施の形態５にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 図１２の切断線Ｘ−Ｘ’における断面構造を示す断面図である。 実施の形態６にかかる半導体装置の回路構成を示す回路図である。 実施の形態７にかかる半導体装置の回路構成を示す回路図である。 従来の抵抗性フィールドプレートの問題点を示す説明図である。 従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。 従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。 従来の抵抗性フィールドプレートの要部の平面レイアウトを示す平面図である。 実施の形態８にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。 実施の形態８にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。 図２１の切断線Ｈ−Ｈ’の断面構造を示す断面図である。 実施の形態９にかかる半導体装置の構造の一例を示す断面図である。 実施の形態９にかかる半導体装置の構造の一例を示す断面図である。 実施の形態９にかかる半導体装置の構造の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図１において、（ａ）には抵抗性フィールドプレート（ＲＦＰ）５全体の平面レイアウトを示し、（ｂ）には抵抗性フィールドプレート５の点線矩形枠で囲む部分を拡大して示す（図６，９，１０においても同様）。ここでは、抵抗性フィールドプレート５の一部を電圧検出用抵抗として用いる場合を例に説明する。図１に示す実施の形態１にかかる半導体装置は、高電位側（ハイサイド側）領域１と低電位側（ローサイド側）領域２との間の耐圧構造部３に、高電位側領域１を取り囲むように配置された抵抗性フィールドプレート５を備える。

高電位側領域１は、例えば略矩形状の平面レイアウトに配置されている。高電位側領域１には、ハイサイド回路部（不図示）などが配置される。ハイサイド回路部とは、例えば、出力段となるハーフブリッジ回路の一相分を構成する直列接続された２つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）のうちの高電位側のＩＧＢＴ（以下、上アームのＩＧＢＴとする）のエミッタ電位ＶＳを基準電位として動作して上アームのＩＧＢＴを駆動するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である。高電位側領域１は、ハイサイド回路部の最高電位である電源電位ＶＢに電気的に接続される。

低電位側領域２には、例えば、ローサイド回路部（不図示）などが配置される。ローサイド回路部とは、例えば、接地電位ＧＮＤを基準電位として動作し、レベルアップ用レベルシフト回路のｎチャネル型ＭＯＳＦＥＴを駆動するＣＭＯＳ回路である。低電位側領域２は、最低電位である例えば接地電位ＧＮＤに固定される。耐圧構造部３は、高電位側領域１と低電位側領域２との間に、例えば略矩形枠状の平面レイアウトに配置されている。耐圧構造部３は、後述する寄生ダイオード４で構成され、高電位側領域１と低電位側領域２とを電気的に分離している。耐圧構造部３には、耐圧構造部３に敷き詰めるように抵抗性フィールドプレート５が配置されている。

抵抗性フィールドプレート５は、２つの抵抗素子１０，２０で構成される。１つの抵抗素子（以下、渦巻き抵抗素子とする）１０は、高電位側領域１側（内周側）から低電位側領域２側（外周側）に至るように高電位側領域１の周囲を囲む渦巻き状の平面レイアウトに配置されている。渦巻き抵抗素子１０は、耐圧構造部３の表面電位を固定し、耐圧構造部３の電界強度を均一に保つ機能を有する。渦巻き抵抗素子１０の渦巻き線は、例えば、略同じ幅で略等間隔に配置する。その理由は、渦巻き抵抗素子１０の各渦巻き線間の電位差が等しくなるため、耐圧構造部３の電界強度を均一に保つことができ、さらに、もう一つの抵抗素子２０を容易に設計することができるからである。この渦巻き抵抗素子１０は、耐圧構造部３の一部（以下、第１耐圧構造部とする）３ａで他の部分（以下、第２耐圧構造部とする）３ｂと階層および材料が異なる構成となっている。

具体的には、渦巻き抵抗素子１０は、第１耐圧構造部３ａに例えば金属など導電性の材料からなる導電膜層１１を配置し、第２耐圧構造部３ｂに例えば不純物がドーズされたポリシリコン（ｐｏｌｙ−Ｓｉ）など抵抗性の材料からなる薄膜抵抗層１２を配置している。これら渦巻き抵抗素子１０を構成する導電膜層１１および薄膜抵抗層１２は、層間絶縁膜（不図示）を貫通するコンタクト部を介して連結されている。図１には、薄膜抵抗層１２よりも細い線で導電膜層１１を示す。薄膜抵抗層１２は、第１耐圧構造部３ａが開口した略矩形枠状の平面形状をなし、高電位側領域１の周囲を囲む同心円状に配置される。導電膜層１１は、薄膜抵抗層１２と異なる階層に、かつ各薄膜抵抗層１２それぞれと電気的に接続され渦巻き抵抗素子１０の渦巻き線の一部をなす。すなわち、導電膜層１１は、薄膜抵抗層１２の周方向に沿ったストライプ状の平面レイアウトに配置される。

ここでは、例えば、渦巻き抵抗素子１０の渦巻き線数（渦巻き線の周回数）を５本とし、各渦巻き線をなす各薄膜抵抗層１２をそれぞれ内周側から外周側に順に第１〜５薄膜抵抗層１２ａ〜１２ｅとする。ストライプ状の平面レイアウトに配置された４本の直線状の導電膜層１１をそれぞれ内周側から外周側に順に第１〜４導電膜層１１ａ〜１１ｄとする。導電膜層１１の各一端と薄膜抵抗層１２とのコンタクト部をそれぞれ内周側から外周側に順に第１〜４とし符号１３ａ〜１３ｄを付す。導電膜層１１の各他端と薄膜抵抗層１２とのコンタクト部をそれぞれ内周側から外周側に順に第５〜８とし符号１４ａ〜１４ｄを付す。導電膜層１１の他端は、外周側に隣り合う薄膜抵抗層１２（１２ｂ〜１２ｅ）の端部に接続されていてもよい。最内周の第１薄膜抵抗層１２ａの開放端（内周側端部）および最外周の第５薄膜抵抗層１２ｅの開放端（外周側端部）は、それぞれ渦巻き抵抗素子１０の内周側端部１０ａおよび外周側端部１０ｂである。

渦巻き抵抗素子１０のうち、第１耐圧構造部３ａに配置した導電性の導電膜層１１はほぼ電圧降下しない。このため、後述するように導電膜層１１に重なるように第１耐圧構造部３ａに抵抗素子２０を配置したとしても、当該抵抗素子２０の電位差に悪影響が及ぶことを回避することができる。かつ、第２耐圧構造部３ｂに配置した抵抗性の薄膜抵抗層１２で、耐圧構造部３の表面電位の強制力（フィールドプレート効果）を得られる程度に渦巻き抵抗素子１０の抵抗値を高くすることができる。渦巻き抵抗素子１０の抵抗値は、抵抗素子２０の抵抗値以上であり、フィールドプレート効果を確保可能な範囲で種々変更される。

渦巻き抵抗素子１０の薄膜抵抗層１２を配置する第２耐圧構造部３ｂの割合も、フィールドプレート効果を確保可能な範囲で種々変更される。また、渦巻き抵抗素子５０および抵抗素子２０は、両端がそれぞれ高電位側領域１および低電位側領域２に電気的に接続される。高電位側領域１と低電位側領域２との電位差は例えば６００Ｖ以上と高いため、例えば、これら渦巻き抵抗素子１０の薄膜抵抗層１２および抵抗素子２０を導電膜層とした場合、抵抗値が低くなりすぎて高電位側領域１と低電位側領域２とが短絡する虞がある。このため、渦巻き抵抗素子１０の薄膜抵抗層１２および抵抗素子２０は、抵抗性の材料で形成されることが好ましい。

もう１つの抵抗素子（以下、蛇行抵抗素子とする）２０は、第１耐圧構造部３ａにおいて渦巻き抵抗素子１０の導電膜層１１と異なる階層に配置され、層間絶縁膜（不図示）を挟んで当該導電膜層１１に深さ方向に対向する。蛇行抵抗素子２０は、渦巻き抵抗素子１０の薄膜抵抗層１２と同じ階層に配置されていてもよい。この蛇行抵抗素子２０は、両端がそれぞれ高電位側領域１および低電位側領域２に電気的に接続され、かつ例えば稲妻状に蛇行した平面レイアウトに配置されている。稲妻状に蛇行するとは、折り返し点で鋭角をなすように蛇行し、各折り返し点（鋭角の頂点）間をつなぐ線分（以下、直線部とし、それぞれ内周側から外周側に順に符号２１ａ〜２１ｅを付す）を導電膜層１１に対して斜めに配置したジグザグ形状のパターンをなすことである。蛇行抵抗素子２０の蛇行パターンの折り返し数は、導電膜層１１の本数と同じであってもよい。

蛇行抵抗素子２０の抵抗値は、例えば所定の電圧値を検出する際の応答時間で決定される。蛇行抵抗素子２０の抵抗値は、例えば蛇行抵抗素子２０の幅（折り返し間の、導電膜層１１に平行な方向の長さ）ｗで調整可能である。蛇行抵抗素子２０の抵抗値は、数ＭΩ程度（例えば７ＭΩ程度）であってもよい。また、蛇行抵抗素子２０は、渦巻き抵抗素子１０の導電膜層１１と交差する箇所（ここでは蛇行パターンの各折り返し点２２）間の電位差ΔＶが等しくなるような平面レイアウトに配置されることが好ましい。これにより、蛇行抵抗素子２０に局所的に電界が集中することを回避することができる。このように局所的な電界集中を回避した蛇行抵抗素子２０の平面レイアウトは、例えば、蛇行抵抗素子２０の蛇行パターンの折り返し数を導電膜層１１の本数と同じにすることで容易に設計可能である。例えば、蛇行抵抗素子２０の蛇行パターンの折り返し数が導電膜層１１の本数と同じ４つであり、蛇行パターンの各折り返し点（それぞれ内側から外側に順に第１〜４折り返し点２２ａ〜２２ｄとする）がそれぞれ第１〜４導電膜層１１ａ〜１１ｄ上に位置する場合、蛇行抵抗素子２０の電位分布は次のようになる。

蛇行抵抗素子２０の最高電位を印加する内側端部２０ａの電位は、渦巻き抵抗素子１０の内周側端部１０ａの電位と同じ電位Ｖ［Ｖ：ボルト］とする。かつ蛇行抵抗素子２０の最低電位を印加する外側端部２０ｂの電位は、渦巻き抵抗素子１０の外周側端部１０ｂの電位と同じ０［Ｖ］とする。渦巻き抵抗素子１０において、最内周の第１導電膜層１１ａおよび第１薄膜抵抗層１２ａの電位は、渦巻き抵抗素子１０の内周側端部１０ａの電位Ｖ［Ｖ］の４／５である（＝４／５×Ｖ［Ｖ］）。第２導電膜層１１ｂおよび第２薄膜抵抗層１２ｂの電位は、渦巻き抵抗素子１０の内周側端部１０ａの電位Ｖ［Ｖ］の３／５である（＝３／５×Ｖ［Ｖ］）。第３導電膜層１１ｃおよび第３薄膜抵抗層１２ｃの電位は、渦巻き抵抗素子１０の内周側端部１０ａの電位Ｖ［Ｖ］の２／５である（＝２／５×Ｖ［Ｖ］）。第４導電膜層１１ｄおよび第４薄膜抵抗層１２ｄの電位は、渦巻き抵抗素子１０の内周側端部１０ａの電位Ｖ［Ｖ］の１／５である（＝１／５×Ｖ［Ｖ］）。すなわち、渦巻き抵抗素子１０の渦巻き線間の電位差は１／５×Ｖ［Ｖ］である。

一方、蛇行抵抗素子２０の最も内側の第１折り返し点２２ａの電位は、蛇行抵抗素子２０の内側端部２０ａの電位Ｖ［Ｖ］の４／５であり（＝４／５×Ｖ［Ｖ］）、渦巻き抵抗素子１０の第１導電膜層１１ａの電位と等しい。蛇行抵抗素子２０の第２折り返し点２２ｂの電位は、蛇行抵抗素子２０の内側端部２０ａの電位Ｖ［Ｖ］の３／５であり（＝３／５×Ｖ［Ｖ］）、渦巻き抵抗素子１０の第２導電膜層１１ｂの電位と等しい。蛇行抵抗素子２０の第３折り返し点２２ｃの電位は、蛇行抵抗素子２０の内側端部２０ａの電位Ｖ［Ｖ］の２／５であり（＝２／５×Ｖ［Ｖ］）、渦巻き抵抗素子１０の第３導電膜層１１ｃの電位と等しい。蛇行抵抗素子２０の最も外側の第４折り返し点２２ｄの電位は、蛇行抵抗素子２０の内側端部２０ａの電位Ｖ［Ｖ］の１／５であり（＝１／５×Ｖ［Ｖ］）、渦巻き抵抗素子１０の第４導電膜層１１ｄの電位と等しい。すなわち、渦巻き抵抗素子１０の導電膜層１１間の電位差ΔＶは１／５×Ｖ［Ｖ］となる。このように、渦巻き抵抗素子１０と蛇行抵抗素子２０とで電位分布の整合性を容易に取ることができる。

次に、実施の形態１にかかる半導体装置の断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ａ−Ａ’における断面構造の別の一例の断面図である。図４は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図２，４に示すように、ｐ型半導体基板３０のおもて面の表面層には、ｎ型拡散領域３２、ｎ型拡散領域３３およびｐ型拡散領域３４がそれぞれ選択的に設けられている。基板裏面側のｐ型領域３１は、最低電位である例えば接地電位ＧＮＤに固定されている。基板裏面側のｐ型領域３１とは、ｐ型半導体基板３０の、ｎ型拡散領域３２，３３およびｐ型拡散領域３４よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。

ｎ型拡散領域３２は、高電位側領域１を構成する。ｎ型拡散領域３２には、例えば、ハイサイド回路部（横型ｎチャネルＭＯＳＦＥＴと横型ｐチャネルＭＯＳＦＥＴとを相補に接続したＣＭＯＳ回路）の横型ｐチャネルＭＯＳＦＥＴが配置される。また、ｎ型拡散領域３２の内部に設けられたｐ型領域３６には、例えば、ハイサイド回路部の横型ｎチャネルＭＯＳＦＥＴが配置される。ｎ型拡散領域３３は、ｎ型拡散領域３２よりも外側に配置され、ｎ型拡散領域３２に接する。ｎ型拡散領域３３の深さは、例えばｎ型拡散領域３２の深さよりも浅い。ｐ型拡散領域３４は、ｎ型拡散領域３３よりも外側に配置され、ｎ型拡散領域３３に接する。ｐ型拡散領域３４の内部には、例えばｎ型拡散領域３３に延在するようにｐ型領域３８が設けられている。

ｐ型拡散領域３４とｎ型拡散領域３３との間のｐｎ接合で寄生ダイオード４が形成され、この寄生ダイオード４により高電位側領域１と低電位側領域２とが電気的に分離される。ｎ型拡散領域３３は、抵抗性フィールドプレート５（図１参照）が配置される耐圧構造部３を構成する。また、ｎ型拡散領域３３は、寄生ダイオード４に逆バイアスが印加された場合に空乏層の大部分が広がる領域でありこの領域を耐圧領域とする。ｐ型拡散領域３４は、低電位側領域２を構成する領域である。すなわち、ｎ型拡散領域３２の内部に設けられたｎ⁺型領域３５は寄生ダイオード４のカソード領域として機能し、ｐ型領域３８の内部に設けられたｐ⁺型領域３９は寄生ダイオード４のアノード領域として機能する。ｐ型拡散領域３４により配置されたｎ型拡散領域（不図示）で低電位側領域２が構成される。ｐ型拡散領域３４は、基板裏面側のｐ型領域３１から基板おもて面に露出するようにスリット状に残るｐ型半導体基板３０の一部であってもよい。基板おもて面に露出とは、後述する第１絶縁膜４３に接するように配置されていることである。

第１電極４０は、ｎ⁺型領域３５を介してｎ型拡散領域３２に電気的に接続されている。第１電極４０は、ハイサイド回路部の電源電位ＶＢに固定されている。第２電極４１は、ｐ型領域３６の内部に設けられたｐ⁺型領域３７を介してｐ型領域３６に電気的に接続されている。第２電極４１は、ハイサイド回路部の基準電位（上アームのＩＧＢＴのエミッタ電位ＶＳ）に固定されている。第３電極４２は、最低電位である例えば接地電位ＧＮＤに固定されている。

ｐ型半導体基板３０のおもて面において、第１〜３電極４０〜４２と半導体部とのコンタクト以外の部分は、第１絶縁膜４３、第２絶縁膜４４および層間絶縁膜４５を順に積層してなる絶縁層で覆われている。第１絶縁膜４３は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）である。第１〜３電極４０〜４２は、それぞれ層間絶縁膜４５上に延在している。第１〜３電極４０〜４２、層間絶縁膜４５および後述する渦巻き抵抗素子１０の導電膜層１１は、例えば層間絶縁膜４６に覆われている。

また、図３に示すように、ｎ⁺型領域３５とｐ⁺型領域３９との間においてｎ型拡散領域３３を覆う層間絶縁膜４５の内部には、蛇行抵抗素子２０の蛇行パターンの直線部（以下、薄膜抵抗直線部とする）２１ａ〜２１ｅが設けられている。蛇行抵抗素子２０が設けられた部分（第１耐圧構造部３ａ）において層間絶縁膜４６の内部には、渦巻き抵抗素子１０の導電膜層１１（１１ａ〜１１ｄ）が設けられている。すなわち、第１耐圧構造部３ａ（切断線Ａ−Ａ’における断面）においては、蛇行抵抗素子２０を１層目とし、渦巻き抵抗素子１０の導電膜層１１を２層目とするフィールドプレートが構成されている。

また、蛇行抵抗素子２０によりハイサイド回路部の基準電位（上アームのＩＧＢＴのエミッタ電位ＶＳ）を検出する場合、渦巻き抵抗素子１０の最も内周側の導電膜層１１ａ、および、蛇行抵抗素子２０の最も内側の薄膜抵抗直線部２１ａは、第２電極４１に電気的に接続される。かつ渦巻き抵抗素子１０の最も外周側の導電膜層１１ｄ、および蛇行抵抗素子２０の最も外側の薄膜抵抗直線部２１ｅは、第３電極４２に電気的に接続される。

図４に示すように、渦巻き抵抗素子１０の導電膜層１１（１１ａ〜１１ｄ）の一端は、それぞれ、層間絶縁膜４５を貫通する第１〜４コンタクト部１３ａ〜１３ｄを介して深さ方向に対向する薄膜抵抗層１２（１２ａ〜１２ｄ）に接続されている。渦巻き抵抗素子１０の最も外周側の第５薄膜抵抗層１２ｅは、層間絶縁膜４５を貫通する第５コンタクト部１３ｅを介して深さ方向に対向する第３電極４２に接続されている。すなわち、第１耐圧構造部３ａと第２耐圧構造部３ｂとの境界（切断線Ｂ−Ｂ’における断面）においては、渦巻き抵抗素子１０の薄膜抵抗層１２を一層目とし、渦巻き抵抗素子１０の導電膜層１１を２層目とするフィールドプレートが構成されている。

図示省略するが、渦巻き抵抗素子１０の各導電膜層１１の他端と各薄膜抵抗層１２との各第５〜８コンタクト部１４ａ〜１４ｄを通る切断線Ｃ−Ｃ’における断面構造も、渦巻き抵抗素子１０の薄膜抵抗層１２を一層目とし、渦巻き抵抗素子１０の導電膜層１１を２層目とするフィールドプレートが構成されている。

また、図３に示すように、蛇行抵抗素子２０によりハイサイド回路部の電源電位ＶＢを検出する場合には、渦巻き抵抗素子１０の最も内周側の導電膜層１１ａ、および、蛇行抵抗素子２０の最も内側の薄膜抵抗直線部２１ａを、第２電極４２に代えて第１電極４０に電気的に接続すればよい。

図示省略するが、上アームのＩＧＢＴのエミッタ電位ＶＳを検出するための電圧検出用抵抗となる蛇行抵抗素子２０と、ハイサイド回路部の電源電位ＶＢを検出するための電圧検出用抵抗となる蛇行抵抗素子２０との両方が配置されていてもよい。

蛇行抵抗素子２０の平面レイアウトの別の一例について説明する。図５は、実施の形態１にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。図５に示す実施の形態１にかかる半導体装置が図１に示す実施の形態１にかかる半導体装置と異なる点は、蛇行抵抗素子２０の薄膜抵抗直線部２１と渦巻き抵抗素子１０の導電膜層１１とが交差する点である。図５では、また、蛇行抵抗素子２０の蛇行パターンの各薄膜抵抗直線部にそれぞれ内側から外側に順に符号２１ａ〜２１ｆを付し、蛇行パターンの各折り返し点をそれぞれ内側から外側に順に符号２２ａ〜２２ｅを付す。

この場合、蛇行抵抗素子２０の蛇行パターンの各薄膜抵抗直線部２１ｂ〜２１ｅの電位は、それぞれ渦巻き抵抗素子１０の導電膜層１１（１１ａ〜１１ｄ）との交差箇所２３ａ〜２３ｄで、それぞれ交差する導電膜層１１の電位と等しくなる。蛇行抵抗素子２０の蛇行パターンの各折り返し点２２ａ〜２２ｅと、当該各折り返し点２２ａ〜２２ｅから最も近いコンタクト部１３ａ〜１３ｄ，１４ａ〜１４ｄと、の間の各電位差ΔＶは、上述したように可能な限り等しいことが好ましい。このため、蛇行抵抗素子２０の蛇行パターンの各薄膜抵抗直線部２１ｂ〜２１ｅと、渦巻き抵抗素子１０の各導電膜層１１（１１ａ〜１１ｄ）とは、それぞれ中点同士で交差することが好ましい。

また、図示省略するが、蛇行抵抗素子２０の折り返し数は、渦巻き抵抗素子１０の導電膜層１１の本数と異なっていてもよい。この場合、蛇行抵抗素子２０の折り返し数ｊが渦巻き抵抗素子１０の導電膜層１１の本数ｉのｎ倍（ｎ：正の整数）であれば（ｊ＝ｉ×ｎ）、渦巻き抵抗素子１０と蛇行抵抗素子２０とで電位分布の整合性を取ることができる。

以上、説明したように、実施の形態１によれば、薄膜抵抗層の一部を階層および材料の異なる導電膜層に置き換えた第１抵抗素子を配置することで、絶縁膜を挟んで第１抵抗素子の導電膜層に深さ方向に対向するように配置した薄膜抵抗層を第２抵抗素子とすることができる。これにより、チップ面積を広げることなく、独立して条件設定可能な２つの抵抗素子を上下に積層して配置することができる。これら第１，２抵抗素子とともに、一端を高電位に接続し、かつ他端を低電位に接続したフィールドプレートとしての機能を有する。このため、第１，２抵抗素子いずれか一方の抵抗素子のみ全長や総面積を小さくして電圧検出用抵抗として用いることができる。

例えば、第１抵抗素子を渦巻き抵抗素子とし、第２抵抗素子を蛇行抵抗素子とする。この場合、渦巻き抵抗素子によるフィールドプレート効果により表面電荷の影響を受けにくくすることができ、所定耐圧を確保することができる。かつ、渦巻き抵抗素子に比べて全長や総面積を小さくした蛇行抵抗素子を例えば電圧検出用抵抗として用いることができる。蛇行抵抗素子の抵抗値と寄生容量値との積（ＲＣ時定数）は非常に小さいため、例えば、この蛇行抵抗素子を電圧検出用抵抗として用いることで電圧検出の応答性を向上させることができる。これにより、消費電流を増加させることを防止することができる。したがって、従来のように複数の蛇行抵抗素子でフィールドプレートを構成する場合よりも信頼性を向上させることができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図６は、実施の形態２にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。実施の形態２にかかる半導体装置は、蛇行抵抗素子５０の蛇行パターンが実施の形態１にかかる半導体装置と異なる。具体的には、蛇行抵抗素子５０は、ポリシリコンなど抵抗性の材料からなる直線部（以下、薄膜抵抗直線部とする）５１と、金属など導電性の材料からなる直線部（以下、導電膜直線部とする）５２と、を折り返し点を挟んで交互に配置した蛇行パターンを有する。

蛇行抵抗素子５０の蛇行パターンの薄膜抵抗直線部５１（それぞれ内側から外側に順に符号５１ａ〜５１ｆを付す）は、例えば、渦巻き抵抗素子１０の薄膜抵抗層１２と同じ階層に配置されている。蛇行抵抗素子５０の蛇行パターンの導電膜直線部５２（それぞれ内側から外側に順に符号５２ａ〜５２ｅを付す）は、例えば、渦巻き抵抗素子１０の導電膜層１１と同じ階層に配置されている。すなわち、蛇行抵抗素子５０の蛇行パターンの薄膜抵抗直線部５１ａ〜５１ｆと導電膜直線部５２ａ〜５２ｅとは異なる階層に配置されている。

蛇行抵抗素子５０の蛇行パターンの各薄膜抵抗直線部５１は、渦巻き抵抗素子１０の各導電膜層１１と交差するように、当該導電膜層１１に対して斜めの平面レイアウトに配置されている。蛇行抵抗素子５０の蛇行パターンの各導電膜直線部５２は、渦巻き抵抗素子１０の各導電膜層１１間に、当該導電膜層１１に平行な平面レイアウトに配置されている。また、蛇行抵抗素子５０の蛇行パターンの導電膜直線部５２は、例えば、内周側から外周側に向かう方向に渦巻き抵抗素子１０の各導電膜層１１と交互に等間隔に配置される。

蛇行抵抗素子５０の蛇行パターンの折り返し点（それぞれ内側から外側に順に符号５３ａ〜５３ｊを付す）と、当該各折り返し点５３ａ〜５３ｊから最も近いコンタクト部１３ａ〜１３ｄ，１４ａ〜１４ｄと、の間の各電位差ΔＶは、上述したように可能な限り等しいことが好ましい。このため、蛇行抵抗素子５０の蛇行パターンの各薄膜抵抗直線部５１と、渦巻き抵抗素子１０の各導電膜層１１とは、それぞれ中点同士で交差することが好ましい。また、蛇行抵抗素子５０の蛇行パターンの折り返し点５３は、渦巻き抵抗素子の隣り合う渦巻き線間（隣り合う導電膜層１１間）の中心に位置することが好ましい。

また、蛇行抵抗素子５０の外側端部５０ｂに対して内側端部５０ａを高電位にしたときに生じる電圧降下は、導電膜直線部５２ではほぼ生じず、薄膜抵抗直線部５１のみで起こる。すなわち、蛇行抵抗素子５０の蛇行パターンの各折り返し点５３ａ〜５３ｊの電位は、ほぼ薄膜抵抗直線部５１の電圧降下に依存する。これにより、蛇行抵抗素子５０の蛇行パターンの各折り返し点５３ａ〜５３ｊと、当該各折り返し点５３ａ〜５３ｊから最も近いコンタクト部１３ａ〜１３ｄ，１４ａ〜１４ｄと、の間の各電位差ΔＶをほぼ等しくすることができる。

例えば、蛇行抵抗素子５０の蛇行パターンの折り返し数を１０とする。蛇行抵抗素子５０の蛇行パターンの直線部は、最も内側に薄膜抵抗直線部５１ａを配置し、導電膜直線部５２（５２ａ〜５２ｅ）と薄膜抵抗直線部５１（５１ｂ〜５１ｅ）とを交互に配置し、最も外側に薄膜抵抗直線部５１ｆを配置する。かつ、蛇行抵抗素子５０の蛇行パターンの各薄膜抵抗直線部５１と、渦巻き抵抗素子１０の各導電膜層１１（１１ａ〜１１ｄ）とは、それぞれ中点同士で交差させた場合、蛇行抵抗素子５０の電位分布は次のようになる。

蛇行抵抗素子５０の最高電位を印加する内側端部５０ａの電位は、渦巻き抵抗素子１０の内周側端部１０ａの電位と同じ電位Ｖ［Ｖ］とする。かつ蛇行抵抗素子５０の最低電位を印加する外側端部５０ｂの電位は、渦巻き抵抗素子１０の外周側端部１０ｂの電位と同じ０［Ｖ］とする。渦巻き抵抗素子１０の各渦巻き線の電位は、実施の形態１と同様に、外周側に配置された渦巻き線ほど、内周側端部１０ａの電位Ｖ［Ｖ］から外周側端部１０ｂの電位０［Ｖ］に至るまで１／５×Ｖ［Ｖ］ずつ減少した電位となる。

一方、蛇行抵抗素子５０の蛇行パターンの各折り返し点（以下、第１〜１０折り返し点とする）５３ａ〜５３ｊのうち、同一の導電膜直線部５２（５２ａ〜５２ｅ）の両端に位置する折り返し点は、各導電膜直線部５２でほぼ電圧降下が生じないことから同電位となる。かつ、渦巻き抵抗素子１０の各導電膜層１１と蛇行抵抗素子５０の蛇行パターンの各導電膜直線部５２とが交互に等間隔に配置されるため、蛇行抵抗素子５０の蛇行パターンの各折り返し点の電位は、外側に配置された折り返し点ほど、内側端部５０ａの電位Ｖ［Ｖ］から外側端部５０ｂの電位０［Ｖ］に至るまで同電位ずつ減少した電位となる。

すなわち、蛇行抵抗素子５０の蛇行パターンの第１，２折り返し点５３ａ，５３ｂの電位は、蛇行抵抗素子５０の内側端部５０ａの電位Ｖ［Ｖ］の９／１０である（＝９／１０×Ｖ［Ｖ］）。蛇行抵抗素子５０の蛇行パターンの第３，４折り返し点５３ｃ，５３ｄの電位は、蛇行抵抗素子５０の内側端部５０ａの電位Ｖ［Ｖ］の７／１０である（＝７／１０×Ｖ［Ｖ］）。蛇行抵抗素子５０の蛇行パターンの第５，６折り返し点５３ｅ，５３ｆの電位は、蛇行抵抗素子５０の内側端部５０ａの電位Ｖ［Ｖ］の５／１０である（＝５／１０×Ｖ［Ｖ］）。

蛇行抵抗素子５０の蛇行パターンの第７，８折り返し点５３ｇ，５３ｈの電位は、蛇行抵抗素子５０の内側端部５０ａの電位Ｖ［Ｖ］の３／１０である（＝３／１０×Ｖ［Ｖ］）。蛇行抵抗素子５０の蛇行パターンの第９，１０折り返し点５３ｉ，５３ｊの電位は、蛇行抵抗素子５０の内側端部５０ａの電位Ｖ［Ｖ］の１／１０である（＝１／１０×Ｖ［Ｖ］）。これら隣り合う導電膜層間（各導電膜層１１および各導電膜直線部５２）の電位差ΔＶは、１／１０×Ｖ［Ｖ］となる。このように、渦巻き抵抗素子１０と蛇行抵抗素子５０とで電位分布の整合性を容易に取ることができる。

図７は、図６の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図８は、図６の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図６の切断線Ａ−Ａ’における断面構造は、実施の形態１と同様である（図２，３）。図６の切断線Ｂ−Ｂ’における断面構造は、実施の形態１と同様である（図４）。図７，８には、蛇行抵抗素子２０によりハイサイド回路部の基準電位（上アームのＩＧＢＴのエミッタ電位ＶＳ）を検出する構成を示す。

図７に示すように、ｐ⁺型領域３７とｐ⁺型領域３９との間においてｎ型拡散領域３３を覆う層間絶縁膜４５の内部には、蛇行抵抗素子５０の薄膜抵抗直線部５１（５１ｂ〜５１ｆ）が設けられている。蛇行抵抗素子５０が設けられた部分（第１耐圧構造部３ａ）において層間絶縁膜４５上には、渦巻き抵抗素子１０の導電膜層１１（１１ａ〜１１ｄ）および蛇行抵抗素子５０の導電膜直線部５２（５２ａ〜５２ｅ）が設けられている。

蛇行抵抗素子５０の最も内側の導電膜直線部５２ａは、第２電極４１に電気的に接続さる。図示省略するが、蛇行抵抗素子５０の最も外側の薄膜抵抗直線部５１ｆは、第３電極４２に接続される。また、蛇行抵抗素子５０の各導電膜直線部５２は、層間絶縁膜４５を介して深さ方向に対向する薄膜抵抗直線部５１に電気的に接続されている。渦巻き抵抗素子１０の導電膜層１１の断面構造は、実施の形態１と同様である。

図８に示すように、蛇行抵抗素子５０の導電膜直線部５２の一端となる折り返し点５３ｂ，５３ｄ，５３ｆ，５３ｈ，５３ｊにおいて、各導電膜直線部５２は、それぞれ、層間絶縁膜４５を貫通するコンタクト部を介して深さ方向に対向する薄膜抵抗直線部５１に接続されている。図示省略するが、蛇行抵抗素子５０の各導電膜直線部５２の他端となる折り返し点５３ａ，５３ｃ，５３ｅ，５３ｇ，５３ｉを通る切断線Ｆ−Ｆ’における断面構造も、層間絶縁膜４５を貫通するコンタクト部を介して深さ方向に対向する薄膜抵抗直線部５１に接続されている。

また、実施の形態１と同様に、蛇行抵抗素子５０によりハイサイド回路部の電源電位ＶＢを検出する構成としてもよい。この場合、渦巻き抵抗素子１０の最も内周側の導電膜層１１ａ、および、蛇行抵抗素子５０の最も内側の導電膜直線部５２ａを、第２電極４２に代えて第１電極４０に電気的に接続すればよい。

また、渦巻き抵抗素子１０の各導電膜層１１と、蛇行抵抗素子５０の蛇行パターンの各導電膜直線部５２と、を異なる階層に配置してもよい（不図示）。これにより、渦巻き抵抗素子１０の各導電膜層１１間の間隔や、蛇行抵抗素子５０の蛇行パターンの各導電膜直線部５２間の間隔を狭くすることができる。このため、渦巻き抵抗素子１０の薄膜抵抗層１２間の間隔を狭くすることができ、電荷の悪影響を受けにくくすることができる。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、異なる階層に配置された薄膜抵抗直線部と導電膜直線部とを交互に配置した蛇行パターンに蛇行抵抗素子を構成することにより、図１６（ａ）における円弧部分１４１、図１６（ｂ）における円弧部分１５１に相当する領域をなくせるため、図１６（ａ）における電位分担領域１４３、図１６（ｂ）における電位分担領域１５３に相当する領域が最大となる。よって、実施の形態２によれば、耐圧をさらに上げることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図９は、実施の形態３にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置は、渦巻き抵抗素子１０の各導電膜層１１の平面レイアウトが実施の形態２にかかる半導体装置と異なる。具体的には、渦巻き抵抗素子１０の第１耐圧構造部３ａに配置する各導電膜層１５（１５ａ〜１５ｄ）が、渦巻き抵抗素子１０の周方向に平行な方向に対して斜めの平面レイアウトに配置されている。

そして、蛇行抵抗素子６０の蛇行パターンの各薄膜抵抗直線部６１（６１ａ〜６１ｆ）は、渦巻き抵抗素子１０の各導電膜層１５と交差するように、渦巻き抵抗素子１０の周方向に沿って平行な平面レイアウトに配置される。蛇行抵抗素子６０の蛇行パターンの各導電膜直線部６２（６２ａ〜６２ｅ）は、渦巻き抵抗素子１０の各導電膜層１５間に、当該導電膜層１５に平行な平面レイアウトに配置される。

このような蛇行抵抗素子６０を配置した場合においても、第１耐圧構造部３ａにおいて隣り合う各導電膜層（各導電膜層１５および各導電膜直線部６２）間の電位差ΔＶは、実施の形態２と同様に１／１０×Ｖ［Ｖ］となる。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１０は、実施の形態４にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図１１は、図１０の切断線Ｇ−Ｇ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、高電位側領域１の周囲を囲む渦巻き状の平面レイアウトに配置した薄膜抵抗層１６のみで渦巻き抵抗素子１０を構成している点である。渦巻き抵抗素子１０と蛇行抵抗素子２０との平面レイアウトの位置関係は、実施の形態１と同様である。

実施の形態４においては、図１１に示すように、第２絶縁膜４４と層間絶縁膜４５との間にさらに第３絶縁膜４７を配置する。そして、この第３絶縁膜４７の内部に、深さ方向に蛇行抵抗素子２０に対向するように、渦巻き抵抗素子１０の薄膜抵抗層１６（それぞれ内周側から外周側に順に符号１６ａ〜１６ｅを付す、図１１には薄膜抵抗層１６ｅは不図示）を配置すればよい。渦巻き抵抗素子１０の最も内周側の薄膜抵抗層１６は第２電極４１に電気的に接続され、最も外周側の薄膜抵抗層１６ｅは第３電極４２に電気的に接続される。蛇行抵抗素子２０の薄膜抵抗直線部２１の断面構造は、実施の形態１と同様である。

図１１には、蛇行抵抗素子２０によりハイサイド回路部の基準電位（上アームのＩＧＢＴのエミッタ電位ＶＳ）を検出する構成を示すが、実施の形態１と同様に、蛇行抵抗素子５０によりハイサイド回路部の電源電位ＶＢを検出する構成としてもよい。

このように渦巻き抵抗素子１０および蛇行抵抗素子２０ともに薄膜抵抗層（薄膜抵抗層１６、薄膜抵抗直線部２１）のみで構成した場合であっても、渦巻き抵抗素子１０と蛇行抵抗素子２０とを積層して配置することができる。また、実施の形態１と同様に、各導電膜層（各薄膜抵抗層１６および各薄膜抵抗直線部２１）間の電位差ΔＶを１／５×Ｖ［Ｖ］とすることができる。

以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１２は、実施の形態５にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図１３は、図１２の切断線Ｘ−Ｘ’における断面構造を示す断面図である。図１２の切断線Ａ−Ａ’、切断線Ｂ−Ｂおよび切断線Ｃ−Ｃ’の断面構造は、実施の形態１と同様である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、低電位側領域２に形成された例えば横型ｐチャネルＭＯＳＦＥＴのゲート電極７４に蛇行抵抗素子２０を接続した点である。

図１２，１３に示すように、ｐ型半導体基板３０のおもて面の表面層には、ｐ型拡散領域３４よりも外側にｎ型拡散領域７１が設けられている。ｎ型拡散領域７１は、ｐ型拡散領域３４によりｎ型拡散領域３２，３３と電気的に分離され、低電位側領域２を構成する。ｎ型拡散領域７１には、例えば、ローサイド回路部（横型ｎチャネルＭＯＳＦＥＴと横型ｐチャネルＭＯＳＦＥＴとを相補に接続したＣＭＯＳ回路）が配置される。横型ｎチャネルＭＯＳＦＥＴは図示省略する。

横型ｐチャネルＭＯＳＦＥＴは、ｐ⁺型ドレイン領域７２、ｐ⁺型ソース領域７３およびゲート電極７４からなる一般的なプレーナゲート型のＭＯＳゲート構造を備える。第４電極７５は、層間絶縁膜４５を貫通するコンタクト部７６を介して、横型ｐチャネルＭＯＳＦＥＴのゲート電極７４を介して電気的に接続されている。また、第４電極７５は、層間絶縁膜４５を貫通するコンタクト部１７を介して、蛇行抵抗素子２０の最も外側の薄膜抵抗直線部２１ｅに接続されている。

また、実施の形態２〜４に実施の形態５を適用してもよい。

以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。

（実施の形態６）
次に、実施の形態６にかかる半導体装置として、実施の形態１〜５にかかる半導体装置を適用する回路構成例について説明する。図１４は、実施の形態６にかかる半導体装置の回路構成を示す回路図である。ここでは、例えば、出力段となるブリッジ回路２２０の一相分を構成する２つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）２２１，２２２を駆動するにあたって、各電位を検出する場合を例に説明する。ＩＧＢＴ２２１，２２２は、高電圧電源Ｖｄｃと接地電位ＧＮＤとの間に直列接続されている。図１４に示す実施の形態６にかかる半導体装置２００は、同一の半導体チップ上に、ハイサイド駆動回路２０１、ローサイド駆動回路２０２、レベルシフト回路２０５、第１〜４端子２３１〜２３４および上述した抵抗性フィールドプレート５を備える。

第１端子２３１は、半導体装置２００の接地電位ＧＮＤを供給する端子である。第２端子２３２は、電圧電源２１１から半導体装置２１０に電源電圧Ｖｃｃを供給する端子である。第３端子２３３は、ハイサイド駆動回路２０１の電源電位ＶＢを供給する端子である。第４端子２３４には、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳを供給する端子である。電源電位ＶＢは、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳと、ハイサイド電源との総和である。電圧電源２１１からブートストラップダイオード２１２を介してブートストラップコンデンサ２１３に充電された電圧Ｅ１がハイサイド電源となる。上アームのＩＧＢＴ２２１のエミッタ電位ＶＳは、上アームのＩＧＢＴ２２１と低電位側（以下、下アームとする）のＩＧＢＴ２２２との接続点２２３の電位である。当該接続点２２３がブリッジ回路２２０の出力端子ＯＵＴである。

ハイサイド駆動回路２０１は、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳを基準電位とし、電源電位ＶＢを最高電位として電源電圧Ｖｃｃで動作する。ハイサイド駆動回路２０１は、レベルシフト回路２０５の入力信号に基づいて、上アームのＩＧＢＴ２２１を駆動する。ローサイド駆動回路２０２は、制御回路２０３およびコンパレータ２０４からなる。ローサイド駆動回路２０２は、例えば接地電位ＧＮＤを基準電位として動作する。制御回路２０３は、接地電位ＧＮＤを基準とし、第２端子２３２から供給される電源電圧Ｖｃｃで動作し、外部（マイコン等）からの制御信号ＩＮや、異常検知回路からの異常検知信号に基づいて、レベルアップ用のレベルシフト回路２０５のｎｃｈＭＯＳＦＥＴ２０６を駆動する。

コンパレータ２０４は、センス抵抗９２の中間電位点９２ａの電位を所定の基準電圧と比較する。コンパレータ２０４の出力（比較結果）は、制御回路２０３およびレベルシフト回路２０５を介してハイサイド駆動回路２０１に入力される。また、コンパレータ２０４の出力は、ドライバ回路２１４に入力される。ドライバ回路２１４は、下アームのＩＧＢＴ２２２を駆動する。ドライバ回路２１４は、半導体装置２００と同一の半導体チップ上に配置されていてもよい。レベルシフト回路２０５は、高耐圧のｎｃｈＭＯＳＦＥＴ２０６およびレベルシフト抵抗２０７からなる。レベルシフト回路２０５は、ローサイド駆動回路２０２の入力信号を受けてハイサイド駆動回路２０１を駆動する。

抵抗９１，９２は、第４端子２３４と第１端子２３１との間に接続されている。抵抗９１は、実施の形態１〜５の渦巻き抵抗素子１０に相当する。第４端子２３４と抵抗９１との接続点９１ａは、渦巻き抵抗素子１０の内周側端部１０ａに相当する。第１端子２３１と抵抗９１との接続点９１ｂは、渦巻き抵抗素子１０の外周側端部１０ｂに相当する。抵抗９２は、実施の形態１〜５の蛇行抵抗素子２０，５０，６０に相当する。すなわち、これら抵抗９１，９２は、実施の形態１〜５の抵抗性フィールドプレートに相当する。抵抗（以下、センス抵抗とする）９２は、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳを検出するための分圧抵抗である。

図１４に示す半導体装置２００は、センス抵抗９２を分圧抵抗として用いることで、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳ（以下、ＶＳ電位とする）を検出する。そして、図１４に示す半導体装置２００は、コンパレータ２０４によりＶＳ電位が基準電圧を下回ったと判断したときに、アラームなどで警報したり、ハイサイド駆動回路２０１により上アームのＩＧＢＴ２２１をオフしたり、ドライバ回路２１４により下アームのＩＧＢＴ２２２をオフする制御を行う。

以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を奏する。

（実施の形態７）
次に、実施の形態７にかかる半導体装置として、実施の形態１〜５にかかる半導体装置を適用する回路構成例について説明する。図１５は、実施の形態７にかかる半導体装置の回路構成を示す回路図である。実施の形態７にかかる半導体装置２１０の回路構成が実施の形態６にかかる半導体装置の回路構成と異なる点は、さらに、ハイサイド駆動回路２０１の電源電位ＶＢを検出するための分圧抵抗となるセンス抵抗（以下、第２センス抵抗とする）９３を備える点である。第２センス抵抗９３は、実施の形態１〜５の蛇行抵抗素子２０，５０，６０に相当する。すなわち、実施の形態７においては、渦巻き抵抗素子の導電膜層に層間絶縁膜を介して重なるように配置した２つの蛇行抵抗素子を備える。２つの蛇行抵抗素子は、隣り合うように配置されていてもよいし、離して配置されていてもよい。

第２センス抵抗９３は、第３端子２３３と第１端子２３１との間に接続されている。この場合、ローサイド駆動回路２０２は複数のコンパレータ２０４を備え、センス抵抗（以下、第１センス抵抗とする）９２の中間電位点９２ａおよび第２センス抵抗９３の中間電位点９３ａはそれぞれ異なるコンパレータ２０４に接続される。コンパレータ２０４は、実施の形態６と同様に、第１センス抵抗９２の中間電位点９２ａの電位を所定の基準電圧と比較する。コンパレータ２０４は、第２センス抵抗９３の中間電位点９３ａの電位を所定の基準電圧と比較する。また、コンパレータ２０４は、第１センス抵抗９２の中間電位点９２ａと第２センス抵抗９３の中間電位点９３ａ間の電圧（ブートストラップコンデンサ２１３の電圧Ｅ１）を所定の基準電圧と比較する。コンパレータ２０４の出力は、実施の形態６と同様に、ハイサイド駆動回路２０１やドライバ回路２１４に入力される。

図１５に示す半導体装置２１０は、第１，２センス抵抗９２，９３の分圧を検出することで、ハイサイド駆動回路２０１の電源電位ＶＢ（以下、ＶＢ電位とする）、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳ（以下、ＶＳ電位とする）、およびＶＢ電位−ＶＳ電位間の電圧（以下、ＶＢ−ＶＳ間電圧とする）を検出する。そして、図１５に示す半導体装置２１０は、コンパレータ２０４によりＶＢ電位およびＶＳ電位の少なくとも一方の電位が基準電圧を下回ったと判断したときに、アラームなどで警報したり、ハイサイド駆動回路２０１により上アームのＩＧＢＴ２２１をオフしたり、ドライバ回路２１４により下アームのＩＧＢＴ２２２をオフする制御を行う。また、図１５に示す半導体装置２１０は、コンパレータ２０４によりＶＢ−ＶＳ間電圧が基準電圧を下回ったと判断したときに、ドライバ回路２１４により下アームのＩＧＢＴ２２２のオン期間のパルス幅を長くしてブートストラップコンデンサ２１３の充電時間を長くする制御を行う。すなわち、第１，２センス抵抗９２，９３を配置することで、レベルダウン用のレベルシフト回路を用いることなく、レベルダウン用のレベルシフト回路と同様の機能が得られる。

以上、説明したように、実施の形態７によれば、実施の形態１〜６と同様の効果を奏する。

（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図２０は、実施の形態８にかかる半導体装置の耐圧構造の平面レイアウトを示す平面図である。図２１は、実施の形態８にかかる半導体装置の耐圧構造の別の一例の平面レイアウトを示す平面図である。図２０，２１には、抵抗性フィールドプレート５全体の平面レイアウトを示す。実施の形態８にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、蛇行抵抗素子に代えて、さらに１つ以上の渦巻き抵抗素子を備える点である。すなわち、渦巻き線数の異なる２つ以上の渦巻き抵抗素子のみで抵抗性フィールドプレート５が構成されている。

ここでは、抵抗性フィールドプレート５が２つの渦巻き抵抗素子で構成されている場合を例に説明する。具体的には、抵抗性フィールドプレート５は、第１渦巻き抵抗素子３１０と、第１渦巻き抵抗素子３１０よりも渦巻き線数の少ない第２渦巻き抵抗素子３２０と、で構成されている。第１，２渦巻き抵抗素子３１０は、高電位側領域１側から低電位側領域２側に至るように高電位側領域１の周囲を囲む渦巻き状の平面レイアウトに配置されている。第１渦巻き抵抗素子３１０の機能は、実施の形態１の渦巻き抵抗素子と同様である。第１渦巻き抵抗素子３１０の渦巻き線は、例えば、略同じ幅で略等間隔に配置する。その理由は、実施の形態１と同様である。

第１渦巻き抵抗素子３１０は、実施の形態１と同様に、第１耐圧構造部３ａに例えば金属など導電性の材料からなる導電膜層３１１を配置し、第２耐圧構造部３ｂに例えば不純物がドーズされたポリシリコンなど抵抗性の材料からなる薄膜抵抗層３１２を配置している。第１渦巻き抵抗素子３１０の導電膜層３１１は、後述するように半導体チップのおもて面側から見て第２渦巻き抵抗素子３２０と交差する位置に配置されている。第１渦巻き抵抗素子３１０の各導電膜層３１１は、第１渦巻き抵抗素子３１０の渦巻きパターンに沿った直線状または略円弧状の平面形状を有し、当該平面形状およびその長さは第２渦巻き抵抗素子３２０との交差箇所ごとに異なる。

第２渦巻き抵抗素子３２０は、半導体チップのおもて面側から見て第１渦巻き抵抗素子３１０の一部（導電膜層３１１）と交差するように、耐圧構造部３に配置されている。第２渦巻き抵抗素子３２０は、例えば、第１渦巻き抵抗素子３１０の最内周の渦巻き線３１０ｃから最外周の渦巻き線３１０ｄまでの間に配置されている。図２０，２１には、第１渦巻き抵抗素子３１０と第２渦巻き抵抗素子３２０との各平面レイアウトを明確にするために、第２渦巻き抵抗素子３２０を第１渦巻き抵抗素子１０よりも太い実線で示す。また、第１渦巻き抵抗素子３１０の導電膜層３１１を、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２よりも細い実線で示す。

第２渦巻き抵抗素子３２０は、耐圧構造部３に例えば不純物がドーズされたポリシリコンなど抵抗性の材料からなる薄膜抵抗層３２１を配置している。第２渦巻き抵抗素子３２０は、第１耐圧構造部３ａにおいて第１渦巻き抵抗素子３１０の導電膜層３１１と異なる階層に配置され、層間絶縁膜（不図示）を挟んで当該導電膜層３１１に深さ方向に対向する。第１渦巻き抵抗素子３１０の導電膜層３１１の長さは、第１，２渦巻き抵抗素子３１０，３２０の薄膜抵抗層３１２，３２１同士が製造プロセスのばらつきにより深さ方向に重ならない程度で、かつ可能な限り短く設定される。第２渦巻き抵抗素子３２０は、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２と同じ階層に配置されていてもよい。

第２渦巻き抵抗素子３２０は、実施の形態１の蛇行抵抗素子と同様に、例えば、上アームのＩＧＢＴ２２１のエミッタ電位ＶＳ（ＶＳ電位）やハイサイド駆動回路２０１の電源電位ＶＢを検出するためのセンス抵抗９２，９３（図１４，１５参照）として用いられる。センス抵抗９２，９３の中間電位点９２ａ，９３ａとなる電位は、例えば、第２渦巻き抵抗素子３２０の最低電位を印加する外側端部３２０ｂ側の所定電位点３２０ｃから引き出せばよい。

また、第１，２渦巻き抵抗素子３１０，３２０は、第１渦巻き抵抗素子３１０によって生じる電位分布と、第２渦巻き抵抗素子３２０によって生じる電位分布と、に電位差が生じないように配置することが好ましい。すなわち、第２渦巻き抵抗素子３２０は、第１渦巻き抵抗素子３１０と交差する箇所で、導電膜層３１１とほぼ同電位となるような平面レイアウトに配置されることが好ましい。これにより、第１，２渦巻き抵抗素子３１０，３２０に局所的な電界集中が生じることを防止することができる。

具体的には、例えば、第１，２渦巻き抵抗素子３１０，３２０の最高電位を印加する内側端部３１０ａ，３２０ａ同士を近づけて配置し、かつ第１，２渦巻き抵抗素子３１０，３２０の最低電位を印加する外側端部３１０ｂ，３２０ｂ同士を近づけて配置する。そして、第２渦巻き抵抗素子３２０の内側端部３２０ａから第１，２渦巻き抵抗素子３１０，３２０の交差箇所までの電位差が第１渦巻き抵抗素子３１０の内側端部３１０ａからの同電位差と等しくなるように、第２渦巻き抵抗素子３２０を配置すればよい。

このように第２渦巻き抵抗素子３２０を配置することで、第１，２渦巻き抵抗素子３１０，３２０をそれぞれ均等な電位分布となるように巻き線幅や巻き線間の間隔を設計するだけで、第１渦巻き抵抗素子３１０と第２渦巻き抵抗素子３２０とが交差する箇所での電位差をなくすことができる。第１，２渦巻き抵抗素子３１０，３２０の内側端部３１０ａ，３２０ａ同士は接触していてもよい。第１，２渦巻き抵抗素子３１０，３２０の外側端部３１０ｂ，３２０ｂ同士は接触していてもよい。

第２渦巻き抵抗素子３２０の渦巻きの周回数（渦巻き線数）は種々変更可能である。例えば、第２渦巻き抵抗素子３２０の渦巻き線の周回数は、例えば所定の電圧値を検出する際の応答時間で決定される。また、第２渦巻き抵抗素子３２０の渦巻き線の周回数は、上述したようにセンス抵抗９２，９３として用いることができる程度に抵抗値および当該抵抗値に付随する寄生容量をある程度を小さくし、かつ第２渦巻き抵抗素子３２０で消費される電流（消費電流）を所定値以下に抑えることができる程度に抵抗値が大きくなるように設定される。また、第１，２渦巻き抵抗素子３１０，３２０の電位分布が均等になっていればよく、第２渦巻き抵抗素子３２０の渦巻き線の周回方向は第１渦巻き抵抗素子３１０の渦巻き線の周回方向と逆回りであってもよい。

例えば、図２０には、第１渦巻き抵抗素子３１０の渦巻き線の周回数を８周とし、第２渦巻き抵抗素子３２０の渦巻き線の周回数を第１渦巻き抵抗素子３１０と同じ周回方向に１周（渦巻き線数が１本）とし、第１渦巻き抵抗素子３１０と第２渦巻き抵抗素子３２０とが６箇所で交差する場合を示す。この場合、第１渦巻き抵抗素子３１０は、６つの導電膜層３１１を有する。第１渦巻き抵抗素子３１０の各導電膜層３１１は、例えば第１渦巻き抵抗素子３１０の最内周および最外周の渦巻き線を除いた各周の渦巻き線に１つずつ配置され、渦巻き状の第２渦巻き抵抗素子３２０に沿って点在する。これら６つの導電膜層３１１にそれぞれ内周側から外周側に向かって順に符号３１１ａ〜３１１ｆを付す。導電膜層３１１の各一端と薄膜抵抗層３１２とのコンタクト部をそれぞれ内周側から外周側に順に符号３１３ａ〜３１３ｆを付す。導電膜層３１１の各他端と薄膜抵抗層３１２とのコンタクト部をそれぞれ内周側から外周側に順に３１４ａ〜３１４ｆを付す。

また、第２渦巻き抵抗素子３２０の渦巻き線の周回数は、１周以上であってもよいし（不図示）、１周未満であってもよい。第２渦巻き抵抗素子３２０の渦巻き線の周回数が例えば１／２周である場合、第２渦巻き抵抗素子３２０は例えば円弧状の平面レイアウトに配置される（不図示）。また、第２渦巻き抵抗素子３２０の渦巻き線の周回数が例えば１／４周である場合、図２１に示す別の一例のように、第２渦巻き抵抗素子３２０は例えば直線状の平面レイアウトに配置されてもよい。

図２１には、別の一例として、第１渦巻き抵抗素子３１０の渦巻き線の周回数を８周とし、第２渦巻き抵抗素子３２０の渦巻き線の周回数を１／４周とし、第１渦巻き抵抗素子３１０と第２渦巻き抵抗素子３２０とが７箇所で交差する場合を示す。この場合、第２渦巻き抵抗素子３２０は、第１渦巻き抵抗素子３１０の渦巻き線の周回方向に対して斜めに位置するように配置され、第１渦巻き抵抗素子３１０の最内周および最外周の渦巻き線を除いた他の渦巻き線をすべて通るように配置される。第１渦巻き抵抗素子３１０は、７つの導電膜層３１１を有する。これら７つの導電膜層３１１は、例えば第１渦巻き抵抗素子３１０の最内周および最外周の渦巻き線を除いた各周の渦巻き線に１つずつ配置され、直線状の第２渦巻き抵抗素子３２０に沿って点在する。

図２１の７つの導電膜層３１１にそれぞれ内周側から外周側に向かって順に符号３１１ａ〜３１１ｇを付す。導電膜層３１１の各一端と薄膜抵抗層３１２とのコンタクト部をそれぞれ内周側から外周側に順に符号３１３ａ〜３１３ｇを付す。導電膜層３１１の各他端と薄膜抵抗層３１２とのコンタクト部をそれぞれ内周側から外周側に順に３１４ａ〜３１４ｇを付す。また、図２１に示す別の一例において、第１渦巻き抵抗素子３１０の内側端部３１０ａおよび外側端部３１０ｂは、それぞれ第２渦巻き抵抗素子３２０の内側端部３２０ａおよび外側端部３２０ｂに近づくように延在しており、第２渦巻き抵抗素子３２０を配置した部分で、第１渦巻き抵抗素子３１０の対向する渦巻き線数は９本になっている。

例えば、第１渦巻き抵抗素子３１０の渦巻き線の周回数、渦巻き線の幅および渦巻き線間の間隔は、耐圧構造部３で必要とされる耐圧および信頼性が得られるように決定される。第２渦巻き抵抗素子３２０の渦巻き線の周回数は、耐圧構造部３の幅（内側から外側へ向かう方向の幅）、高電位側領域１に配置されるハイサイド回路部の回路構成、および、第２渦巻き抵抗素子３２０を構成する薄膜抵抗層３２１のドーズ量（抵抗値）で決定される。第２渦巻き抵抗素子３２０の渦巻き線の幅および渦巻き線間の間隔は、第１渦巻き抵抗素子３１０と異なっていてもよい。また、抵抗性フィールドプレート５が２つ以上の渦巻き抵抗素子で構成される場合には、それぞれ渦巻き抵抗素子同士が交差する部分で一方の渦巻き抵抗素子の一部を導電膜層とすればよい。

次に、実施の形態８にかかる半導体装置の断面構造について、図２１の切断線Ｈ−Ｈ’の断面構造を例に説明する。図２２は、図２１の切断線Ｈ−Ｈ’の断面構造を示す断面図である。ここでは、第１渦巻き抵抗素子３１０の内周側から外周側に向かう方向に平行で、かつ第１渦巻き抵抗素子３１０の３周回目の渦巻き線に配置された導電膜層３１１ｃを通る切断線Ｈ−Ｈ’の断面構造を例に説明する。図２２に示すように、ｎ⁺型領域３５とｐ⁺型領域３９との間においてｎ型拡散領域３３を覆う層間絶縁膜４５の内部には、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２が設けられている。

また、ｎ⁺型領域３５とｐ⁺型領域３９との間においてｎ型拡散領域３３を覆う層間絶縁膜４５の内部には、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２と離して、第２渦巻き抵抗素子３２０の薄膜抵抗層３２１が配置されている。第２渦巻き抵抗素子３２０の薄膜抵抗層３２１は、第１渦巻き抵抗素子３１０の、内側（第１電極４０側）から３つ目（３周回目の渦巻き線）の薄膜抵抗層３１２の外側（第２電極４２側）に隣り合う。層間絶縁膜４６の内部には、第１渦巻き抵抗素子３１０の導電膜層３１１（図２２には導電膜層３１１ｃを図示）が設けられている。第１渦巻き抵抗素子３１０の導電膜層３１１は、層間絶縁膜４６を介して深さ方向に第２渦巻き抵抗素子３２０の薄膜抵抗層３２１と対向する。すなわち、第１耐圧構造部３ａ（切断線Ｈ−Ｈ’における断面）においては、第１，２渦巻き抵抗素子３１０，３２０の薄膜抵抗層３１２，３２１を１層目とし、第１渦巻き抵抗素子３１０の導電膜層１１を２層目とするフィールドプレートが構成されている。

第１渦巻き抵抗素子３１０の、最も内側（第１電極４０側）の薄膜抵抗層３１２は第１電極４０に電気的に接続され、最も外側（第２電極４２側）の薄膜抵抗層３１２は第２電極４２に電気的に接続されている。第１渦巻き抵抗素子３１０の薄膜抵抗層３１２のうち、第２渦巻き抵抗素子３２０の薄膜抵抗層３２１よりも内側の３つの薄膜抵抗層３１２同士は、電気的に接続されている。これら３つの薄膜抵抗層３１２のうち最も外側の薄膜抵抗層３１２は、第１渦巻き抵抗素子３１０の導電膜層３１１ｃに電気的に接続されている。第１渦巻き抵抗素子３１０の薄膜抵抗層３１２のうち、第２渦巻き抵抗素子３２０の薄膜抵抗層３２１よりも外側の５つの薄膜抵抗層３１２同士は、電気的に接続されている。これら５つの薄膜抵抗層３１２のうち最も内側の薄膜抵抗層３１２は、第１渦巻き抵抗素子３１０の導電膜層３１１ｃに電気的に接続されている。

図示省略するが、第１渦巻き抵抗素子３１０の導電膜層３１１ｃ以外の導電膜層３１１ａ，３１１ｂ，３１１ｄ〜３１１ｇ（図２１参照）を通る切断線で切断した断面構造は、次の２点が異なる以外は、図２２に示す断面構造と同様である。１つ目の相違点は、当該他の導電膜層３１１ａ，３１１ｂ，３１１ｄ〜３１１ｇの第１，２電極４０，４２間での位置が異なる点である。２つ目の相違点は、当該他の導電膜層３１１ａ，３１１ｂ，３１１ｄ〜３１１ｇの深さ方向に対向する位置に第２渦巻き抵抗素子３２０の薄膜抵抗層３２１が配置され、当該薄膜抵抗層３２１よりも内側および外側に配置される第１渦巻き抵抗素子３１０の薄膜抵抗層３１２の個数（周回数）が異なる点である。

すなわち、導電膜層３１１（３１１ａ，３１１ｂ，３１１ｄ〜３１１ｇ）が第１渦巻き抵抗素子３１０の内周側の渦巻き線に配置されているほど、当該導電膜層３１１よりも内側に配置される第１渦巻き抵抗素子３１０の薄膜抵抗層３１２の個数が少なく、当該導電膜層３１１よりも外側に配置される第１渦巻き抵抗素子３１０の薄膜抵抗層３１２の個数が多くなる。具体的には、第１渦巻き抵抗素子３１０の導電膜層３１１ａ（図２１参照）よりも内側に配置される第１渦巻き抵抗素子３１０の薄膜抵抗層３１２の個数は１つであり、当該導電膜層３１１ａよりも内側に配置される第１渦巻き抵抗素子３１０の薄膜抵抗層３１２の個数は７つである。

図２０に示すように平面レイアウトに配置した場合においても、第１渦巻き抵抗素子３１０の各導電膜層３１１ａ〜３１１ｆを通る切断線で切断した断面は、第１渦巻き抵抗素子３１０の渦巻き線の周回数および上記２点が異なる以外は、図２２に示す断面構造と同様である。

実施の形態８にかかる半導体装置の断面構造の、第１渦巻き抵抗素子３１０の導電膜層３１１および薄膜抵抗層３１２と、第２渦巻き抵抗素子３２０の薄膜抵抗層３２１と、の配置以外の構成は、実施の形態１（図３参照）と同様である。

また、実施の形態８に実施の形態４（図１１参照）を適用し、抵抗性フィールドプレート５を構成するすべての渦巻き抵抗素子を薄膜抵抗層のみで構成してもよい。この場合、下層の渦巻き抵抗素子上に、当該渦巻き抵抗素子と渦巻き線の周回数の異なる上層の渦巻き抵抗素子が絶縁膜を介して多層（多重）に配置されればよい。

以上、説明したように、実施の形態８によれば、渦巻き抵抗素子のみで抵抗性フィールドプレートを構成した場合においても、実施の形態１〜７と同様の効果を奏する。

（実施の形態９）
次に、実施の形態９にかかる半導体装置の断面構造について説明する。図２３〜２５は、実施の形態９にかかる半導体装置の構造の一例を示す断面図である。図２３〜２５には、図２１の切断線Ｈ−Ｈ’の断面構造を示す。実施の形態９にかかる半導体装置は、ｐ型半導体基板３０の内部の各領域の構成が実施の形態８にかかる半導体装置と異なる。ｐ型半導体基板３０上の第１，２渦巻き抵抗素子３１０，３２０および各電極の配置は実施の形態８と同様である。以下、図２３〜２５に示す断面構造をそれぞれ第１〜３断面構造例とする。

具体的には、図２３に示す第１断面構造例において、ｐ型半導体基板３０は、ｐ型出発基板３３１の表面にｐ型エピタキシャル成長層３３２を積層したエピタキシャル基板である。この場合、ｐ型エピタキシャル成長層３３２は、低電位側領域２が形成されるｐ型ウェル領域として機能する。このため、ｐ型拡散領域３４は設けなくてもよいが、ｐ型拡散領域３４を設ける場合には、図２３に点線で示すように、ｐ型拡散領域３４はｐ型半導体基板３０のおもて面からｐ型エピタキシャル成長層３３２を貫通してｐ型出発基板３３１に達する。

ｎ^-型拡散領域３３３は、ｐ型エピタキシャル成長層３３２の内部に設けられ、ｐ型半導体基板３０のおもて面からｐ型出発基板３３１に達する。ｎ^-型拡散領域３３３は、第１絶縁膜４３および層間絶縁膜４５を挟んで第１，２渦巻き抵抗素子３１０，３２０の薄膜抵抗層３１２，３２１と深さ方向に対向する。ｐ型拡散領域３４（ｐ型拡散領域３４を設けない場合はｐ型エピタキシャル成長層３３２）とｎ^-型拡散領域３３３との間のｐｎ接合で寄生ダイオード４が形成される。ｎ^-型拡散領域３３３は耐圧構造部３を構成する。ｎ^-型拡散領域３３３は、寄生ダイオード４に逆バイアスが印加された場合に空乏層の大部分が広がる領域でありこの領域を耐圧領域とする。

高電位側領域１を構成するｎ型拡散領域３２は、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２よりも内側において、ｐ型エピタキシャル成長層３３２の内部に設けられ、ｐ型半導体基板３０のおもて面から所定の深さに達する。ｎ型拡散領域３２とｐ型出発基板３３１との間には、ｎ型埋め込み層３３４が設けられている。ｎ型埋め込み層３３４は、ｎ型拡散領域３２およびｐ型出発基板３３１に接する。ｎ型拡散領域３２およびｎ型埋め込み層３３４は、ｎ^-型拡散領域３３３に接する。ｎ型拡散領域３２を設けずに、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２よりも内側までｎ^-型拡散領域３３３を延在させてもよい。

また、図２４に示す第２断面構造例のように、ｐ型半導体基板３０を、ｐ型出発基板３３１の表面にｎ^-型エピタキシャル成長層３４１を積層したエピタキシャル基板としてもよい。この場合、ｎ型拡散領域３２は、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２よりも内側において、ｎ^-型エピタキシャル成長層３４１の内部に設けられ、ｐ型半導体基板３０のおもて面から所定の深さに達する。ｎ型拡散領域３２とｐ型出発基板３３１との間には、図２３の第１断面構造例と同様に、ｎ型埋め込み層３３４が設けられている。

ｐ型拡散領域３４は、ｐ型半導体基板３０のおもて面からｎ^-型エピタキシャル成長層３４１を貫通してｐ型出発基板３３１に達する。ｐ型拡散領域３４とｎ^-型エピタキシャル成長層３４１との間のｐｎ接合で寄生ダイオード４が形成される。ｐ型拡散領域３４は、低電位側領域２が形成されるｐ型ウェル領域として機能する。ｎ^-型エピタキシャル成長層３４１は、第１絶縁膜４３および層間絶縁膜４５を挟んで第１，２渦巻き抵抗素子３１０，３２０の薄膜抵抗層３１２，３２１と深さ方向に対向する部分において、耐圧構造部３を構成する。

また、図２５に示す第３断面構造例のように、ｐ型半導体基板３０を、ｐ型出発基板３３１の表面にｎ型エピタキシャル成長層３４２を積層したエピタキシャル基板としてもよい。この場合、高電位側領域１を構成するｎ型拡散領域は設けない。ｎ型埋め込み層３３４は、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２よりも内側において、ｎ型エピタキシャル成長層３４２とｐ型出発基板３３１との間に設けられている。ｎ型エピタキシャル成長層３４２は、第１渦巻き抵抗素子３１０の薄膜抵抗層３１２よりも内側において高電位側領域１を構成する。

ｐ型拡散領域３４は、ｐ型半導体基板３０のおもて面からｎ型エピタキシャル成長層３４２を貫通してｐ型出発基板３３１に達する。ｐ型拡散領域３４とｎ型エピタキシャル成長層３４２との間のｐｎ接合で寄生ダイオード４が形成される。ｐ型拡散領域３４は、低電位側領域２が形成されるｐ型ウェル領域として機能する。ｎ型エピタキシャル成長層３４２は、第１絶縁膜４３および層間絶縁膜４５を挟んで第１，２渦巻き抵抗素子３１０，３２０の薄膜抵抗層３１２，３２１と深さ方向に対向する部分において、耐圧構造部３を構成する。

実施の形態９を、図２０に示す平面レイアウトで配置された実施の形態８にかかる半導体装置の耐圧構造に適用してもよい。

以上、説明したように、実施の形態９によれば、ｐ型半導体基板の内部の各領域（耐圧構造部の寄生ダイオードを構成する半導体領域）の断面構造が異なる場合においても、実施の形態１〜８と同様の効果を奏する。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、蛇行抵抗素子をセンス抵抗として用いた場合を例に説明しているが、センス抵抗として用いる場合に限らず、フィールドプレートを２つ以上に分割して用いる様々な構成に適用可能である。また、上述した各実施の形態では、蛇行抵抗素子をセンス抵抗として用いた場合を例に説明しているが、渦巻き抵抗素子をセンス抵抗として用いてもよい。また、蛇行抵抗素子に代えて、直線状の平面レイアウトに配置した抵抗素子を、層間絶縁膜を挟んで渦巻き抵抗素子と深さ方向に対向するように配置した場合においても同様の効果を奏する。また、上述した各実施の形態では、ＶＢ電位、ＶＳ電位、およびＶＢ−ＶＳ間電圧を検出する場合を例に説明しているが、これに限らず、高電位側領域中のすべての電位・電圧を検出可能である。また、第１，２センス抵抗の他に、さらに他の電位・電圧を検出するためのセンス抵抗を配置してもよい。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

１ 高電位側領域
２ 低電位側領域
３ 耐圧構造部
３ａ 第１耐圧構造部
３ｂ 第２耐圧構造部
４ 寄生ダイオード
５ 抵抗性フィールドプレート
１０，３１０，３２０ 渦巻き抵抗素子
１０ａ，１０ｂ，３１０ａ，３１０ｂ，３２０ａ，３２０ｂ 渦巻き抵抗素子の端部
１１，１１ａ〜１１ｄ，１５，１６，１６ａ〜１６ｅ，３１１，３１１ａ〜３１１ｇ 渦巻き抵抗素子の導電膜層
１２，１２ａ〜１２ｅ 渦巻き抵抗素子の薄膜抵抗層
１３ａ〜１３ｅ，１４ａ〜１４ｄ，１７，７６，３１３ａ〜３１３ｇ，３１４ａ〜３１４ｇ コンタクト部
２０，５０，６０ 蛇行抵抗素子
２０ａ，２０ｂ，５０ａ，５０ｂ 蛇行抵抗素子の端部
２１，２１ａ〜２１ｆ，５１，５１ａ〜５１ｆ，６１，６１ａ〜６１ｆ 蛇行抵抗素子の薄膜抵抗直線部
２２ａ〜２２ｅ，５３ａ〜５３ｊ 蛇行抵抗素子の蛇行パターンの折り返し点
２３ａ〜２３ｄ 交差箇所
３０ ｐ型半導体基板
３１ 基板裏面側のｐ型領域
３２，３３，７１ ｎ型拡散領域
３４ ｐ型拡散領域
３５ ｎ⁺型領域
３６，３８ ｐ型領域
３７，３９ ｐ⁺型領域
４０〜４２，７５ 電極
４３，４４，４６ 絶縁膜
４５，４６ 層間絶縁膜
５２，５２ａ〜５２ｅ，６２，６２ａ〜６２ｅ 蛇行抵抗素子の導電膜直線部
７２ ｐ⁺型ドレイン領域
７３ ｐ⁺型ソース領域
７４ ゲート電極
９１ 抵抗
９１ａ 第４端子と抵抗との接続点
９１ｂ 第１端子と抵抗との接続点
９２，９３ センス抵抗
９２ａ，９３ａ センス抵抗の中間電位点
２０１ ハイサイド駆動回路
２０２ ローサイド駆動回路
２０３ 制御回路
２０４ コンパレータ
２０５ レベルシフト回路
２０６ ｎｃｈＭＯＳＦＥＴ
２０７ レベルシフト抵抗
２１０ 半導体装置
２１１ 電圧電源
２１２ ブートストラップダイオード
２１３ ブートストラップコンデンサ
２１４ ドライバ回路
２２０ ブリッジ回路
２２１，２２２ ＩＧＢＴ
２２３ 上アームのＩＧＢＴと下アームのＩＧＢＴとの接続点
２３１〜２３４ 端子
３２０ｃ センス抵抗の中間電位を引き出す電位点
３３１ ｐ型出発基板
３３２ ｐ型エピタキシャル成長層
３３３ ｎ^-型拡散領域
３３４ ｎ型埋め込み層
３４１ ｎ^-型エピタキシャル成長層
３４２ ｎ型エピタキシャル成長層
ＧＮＤ 接地電位
ＩＮ 制御信号
ＯＵＴ 出力
ＶＢ 電源電位
Ｖｃｃ 電源電圧
ＶＳ 上アームのＩＧＢＴのエミッタ電位

Claims (15)

1. 半導体基板上の絶縁膜の内部に設けられた第１抵抗素子と、
   前記絶縁膜の内部に設けられ、当該絶縁膜を挟んで深さ方向に前記第１抵抗素子に対向する第２抵抗素子と、
   を備え、
   前記第１抵抗素子は、一部に階層および材料が異なり、かつ当該一部以外の部分に連続した部分を有し、
   前記第２抵抗素子は、前記第１抵抗素子の前記一部に深さ方向に対向することを特徴とする半導体装置。
2. 前記第１抵抗素子の、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板に設けられた、第１半導体領域よりも低電位に固定された第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域と前記第２半導体領域とを電気的に分離する耐圧領域と、
   をさらに備え、
   前記第１抵抗素子は、前記耐圧領域において前記第１半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２抵抗素子は、蛇行した平面レイアウトに配置されていることを特徴とする請求項３に記載の半導体装置。
5. 前記第２抵抗素子は、前記第１抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置されていることを特徴とする請求項３に記載の半導体装置。
6. 半導体基板に設けられた、第１半導体領域よりも低電位に固定された第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第１半導体領域と前記第２半導体領域とを電気的に分離する耐圧領域と、
   前記耐圧領域に、前記第１半導体領域の周囲を囲む渦巻き状の平面レイアウトに配置された第１抵抗素子と、
   絶縁膜を挟んで深さ方向に前記第１抵抗素子の一部に対向し、かつ蛇行した平面レイアウトまたは前記第１抵抗素子と周回数の異なる渦巻き状の平面レイアウトに配置された第２抵抗素子と、
   を備えることを特徴とする半導体装置。
7. 前記第１抵抗素子は、薄膜抵抗層であることを特徴とする請求項６に記載の半導体装置。
8. 前記第１抵抗素子は、前記一部に導電膜層を配置し、前記一部以外の部分に薄膜抵抗層を配置したことを特徴とする請求項６に記載の半導体装置。
9. 前記第２抵抗素子は蛇行した平面レイアウトに配置され、
   前記第２抵抗素子の蛇行パターンの折り返し点は、前記第１抵抗素子の隣り合う渦巻き線間の中心に位置することを特徴とする請求項４〜８のいずれか一つに記載の半導体装置。
10. 前記第２抵抗素子は蛇行した平面レイアウトに配置され、
    前記第２抵抗素子の蛇行パターンの折り返し点は、前記第１抵抗素子の渦巻き線上に位置することを特徴とする請求項４〜８のいずれか一つに記載の半導体装置。
11. 前記第２抵抗素子は、薄膜抵抗層であることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
12. 前記第２抵抗素子は、前記第１抵抗素子の前記一部以外の部分と同じ階層に配置されていることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
13. 前記第２抵抗素子は、前記第１抵抗素子と異なる階層に配置されていることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
14. 前記第２抵抗素子は蛇行した平面レイアウトに配置され、
    前記第２抵抗素子は、蛇行パターンの折り返し点を挟んで薄膜抵抗層と導電膜層とが交互に配置されたことを特徴とする請求項４〜９のいずれか一つに記載の半導体装置。
15. 前記第１抵抗素子および前記第２抵抗素子は、両端がそれぞれ前記第１半導体領域および前記第２半導体領域に位置すること特徴とする請求項３〜１０、１４のいずれか一つに記載の半導体装置。

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