CN114122006A - 具有包含腔结构的局部绝缘体上半导体区域的晶片 - Google Patents

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Abstract

本发明涉及具有包含腔结构的局部绝缘体上半导体区域的晶片。本公开涉及半导体结构，更具体地涉及具有局部腔结构的晶片及制造方法。一种结构包括具有局部绝缘体上半导体(SOI)区域和体器件区域的体衬底，该局部SOI区域包括体衬底的衬底材料和多个腔结构。

Description

具有包含腔结构的局部绝缘体上半导体区域的晶片
技术领域
本公开涉及半导体结构，更具体地涉及具有局部腔结构的晶片和制造方法。
背景技术
当使用体半导体晶片(bulk semiconductor wafer)形成时，诸如射频开关的器件结构容易受到高电容和主体间(body-to-body)泄漏的影响。为了减轻这些问题，可以使用绝缘体上硅晶片来代替体晶片。绝缘体上硅晶片包括掩埋绝缘体层，该掩埋绝缘体层设置在提供器件结构的有源器件区域的主体与位于该掩埋绝缘体层下方的衬底的主体之间。减轻高电容和主体间泄漏的影响的另一种措施是提供围绕器件结构的有源器件区域的三阱隔离。
发明内容
在本公开的一方面，一种结构包括体衬底，所述体衬底具有局部绝缘体上半导体(SOI)区域和体器件区域，所述局部SOI区域包括所述体衬底的衬底材料和多个腔结构。
在本公开的一方面，一种结构包括：至少一个体器件区域，其包括体衬底材料；以及多个局部绝缘体上半导体(SOI)器件区域，其与所述至少一个体器件区域共面，所述局部SOI器件区域包括所述体衬底材料的上层和在所述体衬底材料内具有不同深度的多个腔结构。
在本公开的一方面，一种方法包括：在体衬底内形成第一深度的非晶区域；在所述体衬底内形成第二深度的非晶区域；去除所述非晶区域以在所述第一深度和所述第二深度处形成腔结构，留下位于所述腔结构上方的所述体衬底的衬底材料；以及用绝缘体材料对所述腔结构加衬里(line)。
附图说明
在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
图1示出了根据本公开的一些方面的除其他特征之外的衬底以及相应的制造工艺。
图2示出了根据本公开的一些方面的除其他特征之外的衬底中的非晶区域以及相应的制造工艺。
图3示出了根据本公开的一些方面的除其他特征之外的衬底中的另外的非晶区域以及相应的制造工艺。
图4示出了根据本公开的一些方面的除其他特征之外的不同器件区域中的沟槽以及相应的制造工艺。
图5示出了根据本公开的一些方面的除其他特征之外的不同器件区域中的腔结构以及相应的制造工艺。
图6示出了根据本公开的一些方面的除其他特征之外的具有被绝缘体材料填充的腔结构的局部绝缘体上半导体(SOI)区域以及相应的制造工艺。
图7示出了根据本公开的一些方面的除其他特征之外的局部SOI区域的重结晶半导体材料以及相应的制造工艺。
图8示出了根据本公开的一些方面的除其他特征之外的体区域和局部SOI区域的重结晶半导体材料上的器件以及相应的制造工艺。
图9示出了根据本公开的另外的方面的结构。
具体实施方式
本公开涉及半导体结构，更具体地涉及具有局部腔结构的晶片及制造方法。更具体地，本公开涉及具有由体晶片(例如Si晶片)形成的腔结构的局部绝缘体上半导体(SOI)区域。有利地，本公开提供了位于同一晶片上的体器件和SOI器件，其中局部SOI区域具有腔结构，这些腔结构针对可变的设计标准具有不同的深度。
在实施例中，具有腔结构的局部SOI区域嵌入在体晶片(例如，Si)内。具有腔结构的局部SOI区域将具有可变的衬底厚度(例如Tsi1、Tsi2等)。局部SOI区域中的衬底的厚度可通过注入能量(例如氩注入能量)来改变。在实施例中，局部SOI区域的掩埋氧化物区域中可以包括腔结构，其中掩埋氧化物也具有可变的厚度。腔结构还可以包括部分地氧化的柱，以用于散热或主体偏置。
晶片还包括体区域，该体区域包括位于具有局部SOI区域的同一晶片上的掩埋多晶区域和/或重结晶区域。以此方式，体晶片(例如体区域)可具有掩埋富陷阱/损伤层。局部SOI区域和体区域针对器件制造共面。例如，在实施例中，体区域可以包括例如位于掩埋多晶材料上方的无源器件；然而，包括具有腔结构的局部SOI区域的晶片的其他区域也可以包括有源器件。
具有腔结构的局部SOI区域可通过本文更详细描述的注入工艺来形成。例如，可以使用通过薄氧化物层注入重物质(species)来形成非晶区域。这在非晶区域上方留下了薄的c-Si层。在浅沟槽隔离(STI)工艺、深沟槽(DT)工艺等过程中通过Si缺陷蚀刻或类似的蚀刻去除非结晶Si区域之后，晶体Si将成为局部SOI区域的上部半导体层。
本公开的结构可以使用多种不同的工具，以多种方式来制造。然而，一般而言，这些方法和工具用于形成尺寸为微米和纳米级的结构。用于制造本公开的结构的方法(即，技术)已经从集成电路(IC)技术中采用。例如，这些结构被构建在晶片上，并且通过在晶片顶部执行光刻工艺而图案化的材料膜中实现。特别地，用于结构的制造使用三个基本构建块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在膜顶部上施加图案化的掩模，以及(iii)对掩模选择性地蚀刻膜。
图1示出了根据本公开的一些方面的除其他特征之外的衬底以及相应的制造工艺。更具体地，图1的结构10示出了衬底12。衬底12是体晶片，其优选地由Si材料组成。但是，在实施例中，衬底12可以由任何合适的体衬底材料组成，例如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V或II/VI化合物半导体。在优选实施例中，衬底12包括任何合适的晶体取向(例如(100)、(110)、(111)或(001)晶体取向)。
仍然参考图1，在衬底12上沉积衬垫(pad)材料(例如氧化物)14。可以使用任何合适的沉积工艺将衬垫氧化物14沉积在衬底12上。例如，可以使用本领域技术人员公知的化学气相沉积(CVD)工艺将衬垫氧化物14沉积在衬底12上，从而不需要进一步的说明。
图2示出了衬底12中的非晶区域20、22以及相应的制造工艺。如下面更详细地描述的，通过一定能量水平的注入工艺，在衬底12内的特定深度Tsi1处的不同的器件区域100、300形成非晶区域20、22。该注入工艺导致衬底12的体材料位于不同器件区域100、300中的非晶区域20、22之上和之下，从而有效地开始形成局部绝缘体上半导体(SOI)区域。
更具体地，在图2中，在衬垫氧化物材料14上方沉积掩模16。掩模16是任何已知的注入掩模，其可以包括光敏材料层(例如有机光致抗蚀剂层)，该光敏材料层通过旋涂工艺施加，然后被预烘烤，暴露于通过光掩模投射的光下，曝光后烘烤，以及利用化学显影剂进行显影。本领域技术人员应当理解，注入掩模16具有足以阻止掩蔽区域接收一定剂量的注入离子的厚度和停止能力。
对掩模16进行图案化以在器件区域100、300中形成开口18。掩模16的图案化可通过本领域技术人员公知的常规光刻和蚀刻方法来形成。例如，在掩模16上方形成的抗蚀剂暴露于能量(光)下以形成图案(开口)。将使用具有选择性化学作用的蚀刻工艺(例如反应离子蚀刻(RIE))来通过抗蚀剂的开口在掩模16中形成一个或多个开口(图案)18。然后可通过常规氧灰化工艺或其他已知的剥离剂去除抗蚀剂。在去除抗蚀剂之后，通过开口18执行注入工艺以在不同的器件区域100、300中形成非晶区域20、22。
仍然参考图2，在图案化之后，通过开口18执行离子注入工艺以形成非晶区域20、22。在实施例中，离子注入工艺包括用于在不同的器件区域100、300中形成非晶区域20、22的氩注入工艺。根据能量水平，非晶区域20、22可以处于不同的深度，例如，非晶区域20、22上方的衬底12可以具有不同的厚度Tsi1。例如，氩注入的能量水平可以为约400Kev，从而产生约50nm的厚度。本领域技术人员应当理解，取决于在不同的器件区域100、200、300中形成的最终器件的期望设计性能，此处也可以构想其他能量水平和所产生的厚度Tsi1。
图3示出了位于衬底12中的器件区域200处的非晶区域24，这些非晶区域通过另一注入工艺形成。在该注入工艺中，位于衬底12中的器件区域200处的非晶区域24将形成在不同的深度，例如，器件区域200中的非晶区域24上方的衬底12的厚度可以是厚度Tsi2。在该实施例中，Tsi2＞Tsi1。例如，利用不同的注入能量(例如300Kev)，可以实现Tsi2(例如100nm)的所得到的厚度。此注入工艺将有效地开始在器件区域200中形成局部绝缘体上半导体(SOI)区域，其尺寸与将在器件区域100中实现的尺寸不同。
更具体地，在图3中，在剥离先前的掩模之后，在衬垫氧化物材料14上方沉积新的注入掩模16a。使用本文已经描述过的本领域技术人员公知的常规光刻和蚀刻方法对掩模16a进行图案化，以在器件区域200中形成开口18。在图案化之后，通过开口18执行氩离子注入工艺，以在器件区域200中在Tsi2深度处形成非晶区域24。还应当理解，通过调节注入工艺的能量水平，也可以调节非晶区域24的尺寸，例如，使非晶区域24大于或小于非晶区域20、22。
在图4中，在剥离掩模16之后，在衬垫材料14上沉积衬垫材料26。在实施例中，衬垫材料26可以是通过常规沉积方法(例如CVD)沉积的衬垫氮化物材料。在沉积衬垫材料26之后，使用本文已经描述的常规光刻和蚀刻工艺在该结构中形成沟槽28a、28b。在实施例中，沟槽28设置在器件区域100、200中，并且延伸到非晶区域20、24中，或者至少暴露非晶区域20、24的顶面。另一方面，沟槽28a设置在器件区域300中并在非晶区域22的侧面上延伸。在实施例中，在沟槽28a的侧壁上保留有c-Si(例如结晶衬底12)的薄片(sliver)。如关于图5所公开的，在衬里(liner)氧化步骤期间，c-Si(例如结晶衬底12)的薄片将被完全氧化。沟槽28a可以用作本文所述的深沟槽隔离特征。
图5示出了除其他特征之外的腔结构30的形成以及相应的制造工艺。在实施例中，腔结构30从沟槽28延伸并且通过去除非晶区域20、24来形成。腔结构30可通过选择性蚀刻工艺(例如缺陷蚀刻工艺)来形成。例如，腔结构30通过使用对非晶区域20、24中的非晶材料(例如缺陷材料)具有选择性的蚀刻化学作用去除非晶区域20、24的材料来形成。该蚀刻工艺可以是例如secco蚀刻工艺；但此处可以构想其他缺陷或非晶材料蚀刻工艺。
使用常规氧化工艺，沟槽28、28和腔结构30用氧化物作衬里(be lined withoxide)。氧化工艺导致形成腔结构30之间的部分或完全氧化的半导体(Si)柱12c。柱12c可具有不同的厚度，对应于不同掩模的图案。而且，柱12c可以基于其各自的厚度而被部分或完全氧化，所述厚度可通过注入工艺来调节。部分或完全氧化的柱12c可提供散热或主体偏置。
图6示出了腔结构30和沟槽28、28a的绝缘体(例如氧化物)填充工艺。氧化物填充工艺将用氧化物(或其他绝缘体材料)34部分地填充腔结构30，同时还形成浅沟槽隔离结构28'和深沟槽隔离结构28a'。在实施例中，由于在沉积工艺期间的夹断现象，腔结构30将不会被绝缘体材料(例如氧化物)完全填充。因此，腔结构30将包括空隙36，从而提供附加的绝缘特性。可以执行诸如化学机械抛光(CMP)工艺的平面化工艺以去除结构表面上的任何过量的绝缘体材料。
在实施例中，通过腔结构30(被绝缘体材料部分地填充)与腔结构30上方的半导体材料12a以及腔结构30下方的体晶片的衬底材料12的组合，在器件区域100、200中形成局部SOI区域。本领域技术人员应当理解，被绝缘体材料部分地填充的腔结构30将形成局部SOI区域的掩埋氧化物(BOX)12b。
另外，如图6所示，例如，局部SOI区域将具有不同厚度(例如Tsi1和Tsi2)的上部半导体材料12a。如本文已经描述的，可变的衬底厚度(例如Tsi1、Tsi2等)是可变的注入能量(例如氩注入能量)的结果。此外，在实施例中，BOX区域12b(例如部分地填充的腔结构30)也可以具有可变的厚度，这取决于注入工艺，例如用于形成非晶区域24的注入的深度。
图7示出了除其他特征之外的局部SOI区域的重结晶半导体材料以及相应的制造工艺。更具体地，如图7所示，通过蚀刻工艺以及随后的快速热退火工艺来去除衬垫材料16、26。在实施例中，蚀刻工艺可以是用于去除衬垫材料16、26的热磷化学作用。衬垫材料的去除将形成用于器件区域100、200、300中的每一者的共面表面。
快速热退火工艺将使器件区域100、200中的局部SOI区域的上部半导体材料12a'重结晶。此外，快速热退火工艺将使器件区域300中的非晶材料22重结晶，从而在体区域(例如器件区域300)中的深沟槽隔离特征28a'之间形成结晶的半导体材料38。在实施例中，快速热退火工艺在若干秒或更短的时间范围内将衬底材料加热到高温度(例如最高到1200℃或更高)。
在图8中，在器件区域100、200、300中形成器件40。器件40可以是通过常规制造工艺形成的任何有源器件，例如晶体管。例如，器件40可通过本领域技术人员公知的先栅极或后栅极工艺形成，使得不需要进一步解释就可以完全理解本公开。器件40包括栅极电介质材料(例如高k材料)以及形成在栅电极材料的侧壁上的侧壁间隔物(spacer)，它们中的每一者都可以使用本文所述的常规CMOS制造结构来实现。使用本领域技术人员公知的常规离子注入工艺或掺杂外延材料工艺在衬底材料内形成源极区和漏极区。
在实施例中，器件区域300中的器件40将被设置在深沟槽隔离结构28a'之间，位于重结晶的半导体材料38之上；然而，取决于期望的器件性能，器件区域100、200中的器件40(包括具有腔结构的局部SOI区域)可以与腔结构30、36或柱12c对准地形成。因此，以此方式，现在可以通过调节SOI技术区域(例如器件区域100、200)中的衬底厚度(例如Tsi1、Tsi2等)，在SOI技术和体技术中形成不同的器件。
图9示出了根据本公开的另外的方面的结构。在图9的结构10a中，示出了另外的器件区域400。该器件区域400包括具有无源器件40a的多晶区域44。
可以在片上系统(SoC)技术中利用这些结构。本领域技术人员应当理解，SoC是将电子系统的所有组件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于组件集成在单个衬底上，因此与具有等效功能的多芯片设计相比，SoC消耗的功率少得多，占用的面积也小得多。因此，SoC正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。SoC也常用于嵌入式系统和物联网。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种结构，其包括体衬底，所述体衬底具有局部绝缘体上半导体(SOI)区域和体器件区域，所述局部SOI区域包括所述体衬底的衬底材料和多个腔结构。
2.根据权利要求1所述的结构，其中所述多个腔结构用绝缘体材料作衬里并且包括空隙。
3.根据权利要求2所述的结构，进一步包括浅沟槽隔离结构，所述浅沟槽隔离结构延伸到所述局部SOI区域中的所述多个腔结构。
4.根据权利要求1所述的结构，其中所述多个腔结构在所述局部SOI区域的不同器件区域中具有不同尺寸。
5.根据权利要求1所述的结构，其中所述腔结构上方的所述衬底材料在所述局部SOI区域的不同器件区域中具有可变的厚度。
6.根据权利要求5所述的结构，其中所述多个腔结构上方的所述衬底材料是晶体Si材料。
7.根据权利要求1所述的结构，其中所述体器件区域包括掩埋富陷阱/损伤层以及位于所述掩埋富陷阱/损伤层之上的器件以及围绕所述掩埋富陷阱/损伤层的深沟槽隔离结构。
8.根据权利要求1所述的结构，其中所述体器件区域包括多晶层和位于所述多晶层上的无源器件。
9.根据权利要求1所述的结构，其中所述体器件区域和所述局部SOI区域是共面的。
10.根据权利要求1所述的结构，还包括位于所述多个腔结构之间的部分氧化的半导体柱。
11.一种结构，包括：
至少一个体器件区域，其包括体衬底材料；以及
多个局部绝缘体上半导体(SOI)器件区域，其与所述至少一个体器件区域共面，所述局部SOI器件区域包括所述体衬底材料的上层和在所述体衬底材料内具有不同深度的多个腔结构。
12.根据权利要求11所述的结构，其中所述体衬底材料的所述上层是晶体Si材料。
13.根据权利要求11所述的结构，其中位于不同器件区域中的所述体衬底材料的所述上层在所述多个腔结构上方具有不同的厚度。
14.根据权利要求11所述的结构，还包括延伸到所述多个腔结构的浅沟槽隔离结构，并且所述多个腔结构用在所述浅沟槽隔离结构中使用的相同绝缘体材料作衬里。
15.根据权利要求11所述的结构，其中位于不同器件区域中的所述多个腔结构具有不同尺寸。
16.根据权利要求11所述的结构，其中所述至少一个体器件区域包括掩埋富陷阱/损伤层以及位于所述掩埋富陷阱/损伤层之上的器件。
17.根据权利要求11所述的结构，其中所述至少一个体器件区域包括多晶层和位于所述多晶层上的无源器件。
18.根据权利要求11所述的结构，还包括位于所述多个腔结构之间的完全氧化的半导体柱和部分氧化的半导体柱中的一者。
19.根据权利要求11所述的结构，还包括位于所述多个局部绝缘体上半导体(SOI)器件区域中且在所述多个腔结构上方的多个器件，以及位于所述至少一个体器件区域中的至少一个器件。
20.一种方法，包括：
在体衬底内形成第一深度的非晶区域；
在所述体衬底内形成第二深度的非晶区域；
去除所述非晶区域以在所述第一深度和所述第二深度处形成腔结构，留下位于所述腔结构上方的所述体衬底的衬底材料；以及
用绝缘体材料对所述腔结构加衬里。
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