DE102021117870A1 - Wafer mit lokalisierten halbleiter-auf-isolator-regionen mit hohlraumstrukturen - Google Patents

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Bruce W. Porth
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Abstract

Die vorliegende Offenbarung betrifft Halbleiterstrukturen und insbesondere einen Wafer mit lokalisierten Hohlraumstrukturen und Herstellungsverfahren. Eine Struktur umfasst ein Bulk-Substrat mit lokalisierten Halbleiter-auf-Isolator (semiconductor on insulator; SOI)-Regionen und Bulk-Vorrichtungsregionen, wobei die lokalisierten SOI-Regionen mehrere Hohlraumstrukturen und Substratmaterial des Bulk-Substrats umfassen.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Offenbarung betrifft Halbleiterstrukturen und insbesondere einen Wafer mit lokalisierten Hohlraumstrukturen und Herstellungsverfahren.
  • HINTERGRUND
  • Vorrichtungsstrukturen, wie etwa Radiofrequenzschalter, sind anfällig für eine hohe Kapazität und Body-zu-Body-Leckage, wenn sie unter Verwendung eines Bulk-Halbleiter-Wafers gebildet werden. Um diese Probleme zu lindern, können Silizium-auf-Isolator-Wafer verwendet werden, um den Bulk-Wafer zu ersetzen. Die Silizium-auf-Isolator-Wafer umfassen eine vergrabene Isolatorschicht, die zwischen dem Body, der eine aktive Vorrichtungsregion der Vorrichtungsstruktur bereitstellt, und dem Body des Substrats unter der vergrabenen Isolatorschicht angeordnet ist. Eine weitere Maßnahme, um die Anfälligkeit für eine hohe Kapazität und Body-zu-Body-Leckage zu verringern, ist es, eine Dreifach-Well-Isolierung bereitzustellen, die die aktive Vorrichtungsregion der Vorrichtungsstruktur umgibt.
  • KURZER ABRISS
  • In einem Aspekt der Offenbarung umfasst eine Struktur ein Bulk-Substrat mit lokalisierten Halbleiter-auf-Isolator (semiconductor on insulator; SOI)-Regionen und Bulk-Vorrichtungsregionen, wobei die lokalisierten SOI-Regionen mehrere Hohlraumstrukturen und Substratmaterial des Bulk-Substrats umfassen.
  • In einem Aspekt der Offenbarung umfasst eine Struktur: wenigstens eine Bulk-Vorrichtungsregion umfassend ein Bulk-Substratmaterial; und eine Vielzahl von lokalisierten Halbleiter-auf-Isolator (SOI)-Vorrichtungsregionen, die koplanar mit der wenigstens einen Bulk-Vorrichtungsregion sind, wobei die lokalisierten SOI-Vorrichtungsregionen mehrere Hohlraumstrukturen, die unterschiedliche Tiefen innerhalb des Bulk-Substratmaterials aufweisen, und eine obere Schicht des Bulk-Substratmaterials umfassen.
  • In einem Aspekt der Offenbarung umfasst ein Verfahren: Bilden amorpher Regionen einer ersten Tiefe innerhalb eines Bulk-Substrats; Bilden amorpher Regionen einer zweiten Tiefe innerhalb des Bulk-Substrats; Entfernen der amorphen Regionen, um Hohlraumstrukturen in der ersten Tiefe und der zweiten Tiefe zu bilden, wobei Substratmaterial des Bulk-Substrats über den Hohlraumstrukturen zurückbleibt; und Auskleiden der Hohlraumstrukturen mit einem Isolatormaterial.
  • Figurenliste
  • Die vorliegende Offenbarung wird in der folgenden detaillierten Beschreibung unter Bezugnahme auf die genannte Vielzahl von Zeichnungen anhand nicht beschränkender Beispiele exemplarischer Ausführungsformen der vorliegenden Offenbarung beschrieben.
    • 1 zeigt ein Substrat, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 2 zeigt amorphe Regionen in dem Substrat, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 3 zeigt zusätzliche amorphe Regionen in dem Substrat, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 4 zeigt Gräben in unterschiedlichen Vorrichtungsregionen, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 5 zeigt Hohlraumstrukturen in unterschiedlichen Vorrichtungsregionen, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 6 zeigt lokalisierte Halbleiter-auf-Isolator (semiconductor on insulator; SOI)-Regionen, wobei die Hohlraumstrukturen mit einem Isolatormaterial gefüllt sind, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 7 zeigt rekristallisiertes Halbleitermaterial der lokalisierten SOI-Regionen, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 8 zeigt Vorrichtungen auf dem rekristallisierten Halbleitermaterial der lokalisierten SOI-Regionen und Bulk-Regionen, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung.
    • 9 zeigt eine Struktur gemäß zusätzlichen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft Halbleiterstrukturen und insbesondere einen Wafer mit lokalisierten Hohlraumstrukturen und Herstellungsverfahren. Insbesondere ist die vorliegende Offenbarung auf lokalisierte Halbleiter-auf-Isolator (semiconductor on insulator; SOI)-Regionen mit Hohlraumstrukturen gerichtet, die von Bulk-Wafern, z.B. Si-Wafern, gebildet sind. Vorteilhafterweise stellt die vorliegende Offenbarung Bulk-Vorrichtungen und SOI-Vorrichtungen auf einem selben Wafer, mit lokalisierten SOI-Regionen mit Hohlraumstrukturen unterschiedlicher Tiefen für variable Design-Kriterien, bereit.
  • In Ausführungsformen sind lokalisierte SOI-Regionen mit Hohlraumstrukturen innerhalb eines Bulk-Wafers, z.B. Si, eingebettet. Die lokalisierten SOI-Regionen mit Hohlraumstrukturen weisen variable Substratdicken (z.B. Tsi1, Tsi2 etc.) auf. Die Dicke des Substrats in den lokalisierten SOI-Regionen kann durch eine Implant-Energie (z.B. Argon-Implant-Energie) variiert werden. In Ausführungsformen kann die vergrabene Oxidregion der lokalisierten SOI-Regionen die Hohlraumstrukturen umfassen, wobei das vergrabene Oxid auch variable Dicken aufweist. Die Hohlraumstrukturen können auch teilweise oxidierte Säulen für eine Wärmedissipation oder ein Body-Biasing umfassen.
  • Der Wafer umfasst auch Bulk-Regionen umfassend eine rekristallisierte Region und/oder eine vergrabene polykristalline Region auf demselben Wafer mit den lokalisierten SOI-Regionen. Auf diese Weise kann der Bulk-Wafer, z.B. Bulk-Regionen, eine vergrabene haftstellenreiche (trap rich)/Beschädigungs-Schicht aufweisen. Die lokalisierten SOI-Regionen und die Bulk-Regionen sind koplanar für eine Vorrichtungsfertigung. Beispielsweise kann in Ausführungsformen die Bulk-Region passive Vorrichtungen, z.B. über dem vergrabenen polykristallinen Material, umfassen; wohingegen andere Regionen des Wafers umfassend die lokalisierten SOI-Regionen mit Hohlraumstrukturen aktive Vorrichtungen umfassen können.
  • Die lokalisierten SOI-Regionen mit Hohlraumstrukturen können durch einen Implantationsprozess, wie hierin detaillierter beschrieben, gebildet werden. Beispielsweise kann eine Implantation einer schweren Spezies durch eine dünne Oxidschicht verwendet werden, um amorphe Regionen zu bilden. Dies hinterlässt eine dünne c-Si-Schicht über der amorphen Region. Nach Entfernen von nicht-kristallinen Si-Regionen durch Si-Defekt-Ätzungen oder ähnliche Ätzungen während Flachgrabenisolations (shallow trench isolation; STI)-Prozessen, Tiefgraben (deep trench; DT)-Prozessen etc. wird kristallines Si die obere Halbleiterschicht für die lokalisierten SOI-Regionen werden.
  • Die Strukturen der vorliegenden Offenbarung können auf mehrere Arten unter Verwendung mehrerer unterschiedlicher Werkzeuge gefertigt werden. Im Allgemeinen werden jedoch die Methodologien und Werkzeuge zum Bilden von Strukturen mit Dimensionen im Mikrometer- und Nanometermaßstab verwendet. Die Methodologien, d.h. Technologien, die eingesetzt werden, um die Strukturen der vorliegenden Offenbarung zu fertigen, wurden aus der Technologie eines integrierten Schaltkreises (integrated circuit; IC) übernommen. Beispielsweise werden die Strukturen auf Wafer gefertigt und in Materialfilmen realisiert, die durch fotolithografische Prozesse auf die Oberseite eines Wafers strukturiert werden. Insbesondere verwendet die Fertigung der Strukturen drei grundlegende Bausteine: (i) Abscheidung von dünnen Materialfilmen auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Oberseite der Filme durch fotolithografische Bildgebung, und (iii) Ätzen des Films selektiv bezüglich der Maske.
  • 1 zeigt ein Substrat, neben anderen Merkmalen, und jeweilige Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. Insbesondere zeigt die Struktur 10 von 1 ein Substrat 12. Das Substrat 12 ist ein Bulk-Wafer, der vorzugsweise aus Si-Material zusammengesetzt ist. In Ausführungsformen kann das Substrat 12 jedoch aus irgendeinem geeigneten Bulk-Substratmaterial, z.B. Si, SiGe, SiGeC, SiC, GaAs, InAs, InP und anderen III/V- or II/VI-Verbindungshalbleitern, zusammengesetzt sein. In bevorzugten Ausführungsformen umfasst das Substrat 12 irgendeine geeignete kristallographische Orientierung (z.B. eine kristallographische (100)-, (110)-, (111)- oder (001)-Orientierung).
  • Noch unter Bezugnahme auf 1 wird ein Pad-Material (z.B. ein Oxid) 14 auf dem Substrat 12 abgeschieden. Das Pad-Oxid 14 kann auf dem Substrat 12 unter Verwenden irgendeines geeigneten Abscheidungsprozesses abgeschieden werden. Beispielsweise kann das Pad-Oxid 14 auf dem Substrat 12 unter Verwenden eines chemischen Dampfabscheidungs (chemical vapor deposition; CVD)-Prozesses abgeschieden werden, wie den Fachleuten bekannt ist, so dass keine weitere Erklärung erforderlich ist.
  • 2 zeigt amorphe Regionen 20, 22 in dem Substrat 12 und jeweilige Fertigungsprozesse. Wie nachstehend detaillierter beschrieben, werden die amorphen Regionen 20, 22 in unterschiedlichen Vorrichtungsregionen 100, 300 in einer bestimmten Tiefe Tsi1 innerhalb des Substrats 12 durch einen Implantationsprozess auf einem bestimmten Energieniveau gebildet. Dieser Implantationsprozess resultiert darin, dass das Bulk-Material des Substrats 12 über und unter den amorphen Regionen 20, 22 in den unterschiedlichen Vorrichtungsregionen 100, 300 ist, wobei effektiv die Bildung der lokalisierten Halbleiter-auf-Isolator (SOI)-Regionen beginnt.
  • Insbesondere wird in 2 eine Maske 16 über dem Pad-Oxid-Material 14 abgeschieden. Die Maske 16 ist irgendeine bekannte Implantationsmaske, die eine Schicht eines lichtempfindlichen Materials, wie etwa eines organischen Photoresists, umfassen kann, der durch einen Spin-Coating-Prozess aufgebracht, vorgebacken, einem durch eine Fotomaske projizierten Licht ausgesetzt, nach der Belichtung gebacken, und mit einem chemischen Entwickler entwickelt wurde. Wie den Fachleuten klar sein sollte, weist die Implantationsmaske 16 eine Dicke und eine Stoppkraft auf, die ausreichend ist, um maskierte Bereiche gegen ein Empfangen einer Dosis der implantierten Ionen zu blockieren.
  • Die Maske 16 wird strukturiert, um Öffnungen 18 in Vorrichtungsregionen 100, 300 zu bilden. Das Strukturieren der Maske 16 kann durch konventionelle Lithografie- und Ätzverfahren gebildet werden, die den Fachleuten bekannt sind. Beispielsweise wird ein über der Maske 16 gebildetes Resist einer Energie (Licht) ausgesetzt, um eine Struktur (Öffnung) zu bilden. Ein Ätzprozess mit einer selektiven Chemie, z.B. reaktives Ionenätzen (reactive ion etching; RIE), wird verwendet, um eine oder mehrere Öffnungen (Strukturen) 18 in der Maske 16 durch die Öffnungen des Resists zu bilden. Das Resist kann dann durch einen konventionellen Sauerstoffveraschungsprozess oder andere bekannte Strippmittel entfernt werden. Folgend auf die Resistentfernung wird ein Implant-Prozess durch die Öffnungen 18 durchgeführt, um amorphe Regionen 20, 22 in unterschiedlichen Vorrichtungsregionen 100, 300 zu bilden.
  • Noch unter Bezugnahme auf 2 wird, folgend auf das Strukturieren, ein Ionen-Implantationsprozess durch die Öffnungen 18 durchgeführt, um die amorphen Regionen 20, 22 zu bilden. In Ausführungsformen umfasst der Ionen-Implantationsprozess einen Argon-Implantationsprozess, um die amorphen Regionen 20, 22 in den unterschiedlichen Vorrichtungsregionen 100, 300 zu bilden. Abhängig von dem Energieniveau können die amorphen Regionen 20, 22 in unterschiedlichen Tiefen sein, z.B. kann das Substrat 12 über den amorphen Regionen 20, 22 unterschiedliche Dicken Tsi1 aufweisen. Beispielsweise kann das Energieniveau der Argon-Implantation etwa 400 keV sein, was in einer Dicke von etwa 50 nm resultiert. Es sollte den Fachleuten klar sein, dass, abhängig von den gewünschten Design-Performances der resultierenden Vorrichtungen, die in den unterschiedlichen Vorrichtungsregionen 100, 200, 300 gebildet sind, hierin andere Energieniveaus und resultierende Dicken Tsi1 in Betracht gezogen werden.
  • 3 zeigt amorphe Regionen 24 in dem Substrat 12 in der Vorrichtungsregion 200, die durch einen anderen Implantationsprozess gebildet wurden. In diesem Implantationsprozess werden die amorphen Regionen 24 in dem Substrat 12 in der Vorrichtungsregion 200 in einer unterschiedlichen Tiefe gebildet, z.B. kann das Substrat 12 über den amorphen Regionen 24 in der Vorrichtungsregion 200 Dicken Tsi2 aufweisen. In dieser Ausführungsform ist Tsi2 > Tsi1. Beispielsweise kann mit einer unterschiedlichen Implantationsenergie, z.B. 300 Kev, eine resultierende Dicke von Tsi2, z.B. 100 nm, erreicht werden. Dieser Implantationsprozess beginnt effektiv die Bildung der lokalisierten Halbleiter-auf-Isolator (SOI)-Region in der Vorrichtungsregion 200, mit unterschiedlichen Dimensionen, als in der Vorrichtungsregion 100 erreicht werden.
  • Insbesondere wird in 3, folgend auf das Strippen der vorherigen Maske, eine neue Implantationsmaske 16a über dem Pad-Oxid-Material 14 abgeschieden. Unter Verwenden konventioneller Lithografie- und Ätzverfahren, die den Fachleuten bekannt sind und wie bereits hierin beschrieben, wird die Maske 16a strukturiert, um Öffnungen 18 in der Vorrichtungsregion 200 zu bilden. Folgend auf das Strukturieren wird ein Argon-Ionen-Implantationsprozess durch die Öffnungen 18 durchgeführt, um die amorphen Regionen 24 in den Vorrichtungsregionen 200 in einer Tiefe von Tsi2 zu bilden. Es sollte auch klar sein, dass es durch Modulieren des Energieniveaus des Implantationsprozesses auch möglich ist, die Dimensionen der amorphen Regionen 24 zu modulieren, z.B. die amorphen Regionen 24 größer oder kleiner als die amorphen Regionen 20, 22 zu machen.
  • In 4 wird, folgend auf das Strippen der Maske 16, ein Pad-Material 26 über dem Pad-Material 14 abgeschieden. In Ausführungsformen kann das Pad-Material 26 ein Pad-Nitrid-Material sein, das durch konventionelle Abscheidungsverfahren, z.B. CVD, abgeschieden wird. Folgend auf die Abscheidung des Pad-Materials 26 wird die Struktur unter Verwenden konventioneller Lithografie- und Ätzprozesse, wie bereits hierin beschrieben, einer Grabenbildung 28a, 28b unterzogen. In Ausführungsformen werden die Gräben 28 in den Vorrichtungsregionen 100, 200 vorgesehen und erstrecken sich in die oder exponieren wenigstens eine obere Oberfläche der amorphen Regionen 20, 24. Andererseits werden die Gräben 28a in der Vorrichtungsregion 300 vorgesehen und erstrecken sich an Seiten der amorphen Regionen 22. In Ausführungsformen verbleibt ein hauchdünner Abschnitt (sliver) von c-Si, z.B. des kristallisierten Substrats 12, auf den Seitenwänden der Gräben 28a. Der hauchdünne Abschnitt aus c-Si, z.B. des kristallisierten Substrats 12, wird während des Liner-Oxidationsschritts, wie in Bezug auf 5 offenbart, vollständig oxidiert. Die Gräben 28a können als Tiefgrabenisolationsmerkmale, wie hierin beschrieben, verwendet werden.
  • 5 zeigt die Bildung von Hohlraumstrukturen 30, neben anderen Merkmalen, und jeweilige Fertigungsprozesse. In Ausführungsformen erstrecken sich die Hohlraumstrukturen 30 von den Gräben 28 und werden durch Entfernen der amorphen Regionen 20, 24 gebildet. Die Hohlraumstrukturen 30 können durch einen selektiven Ätzprozess, z.B. Defekt-Ätz-Prozess, gebildet werden. Beispielsweise werden die Hohlraumstrukturen 30 durch die Entfernung des Materials der amorphen Regionen 20, 24 unter Verwenden einer Ätzchemie gebildet, die selektiv bezüglich des amorphen Materials (z.B. defekten Materials) in den amorphen Regionen 20, 24 ist. Dieser Ätzprozess kann z.B. ein Secco-Ätzprozess sein; obwohl andere Ätzprozesse für Defekte oder amorphes Material hierin in Betracht gezogen werden.
  • Die Gräben 28, 28a und Hohlraumstrukturen 30 werden, unter Verwenden eines konventionellen Oxidationsprozesses, mit einem Oxid ausgekleidet. Der Oxidationsprozess resultiert in teilweise oder vollständig oxidierten Halbleiter (Si)-Säulen 12c zwischen den Hohlraumstrukturen 30. Die Säulen 12c können eine unterschiedliche Dicke aufweisen, die den Strukturen der unterschiedlichen Masken entspricht. Auch können die Säulen 12c basierend auf ihren jeweiligen Dicken, die durch den Implantationsprozess moduliert werden können, teilweise oder vollständig oxidiert werden. Die teilweise oder vollständig oxidierten Säulen 12c können eine Wärmedissipation oder ein Body-Biasing bereitstellen.
  • 6 zeigt einen Isolator (z.B. ein Oxid)-Füll-Prozess der Hohlraumstrukturen 30 und Gräben 28, 28a. Der Oxid-Füll-Prozess füllt die Hohlraumstrukturen 30 teilweise mit einem Oxid (oder einem anderen Isolatormaterial) 34, während er auch Flachgrabenisolationsstrukturen 28' und Tiefgrabenisolationsstrukturen 28a' bildet. In Ausführungsformen werden die Hohlraumstrukturen 30 aufgrund eines Abschnür (pinch-off)-Phänomens während des Abscheidungsprozesses nicht vollständig mit dem Isolatormaterial, z.B. einem Oxid, gefüllt. Demgemäß umfassen die Hohlraumstrukturen 30 einen Luftspalt 36, der zusätzliche isolierende Eigenschaften bereitstellt. Ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polier (chemical mechanical polishing; CMP)-Prozess kann durchgeführt werden, um jegliches überschüssige Isolatormaterial auf der Oberfläche der Struktur zu entfernen.
  • In Ausführungsformen werden lokalisierte SOI-Regionen in den Vorrichtungsregionen 100, 200 durch die Kombination der Hohlraumstrukturen 30 (teilweise mit dem Isolatormaterial gefüllt) mit Halbleitermaterial 12a über den Hohlraumstrukturen 30 und dem Substratmaterial 12 des Bulk-Wafers unter den Hohlraumstrukturen 30 gebildet. Wie den Fachleuten klar sein sollte, bilden die Hohlraumstrukturen 30, die teilweise mit dem Isolatormaterial gefüllt sind, das vergrabene Oxid (buried oxide; BOX) 12b der lokalisierten SOI-Regionen.
  • Auch haben, wie in 6 gesehen, beispielsweise die lokalisierten SOI-Regionen unterschiedliche Dicken des oberen Halbleitermaterials 12a, z.B. Tsi1 und Tsi2. Wie bereits hierin beschrieben, sind die variablen Substratdicken (z.B. Tsi1, Tsi2 etc.) das Resultat der variierten Implant-Energie (z.B. Argon-Implant-Energie). Außerdem kann in Ausführungsformen abhängig von den Implantationsprozessen, z.B. der Tiefe des Implants, das verwendet wurde, um die amorphen Regionen 24 zu bilden, die BOX-Region 12b (z.B. teilweise gefüllte Hohlraumstrukturen 30) auch variable Dicken aufweisen.
  • 7 zeigt rekristallisiertes Halbleitermaterial der lokalisierten SOI-Regionen, neben anderen Merkmalen, und jeweilige Fertigungsprozesse. Insbesondere, wie in 7 gezeigt, werden die Pad-Materialien 16, 26 durch einen Ätzprozess entfernt, gefolgt von einem schnellen thermischen Ausheil (rapid thermal anneal)-Prozess. In Ausführungsformen kann der Ätzprozess eine heiße phosphorhaltive Chemie sein, die verwendet wird, um die Pad-Materialien 16, 26 zu entfernen. Die Entfernung der Pad-Materialien resultiert in einer koplanaren Oberfläche für jede der Vorrichtungsregionen 100, 200, 300.
  • Ein schneller thermischer Ausheilprozess rekristallisiert das obere Halbleitermaterial 12a' der lokalisierten SOI-Regionen in den Vorrichtungsregionen 100, 200. Zusätzlich rekristallisiert der schnelle thermische Ausheilprozess das amorphe Material 22 in der Vorrichtungsregion 300, wobei er kristallisiertes Halbleitermaterial 38 zwischen den Tiefgrabenisolationsmerkmalen 28a' in der Bulk-Region (z.B. Vorrichtungsregion 300) bildet. In Ausführungsformen erwärmt der schnelle thermische Ausheilprozess das Substratmaterial auf hohe Temperaturen (z.B. bis zu 1200 °C oder höher) in einem zeitlichen Maßstab von einigen Sekunden oder weniger.
  • In 8 werden Vorrichtungen 40 in den Vorrichtungsregionen 100, 200, 300 gebildet. The Vorrichtungen 40 können irgendwelche aktiven Vorrichtungen, z.B. Transistoren, sein, die durch konventionelle Fertigungsprozesse gebildet wurden. Beispielsweise können die Vorrichtungen 40 durch Gate-First- oder Gate-Last-Prozesse gebildet werden, wie den Fachleuten bekannt, so dass keine weitere Erklärung für ein vollständiges Verstehen der vorliegenden Offenbarung erforderlich ist. Die Vorrichtungen 40 umfassen ein Gate-Dielektrikums-Material, z.B. High-k-Materialien, und Seitenwand-Spacer, die auf den Seitenwänden von Gate-Elektroden-Material gebildet sind, von denen jedes/jeder unter Verwenden konventioneller CMOS (complementary-metal-oxide-semiconductor; Komplementär-Metall-Oxid-Halbleiter)-Fertigungsstrukturen, wie hierin beschrieben, implementiert werden kann. Source- und Drain-Regionen werden innerhalb des Substratmaterials unter Verwenden konventioneller Ionen-Implantationsprozesse oder Prozesse mit dotiertem epitaktischen Material gebildet, wie den Fachleuten bekannt ist.
  • In Ausführungsformen wird die Vorrichtung 40 in der Vorrichtungsregion 300 zwischen den Tiefgrabenisolationstrukturen 28a', über dem rekristallisierten Halbleitermaterial 38, vorgesehen; wohingegen die Vorrichtungen 40 in den Vorrichtungsregionen 100, 200 (mit den lokalisierten SOI-Regionen mit Hohlraumstrukturen), abhängig von der gewünschten Vorrichtungs-Performance, in fluchtender Ausrichtung mit entweder den Hohlraumstrukturen 30, 36 oder den Säulen 12c gebildet werden können. Demgemäß und auf diese Weise ist es nun möglich, unterschiedliche Vorrichtungen sowohl in SOI-Technologien als auch Bulk-Technologien, mit einer Modulation der Substratdicke, z.B. Tsi1, Tsi2 etc., in den SOI-Technologie-Regionen, z.B. Vorrichtungsregionen 100, 200, zu bilden.
  • 9 zeigt eine Struktur gemäß zusätzlichen Aspekten der vorliegenden Offenbarung. In der Struktur 10a von 9 ist eine zusätzliche Vorrichtungsregion 400 gezeigt. Diese Vorrichtungsregion 400 umfasst eine Poly-Region 44 mit einer passiven Vorrichtung 40a.
  • Die Strukturen können in einer System-auf-Chip (system on chip; SoC)-Technologie verwendet werden. Es sollte für die Fachleute klar sein, dass SoC ein integrierter Schaltkreis (auch bekannt als ein „Chip“) ist, der alle Komponenten eines elektronischen Systems auf einem einzelnen Chip oder Substrat integriert. Da die Komponenten auf einem einzelnen Substrat integriert sind, verbrauchen SoCs viel weniger Energie und nehmen viel weniger Raum ein als Multi-Chip-Designs mit äquivalenter Funktionalität. Aus diesem Grund werden SoCs die dominante Kraft in Mobile-Computing (wie etwa in Smartphones)- und Edge-Computing-Märkten. SoC wird auch üblicherweise in eingebetteten Systemen und im Internet of Things verwendet.
  • Das(Die) oben beschriebene(n) Verfahren wird(werden) bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (das heißt, als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchipbaugruppe (wie etwa ein Kunststoffträger, mit Leitern, die an einem Motherboard oder einem anderen Träger eines höheren Levels befestigt werden) oder in einer Multichip-Baugruppe montiert (wie etwa ein keramischer Träger, der einen oder beide Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen aufweist). In jedem Fall ist der Chip dann mit anderen Chips, diskreten Schaltelementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder (a) einem Zwischenprodukt, wie einem Motherboard, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das Chips mit integriertem Schaltkreis umfasst, und von Spielzeugen und anderen Low-End-Anwendungen bis zu fortgeschrittenen Computerprodukten reicht, die ein Display, ein Keyboard oder eine andere Eingabevorrichtung, und einen zentralen Prozessor aufweisen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Offenbarung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur umfassend ein Bulk-Substrat mit lokalisierten Halbleiter-auf-Isolator (semiconductor on insulator; SOI)-Regionen und Bulk-Vorrichtungsregionen, wobei die lokalisierten SOI-Regionen mehrere Hohlraumstrukturen und Substratmaterial des Bulk-Substrats umfassen.
  2. Struktur nach Anspruch 1, wobei die mehreren Hohlraumstrukturen mit einem Isolatormaterial ausgekleidet sind und einen Luftspalt umfassen.
  3. Struktur nach einem der Ansprüche 1 oder 2, ferner umfassend Flachgrabenisolationstrukturen, die sich zu den mehreren Hohlraumstrukturen in den lokalisierten SOI-Regionen erstrecken.
  4. Struktur nach einem der Ansprüche 1 bis 3, wobei die mehreren Hohlraumstrukturen in unterschiedlichen Vorrichtungsregionen der lokalisierten SOI-Regionen unterschiedliche Dimensionen aufweisen.
  5. Struktur nach einem der Ansprüche 1 bis 4, wobei das Substratmaterial über den Hohlraumstrukturen in unterschiedlichen Vorrichtungsregionen der lokalisierten SOI-Regionen variable Dicken aufweist.
  6. Struktur nach Anspruch 5, wobei das Substratmaterial über den mehreren Hohlraumstrukturen kristallines Si-Material ist.
  7. Struktur nach einem der Ansprüche 1 bis 6, wobei die Bulk-Vorrichtungsregionen eine vergrabene haftstellenreiche (trap rich)/Beschädigungs-Schicht und eine Vorrichtung über der vergrabenen haftstellenreichen/Beschädigungs-Schicht umfassen, und Tiefgrabenisolationstrukturen die vergrabene haftstellenreiche/Beschädigungs-Schicht umgeben.
  8. Struktur nach einem der Ansprüche 1 bis 7, wobei die Bulk-Vorrichtungsregionen eine polykristalline Schicht und eine passive Vorrichtung auf der polykristallinen Schicht umfassen.
  9. Struktur nach einem der Ansprüche 1 bis 8, wobei die Bulk-Vorrichtungsregionen und die lokalisierten SOI-Regionen koplanar sind.
  10. Struktur nach einem der Ansprüche 1 bis 9, ferner umfassend teilweise oxidierte Halbleitersäulen zwischen den mehreren Hohlraumstrukturen.
  11. Struktur umfassend: wenigstens eine Bulk-Vorrichtungsregion umfassend ein Bulk-Substratmaterial; und eine Vielzahl von lokalisierten Halbleiter-auf-Isolator (SOI)-Vorrichtungsregionen, die koplanar mit der wenigstens einen Bulk-Vorrichtungsregion sind, wobei die lokalisierten SOI-Vorrichtungsregionen mehrere Hohlraumstrukturen, die unterschiedliche Tiefen innerhalb des Bulk-Substratmaterials aufweisen, und eine obere Schicht des Bulk-Substratmaterials umfassen.
  12. Struktur nach Anspruch 11, wobei die obere Schicht des Bulk-Substratmaterials kristallines Si-Material ist.
  13. Struktur nach einem der Ansprüche 11 oder 12, wobei die obere Schicht des Bulk-Substratmaterials, die sich in unterschiedlichen Vorrichtungsregionen befindet, unterschiedliche Dicken über den mehreren Hohlraumstrukturen aufweist.
  14. Struktur nach einem der Ansprüche 11 bis 13, ferner umfassend Flachgrabenisolationstrukturen, die sich zu den mehreren Hohlraumstrukturen erstrecken, wobei die mehreren Hohlraumstrukturen mit dem gleichen Isolatormaterial ausgekleidet sind, das in den Flachgrabenisolation Strukturen verwendet wird.
  15. Struktur nach einem der Ansprüche 11 bis 14, wobei die mehreren Hohlraumstrukturen, die sich in unterschiedlichen Vorrichtungsregionen befinden, unterschiedliche Dimensionen aufweisen.
  16. Struktur nach einem der Ansprüche 11 bis 15, wobei die wenigstens eine Bulk-Vorrichtungsregion eine vergrabene haftstellenreiche/Beschädigungs-Schicht und eine Vorrichtung über der vergrabenen haftstellenreichen/Beschädigungs-Schicht umfasst.
  17. Struktur nach einem der Ansprüche 11 bis 16, wobei die wenigstens eine Bulk-Vorrichtungsregion eine polykristalline Schicht und eine passive Vorrichtung auf der polykristallinen Schicht umfasst.
  18. Struktur nach einem der Ansprüche 11 bis 17, ferner umfassend eine von vollständig und teilweise oxidierten Halbleitersäulen zwischen den mehreren Hohlraumstrukturen.
  19. Struktur nach einem der Ansprüche 11 bis 18, ferner umfassend eine Vielzahl von Vorrichtungen in der Vielzahl von lokalisierten Halbleiter-auf-Isolator (SOI)-Vorrichtungsregionen, über den mehreren Hohlraumstrukturen, und wenigstens eine Vorrichtung in der wenigstens einen Bulk-Vorrichtungsregion.
  20. Verfahren umfassend: Bilden amorpher Regionen einer ersten Tiefe innerhalb eines Bulk-Substrats; Bilden amorpher Regionen einer zweiten Tiefe innerhalb des Bulk-Substrats; Entfernen der amorphen Regionen, um Hohlraumstrukturen in der ersten Tiefe und der zweiten Tiefe zu bilden, wobei Substratmaterial des Bulk-Substrats über den Hohlraumstrukturen zurückbleibt; und Auskleiden der Hohlraumstrukturen mit Isolatormaterial.
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