DE102017124127A1 - FinFET-Vorrichtung mit unterschiedlichen Linern für PFET und NFET sowie Verfahren zu ihrem Herstellen - Google Patents

FinFET-Vorrichtung mit unterschiedlichen Linern für PFET und NFET sowie Verfahren zu ihrem Herstellen Download PDF

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Ming-Lung Cheng
Yen-Chun Lin
Da-Wen Lin
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Abstract

Eine Halbleitervorrichtung weist einen p-Typ-Feldeffekttransistor (PFET) und einen NFET auf. Der PFET weist eine N-Wanne auf, die in einem Substrat angeordnet ist, eine erste Finnenstruktur, die über der N-Wanne angeordnet ist, eine erste Linerschicht, die über der N-Wanne angeordnet ist, und eine zweite Linerschicht, die über der ersten Linerschicht angeordnet ist. Die erste Linerschicht und die zweite Linerschicht weisen unterschiedliche Materialien auf. Der NFET weist eine P-Wanne auf, die in dem Substrat angeordnet ist, eine zweite Finnenstruktur, die über der P-Wanne angeordnet ist, eine dritte Linerschicht, die über der P-Wanne angeordnet ist. Die dritte Linerschicht und die zweite Linerschicht weisen dieselben Materialien auf.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht Priorität gegenüber der vorläufigen U.S.-Anmeldung Nr. 62/490 839 , eingereicht am 27. April 2017, die durch Verweis vollständig aufgenommen wird.
  • STAND DER TECHNIK
  • Die Halbleiterindustrie ist bei der Erforschung höherer Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten zu Nanometertechnologie-Prozessknoten fortgeschritten. Im Laufe dieses Fortschreitens haben Herausforderungen sowohl für die Fertigung als auch Designprobleme in der Entwicklung dreidimensionaler Designs, wie finnenähnlichen Feldeffekttransistor- (FinFET)-Vorrichtungen, resultiert. Eine typische FinFET-Vorrichtung wird mit einer dünnen „Finne“ (oder finnenähnlichen Struktur), die sich aus einem Substrat erstreckt, gefertigt. Die Finne weist gewöhnlich Silizium auf und bildet den Körper der Transistorvorrichtung. Der Kanal des Transistors wird in dieser vertikalen Finne gebildet. Ein Gate wird über der Finne (zum Beispiel um sie gelegt) bereitgestellt. Dieser Typ von Gate erlaubt umfassendere Kontrolle über den Kanal. Andere Vorteile von FinFET-Vorrichtungen weisen verringerten Short-Channel-Effekt und höheren Stromfluss auf.
  • Herkömmliche FinFET-Vorrichtungen können jedoch immer noch einige Nachteile aufweisen. Zum Beispiel wurden die seichten Grabenisolations- (Shallow Trench Isolation - STI)-Liner nicht für herkömmliche FinFET-Vorrichtungen konfiguriert, um die Leistung der FinFET-Vorrichtungen zu optimieren.
  • Obwohl existierende FinFET-Vorrichtungen und ihre Fertigung im Allgemeinen für ihren beabsichtigten Zweck geeignet waren, waren sie folglich nicht in allen Aspekten vollständig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung versteht man am besten aus der Lektüre der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind und allein zu Veranschaulichungszwecken verwendet werden. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1 ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung.
    • Die 2 bis 17 sind Querschnitt-Seitenansichten einer FinFET-Vorrichtung in unterschiedlichen Stadien ihrer Fertigung gemäß diversen Ausführungsformen der vorliegenden Offenbarung.
    • 18 ist ein Ablaufdiagramm eines Verfahrens zum Fertigen einer FinFET-Vorrichtung in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Man muss verstehen, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung offenbart. Spezifische Beispiele von Bauteilen und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor. Diverse Merkmale können darüber können willkürlich in unterschiedlichen Maßstäben im Sinne der Einfachheit und Klarheit gezeichnet sein.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Falls die Vorrichtung in den Figuren zum Beispiel umgedreht wird, befänden sich Elemente, die als „unter“ oder „unterhalb“ anderer Elemente oder Merkmale beschrieben sind, „oberhalb“ der anderen Elemente oder Merkmale ausgerichtet. Der beispielhafte Begriff „unter“ kann daher sowohl eine Ausrichtung von oben als auch unten einschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Die vorliegende Offenbarung betrifft, ohne darauf beschränkt zu sein, eine finnenähnliche Feldeffekttransistor (FinFET)-Vorrichtung. Die FinFET-Vorrichtung kann zum Beispiel eine komplementäre Metall-Oxid-Halbleiter (CMOS)-Vorrichtung sein, die eine p-Typ-Metall-Oxid-Halbleiter-FinFET-Vorrichtung und eine n-Typ-Metall-Oxid-Halbleiter-FinFET-Vorrichtung aufweist. Die folgende Offenbarung setzt mit einem oder mehreren FinFET-Beispielen fort, um diverse Ausführungsformen der vorliegenden Offenbarung zu veranschaulichen. Es ist jedoch klar, dass die Anmeldung nicht auf einen besonderen Vorrichtungstyp beschränkt sein soll, außer wenn dies spezifisch beansprucht wird.
  • Das Verwenden von FinFET-Vorrichtungen wurde in der Halbleiterindustrie zunehmend beliebt. Unter Bezugnahme auf 1, ist eine perspektivische Ansicht einer beispielhaften FinFET-Vorrichtung 50 veranschaulicht. Die FinFET-Vorrichtung 50 ist ein nicht planarer Multi-Gate-Transistor, der über einem Substrat (wie einem Massensubstrat) aufgebaut ist. Eine dünne siliziumhaltige „finnenähnliche“ Struktur (unten eine „Finne“ genannt) bildet den Körper der FinFET-Vorrichtung 50. Die Finne erstreckt sich entlang einer X-Richtung, die in 1 gezeigt ist. Die Finne hat eine Finnenbreite Wfin entlang einer Y-Richtung, die zu der X-Richtung orthogonal ist, gemessen. Ein Gate 60 der FinFET-Vorrichtung 50 legt sich um diese Finne, zum Beispiel um die obere Fläche und die entgegengesetzten Seitenwandflächen der Finne. Ein Abschnitt des Gate 60 liegt daher über der Finne in eine Z-Richtung, die sowohl zu der X-Richtung als auch zu der Y-Richtung orthogonal ist.
  • LG bezeichnet eine Länge (oder Breite, in Abhängigkeit von der Perspektive) des Gates 60 in die X-Richtung gemessen. Das Gate 60 kann ein Gateelektrodenbauteil 60A und ein dielektrisches Gate-Bauteil 60B aufweisen. Das Gate-Dielektrikum 60B hat in der Y-Richtung gemessen eine Stärke tox. Ein Abschnitt des Gates 60 befindet sich über einer dielektrischen Isolationsstruktur, wie einer seichten Grabenisolation (STI). Eine Source 70 und ein Drain 80 der FinFET-Vorrichtung 50 sind in Erweiterungen der Finne auf entgegengesetzten Seiten des Gates 60 gebildet. Ein Abschnitt der Finne, der um das Gate 60 gelegt ist, dient als ein Kanal der FinFET-Vorrichtung 50. Die effektive Kanallänge der FinFET-Vorrichtung 50 wird von den Maßen der Finne bestimmt.
  • FinFET-Vorrichtungen bieten mehrere Vorteile im Vergleich zu herkömmlichen Metall-Oxid-Halbleiter-Feldeffekttransistor (Metal-Oxide Semiconductor Field Effect Transistor - MOSFET)-Vorrichtungen (auch planare Transistorvorrichtungen genannt). Diese Vorteile können besseren Chip-Flächennutzungsgrad, verbesserte Ladungsträgermobilität und Fertigungsverarbeitung, die mit der Fertigungsverarbeitung planarer Vorrichtungen kompatibel ist, aufweisen. FinFET-Vorrichtungen sind auch mit einem High-k-Metallgate (High-k-Metal Gate - HKMG)-Prozessfluss kompatibel. FinFET-Vorrichtungen können daher als HKMG-Vorrichtungen umgesetzt werden, bei welchen Gates jeweils ein High-k-Gate-Dielektrikum und eine Metallgateelektrode haben. Für die oben besprochenen Vorteile kann es wünschenswert sein, einen integrierten Schaltungs- (IC)-Chip unter Verwenden von FinFET-Vorrichtungen für einen Abschnitt oder den gesamten IC-Chip zu konzipieren.
  • Herkömmliche FinFET-Fertigungsverfahren können jedoch immer noch Nachteile haben. Herkömmliche FinFET-Fertigung kann zum Beispiel denselben Typ von Shallow Trench Isolation-(STI)-Linermaterial sowohl für NFETs als auch für PFETs haben. Dieser Ansatz optimiert die Leistung von FinFET-Transistoren nicht. Um die Leistung von FinFET-Vorrichtungen zu verbessern, verwendet die vorliegende Offenbarung einen Doppel-STI-Liner-Ansatz, um gleichzeitig die Leistung sowohl von NFETs als auch von PFETs zu verbessern, wie unten unter Bezugnahme auf die 2 bis 18 ausführlicher besprochen.
  • Die 2 bis 17 sind schematische bruchteilhafte Querschnitt-Seitenansichten einer FinFET-Vorrichtung 100 in diversen Fertigungsstadien. Unter Bezugnahme auf 2, weist die FinFET-Vorrichtung 100 eine N-Wanne 110 und eine P-Wanne 120, die jeweils in einem Substrat gebildet sind, auf. Das Substrat kann ein Halbleitersubstrat sein, zum Beispiel ein Siliziumsubstrat. Die N-Wanne 110 und die P-Wanne 120 können unter Verwenden eines oder mehrerer Ionenimplantationsprozesse gebildet werden und werden unterschiedlich dotiert, um unterschiedliche Leitfähigkeitstypen zu haben. Die Dotierionen können bei einigen Ausführungsformen ein n-Typ-Material aufweisen, zum Beispiel Arsen (As) oder Phosphor (P), oder sie können bei einigen anderen Ausführungsformen ein p-Typ-Material wie Bor (B) aufweisen, je nachdem, ob ein NFET oder ein PFET benötigt wird.
  • Eine Halbleiterschicht 130 wird über der N-Wanne 110 und über der P-Wanne 120 gebildet. Bei einigen Ausführungsformen weist die Halbleiterschicht 130 Silizium auf. Das Siliziummaterial der Halbleiterschicht 130 kann über der N-Wanne 110 und der P-Wanne 120 unter Verwenden eines epitaktischen Wachstumsprozesses aufgewachsen werden. Die Halbleiterschicht 130 wird bis zu einer Stärke 140 aufgewachsen. Bei einigen Ausführungsformen liegt die Stärke 140 in einem Bereich zwischen etwa 30 Nanometer (nm) und etwa 70 nm. Ein Abschnitt der Halbleiterschicht 130 (nach dem Strukturierungsprozess) dient als die Finne für den NFET (auch NMOS genannt) der FinFET-Vorrichtung 100, wie unten ausführlicher besprochen wird.
  • Unter Bezugnahme auf 3, wird eine dielektrische Schicht 150 über der Halbleiterschicht 130 gebildet. Bei einigen Ausführungsformen weist die dielektrische Schicht 150 ein Oxidmaterial, zum Beispiel Siliziumoxid, auf. Die dielektrische Schicht 150 kann unter Verwenden eines Abscheidungsprozesses wie chemischer Gasphasenabscheidung (Chemical Vapor Deposition - CVD), physischer Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD) oder Kombinationen dieser gebildet werden. Die dielektrische Schicht 150 wird gebildet, um eine Stärke 160 zu haben. Bei einigen Ausführungsformen liegt die Stärke 160 in einem Bereich zwischen etwa 10 nm und etwa 20 nm. Die dielektrische Schicht 150 dient bei dem unten besprochenen Strukturierungsprozess als eine Hartmaske.
  • Unter Bezugnahme auf 4, wird eine strukturierte Fotolackschicht 170 über der dielektrischen Schicht 150 gebildet. Bei einigen Ausführungsformen wird die strukturierte Fotolackschicht 170 anhand eines oder mehrerer Prozesse wie Fotolackbeschichtung (zum Beispiel Fotolack-Schleuderbeschichtung), Belichten, Post-Exposure-Backen, Entwickeln und Spülen gebildet. Nach dem Entwickeln, wird die strukturierte Fotolackschicht 170 von den verbleibenden Abschnitten des Fotolackmaterials gebildet. Wie in 4 gezeigt, wird die strukturierte Fotolackschicht 170 über der P-Wanne 120 aber nicht über der N-Wanne 110 gebildet. Mit anderen Worten ist die strukturierte Fotolackschicht 170 vertikal (zum Beispiel in die in 1 gezeigte Z-Richtung) mit der P-Wanne 120 ausgerichtet, nicht aber mit der N-Wanne 110.
  • Unter Bezugnahme auf 5, wird die dielektrische Schicht 150 von der strukturierten Fotolackschicht 170 strukturiert, wodurch eine strukturierte Hartmaske 150A gebildet wird. Die strukturierte Fotolackschicht 170 wird dann entfernt, zum Beispiel unter Verwenden eines Fotolack-Strippungsprozesses oder eines Fotolack-Veraschungsprozesses. Unter Verwenden der strukturierten Hartmaske 150A als eine Schutzmaske, wird dann ein Ätzprozess ausgeführt, um Abschnitte der Halbleiterschicht 130 wegzuätzen. Mit anderen Worten schützt die strukturierte Hartmaske 150A einen Abschnitt 130B der Halbleiterschicht 130 darunter vor dem Ätzen während des Ätzprozesses, während Abschnitte der Halbleiterschicht 130, die nicht von der strukturierten Hartmaske 150A geschützt werden, entfernt werden.
  • Wie in 5 gezeigt, wird der Ätzprozess derart ausgeführt, dass ein Abschnitt 130A der Halbleiterschicht 130 noch über der N-Wanne 110 verbleibt. Der Abschnitt 130A und der Rest der Halbleiterschicht 130 haben dieselben Materialzusammensetzungen (sie enthalten zum Beispiel beide Si), da der Abschnitt 130A ein Teil der Schicht 130 ist. Der Abschnitt 130A der Halbleiterschicht 130 wird gebildet, um eine Stärke 190 zu haben. Bei einigen Ausführungsformen liegt die Stärke 190 in einem Bereich zwischen etwa 2 nm und etwa 8 nm. Einer der Gründe für das Beibehalten des Abschnitts 130A der Halbleiterschicht 130 ist das bessere Epi-Wachsen eines Silizium-Germanium-Materials bei einem späteren Prozess. Der Abschnitt 130A der Halbleiterschicht 130 hilft zum Beispiel dabei, die N-Wanne 110 von dem Silizium-Germanium-Material, das über der Halbleiterschicht 130 später aufgewachsen werden soll, zu isolieren.
  • Unter Bezugnahme auf 6, wird eine Halbleiterschicht 200 über dem Abschnitt 130A der Halbleiterschicht 130 gebildet. Die Halbleiterschicht 200 hat eine Materialzusammensetzung, die von der der Halbleiterschicht 130 unterschiedlich ist. Bei einigen Ausführungsformen weist die Halbleiterschicht 200 zum Beispiel Silizium-Germanium (SiGe) auf. Die Halbleiterschicht 200 kann unter Verwenden eines epitaktischen Wachstumsprozesses aufgewachsen werden. Wie oben besprochen, wird aufgrund der Gegenwart des Abschnitts 130A der Halbleiterschicht 130 die Halbleiterschicht 200 nicht direkt auf der N-Wanne 110 gebildet, sondern auf dem Abschnitt 130A der Halbleiterschicht 130. Der Abschnitt 130A der Halbleiterschicht 130 stellt Isolation zwischen der N-Wanne 110 und der Halbleiterschicht 200 bereit und erlaubt es, die Halbleiterschicht 200 mit besserer epitaktischer Wachstumsqualität zu bilden. Die Halbleiterschicht 200 wird gebildet, um eine Stärke 210 zu haben. Bei einigen Ausführungsformen liegt die Stärke 210 in einem Bereich zwischen etwa 40 nm und etwa 60 nm. Die Halbleiterschicht 200 dient als die Finne für einen PFET (auch PMOS genannt) der FinFET-Vorrichtung 100, wie unten ausführlicher besprochen wird.
  • Unter Bezugnahme auf 7, wird die strukturierte Hartmaske 150A zum Beispiel unter Verwenden eines Polierprozesses, wie chemisch-mechanisches Polieren (Chemical-Mechanical-Polishing - CMP), entfernt. Der CMP-Prozess kann auch einen kleinen Abschnitt der Halbleiterschicht 200 und den Abschnitt 130B der Halbleiterschicht 130 entfernen. Als ein Resultat des Polierprozesses, hat die FinFET-Vorrichtung 100 nun eine im Wesentlichen flache oder planarisierte obere Fläche 220.
  • Unter Bezugnahme auf 8, wird eine Kappenschicht 230 auf der planarisierten oberen Fläche 220 der Halbleiterschichten 200 und 130B gebildet. Bei einigen Ausführungsformen weist die Kappenschicht 230 Silizium auf und kann eine Siliziumkappenschicht genannt werden. Die Kappenschicht 230 wird gebildet, um eine Stärke 240 zu haben. Bei einigen Ausführungsformen liegt die Stärke 240 in einem Bereich zwischen etwa 0,5 nm und etwa 5 nm. Die Kappenschicht 230 schützt die Halbleiterschicht 200 vor unerwünschter Oxidation. Falls sie zum Beispiel Umgebungsluft (die Sauerstoff enthält) ausgesetzt wird, oxidiert das Silizium-Germanium-Material in der Halbleiterschicht 200 leicht, was unerwünscht ist, da es sich negativ auf die beabsichtigte Funktion des Silizium-Germanium-Materials auswirken kann (zum Beispiel um als ein halbleitendes Material zu dienen). Das Bilden der Kappenschicht 230 verhindert die Exposition mit Luft der Halbleiterschicht 200, und verhindert auch die potentielle Oxidation des Silizium-Germanium-Materials der Halbleiterschicht 200. Die Kappenschicht 230 wird bei einem späteren Prozess entfernt.
  • Unter Bezugnahme auf 9, wird eine dielektrische Schicht 270 über der Kappenschicht 230 gebildet. Bei einigen Ausführungsformen weist die dielektrische Schicht 270 Siliziumoxid auf und kann eine Pad-Oxidschicht 270 genannt werden. Eine dielektrische Schicht 280 wird dann über der dielektrischen Schicht 270 gebildet. Bei einigen Ausführungsformen weist die dielektrische Schicht 280 Siliziumnitrid auf und kann eine Pad-Nitridschicht 280 genannt werden. Die dielektrischen Schichten 270 und 280 können als Materialien für eine Hartmaske für einen darauf folgenden Fotolithografie-Strukturierungsprozess dienen.
  • Unter Bezugnahme auf 10, wird ein OD- (aktiver Bereich) Strukturierungsprozess 290 ausgeführt, um aufwärts vorragende (zum Beispiel in die Z-Richtung der 1 aufwärts) Finnenstrukturen 295 zu bilden. Als ein Teil des OD-Strukturierungsprozesses 290, können die dielektrischen Schichten 270 und 280 strukturiert werden (zum Beispiel unter Verwenden einer strukturierten Fotolackschicht), um strukturierte Hartmasken zu bilden, die die seitlichen Maße der Finnenstrukturen 295 definieren. Die strukturierten Hartmasken 270/280 werden dann zum Strukturieren der darunterliegenden Schichten verwendet. Abschnitte der Schichten 230, 200 und 130B und die N-Wanne 110 sowie die P-Wanne 120, die nicht von den strukturierten Masken 270/280 geschützt werden, werden in einem oder mehreren Ätzprozessen weggeätzt. Man sieht, dass die N-Wanne 110 derart geätzt wird, dass ein Segment 110A dieser aus einem Segment 110B, das nicht weggeätzt wird, vorragt, und die P-Wanne 120 wird derart geätzt, dass ein Segment 120A von ihr aus einem Segment 120B, das nicht weggeätzt wird, vorragt. Es ist klar, dass das Segment 110A und das Segment 110B dieselbe Materialzusammensetzung haben, und dass das Segment 120A und das Segment 120B dieselbe Materialzusammensetzung haben. Die Dotierungskonzentrationsniveaus können jedoch zwischen den Segmenten 110A und 110B und zwischen den Segmenten 120A und 120B unterschiedlich sein. Das Segment 110B kann zum Beispiel ein niedrigeres Dotierungskonzentrationsniveau haben als das Segment 110A, und das Segment 120B kann ein niedrigeres Dotierungskonzentrationsniveau haben als das Segment 120A. Die verbleibenden Abschnitte der Schichten 230 und 200, der Abschnitt 130A und die aufwärts vorragenden Segmente der N-Wanne 110A bilden gemeinsam die Finnenstrukturen 295 für den PFET, und die verbleibenden Abschnitte der Halbleiterschichten 130B und der aufwärts vorragenden Segmente der P-Wanne 120A bilden gemeinsam die Finnenstrukturen 295 des NFET. Die Kanal- und Source-/Drain-Bereiche des NFET und des PFET können in den Finnenstrukturen 295, zum Beispiel in den Halbleiterschichten 200 und 130B, gebildet werden.
  • Unter Bezugnahme auf 11, wird ein Abscheidungsprozess 300 ausgeführt, um eine nitridhaltige Linerschicht 310 auf den oberen Flächen und Seitenflächen jeder der Finnenstrukturen 295 zu bilden. Bei einigen Ausführungsformen weist der Abscheidungsprozess 300 einen CVD-Prozess mit einem Abscheidungsprozesstemperaturbereich zwischen etwa 550 Grad Celsius und etwa 950 Grad Celsius auf. Bei dem PFET wird zum Beispiel die nitridhaltige Linerschicht 310 auf den Seitenwandflächen der Halbleiterschicht 200 und auf den Seitenwandflächen des Segments 110A der N-Wanne 110 gebildet. Bei einigen Ausführungsformen ist die nitridhaltige Schicht 310 in direktem physischem Kontakt mit den Seitenwandflächen der Halbleiterschicht 200 und mit den Seitenwandflächen des Segments 110A der N-Wanne 110. Bei einigen Ausführungsformen kann die nitridhaltige Linerschicht 310 ein Siliziumnitridmaterial aufweisen. Die nitridhaltige Linerschicht 310 wird gebildet, um eine Stärke 320 zu haben. Bei einigen Ausführungsformen wird der Abscheidungsprozess 300 derart konfiguriert, dass die Stärke 320 in einem Bereich von etwa 2 nm bis etwa 5 nm liegt.
  • Das Siliziumnitridmaterial der Linerschicht 310 hindert das Silizium-Germanium-Material der Halbleiterschicht 200 daran, mit dem Sauerstoff in der Luft exponiert zu werden. Wie oben besprochen, ist Silizium-Germanium für unerwünschte Oxidation anfällig. Nach dem Ausführen des OD-Strukturierungsprozesses 290, der oben unter Bezugnahme auf 10 besprochen ist, sind die Seitenwände der Halbleiterschicht 200 (die Silizium-Germanium enthalten) in den Finnenstrukturen 295 freigelegt. Falls keine anderen Maßnahmen getroffen werden, würde das Exponieren der Halbleiterschicht 200 mit Luft das Silizium-Germanium in der Halbleiterschicht 200 oxidieren und dadurch die Vorrichtungsleistung verschlechtern.
  • Um die Oxidation der Halbleiterschicht 200 zu unterbinden, bildet die vorliegende Offenbarung eine nitridhaltige Linerschicht 310 (die zum Beispiel Siliziumnitrid enthält) auf den Seitenwänden der Halbleiterschicht 200, um zu verhindern, dass die Halbleiterschicht 200 Luft ausgesetzt wird. Die Gegenwart der nitridhaltigen Linerschicht 310 verringert daher die Wahrscheinlichkeit unerwünschter Oxidation der Halbleiterschicht 200. Der Bereich der Stärke 320 ist auch konfiguriert, um die Funktion der nitridhaltigen Linerschicht 310, zum Beispiel in Bezug auf das Verhindern der Oxidation der Halbleiterschicht 200, zu optimieren. Es ist klar, dass, obwohl Siliziumnitrid als ein Beispiel der nitridhaltigen Linerschicht 310 verwendet werden, andere geeignete Materialien auch verwendet werden können, solange diese Materialien geeignet sind, um die Oxidation des Silizium-Germaniums der Halbleiterschicht 200 zu verhindern.
  • Zu bemerken ist, dass die nitridhaltige Linerschicht 310 auch auf den Finnenstrukturen 295 für den NFET gebildet wird. Das ist jedoch nicht erforderlich, und daher kann die nitridhaltige Linerschicht 310 für den NFET bei einem späteren Prozess entfernt werden.
  • Unter Bezugnahme auf 12, wird eine strukturierte Fotolackschicht 330 gebildet, um den PFET der FinFET-Vorrichtung 100 abzudecken, während der NFET freigelegt bleibt. Mit anderen Worten, wird die strukturierte Fotolackschicht 330 über den Finnenstrukturen 295, die über der N-Wanne 110B gebildet sind, gebildet, nicht aber über den Finnenstrukturen 295, die über der P-Wanne 120B gebildet sind. Das Segment der nitridhaltigen Linerschicht 310 des PFET wird daher von der strukturierten Fotolackschicht 330 abgedeckt, während das Segment der nitridhaltigen Linerschicht 310 des NFET freigelegt ist. Die strukturierte Fotolackschicht 330 kann anhand von Prozessen wie Abscheidung, Belichtung, Entwickeln, Backen usw. (die nicht unbedingt in dieser Reihenfolge ausgeführt werden) gebildet werden.
  • Unter Bezugnahme auf 13, wird ein Ätzprozess 350 auf der FinFET-Vorrichtung 100 ausgeführt, um den Abschnitt der nitridhaltigen Linerschicht 310, der in dem NFET-Bereich der FinFET-Vorrichtung 100 angeordnet ist, zu entfernen. Die strukturierte Fotolackschicht 330 schützt die nitridhaltige Linerschicht 310 unter ihr vor Ätzen während des Ätzprozesses 350. Der Abschnitt der nitridhaltigen Linerschicht 310 in dem PFET bleibt daher unversehrt und wird nicht von dem Ätzprozess 350 entfernt. Da der Abschnitt der nitridhaltigen Linerschicht 310, der in dem NFET angeordnet ist, jedoch nicht von dem strukturierten Fotolack 330 geschützt wird, wird die nitridhaltige Linerschicht 310 von dem NFET entfernt, wodurch die oberen Flächen der Seitenwandflächen der Finnenstrukturen 295 des NFET freigelegt werden. Die Seitenwandflächen der Halbleiterschicht 130B werden zum Beispiel freigelegt, wie auch die Seitenwandflächen der Segmente 120A der P-Wanne.
  • Unter Bezugnahme auf 14, wird die strukturierte Fotolackschicht 330 zum Beispiel unter Verwenden eines Fotolack-Strippungsprozesses oder eines Fotolack-Veraschungsprozesses entfernt. Das Entfernen der strukturierten Fotolackschicht 330 hinterlässt die nitridhaltige Linerschicht 302 (die die Finnenstrukturen 295 in dem PFET abdeckt) freigelegt.
  • Unter Bezugnahme auf 15, wird ein Abscheidungsprozess 400 ausgeführt, um eine oxidhaltige Linerschicht 410 auf den oberen Flächen und Seitenflächen jeder der Finnenstrukturen 295 zu bilden. Bei einigen Ausführungsformen weist der Abscheidungsprozess 400 einen CVD-Prozess mit einem Abscheidungsprozesstemperaturbereich zwischen etwa 550 Grad Celsius und etwa 950 Grad Celsius auf. Bei dem PFET wird zum Beispiel die oxidhaltige Linerschicht 410 auf der nitridhaltigen Linerschicht 310 gebildet. Bei einigen Ausführungsformen ist die oxidhaltige Linerschicht 410 in direktem physischem Kontakt mit der nitridhaltigen Linerschicht 310. Bei dem NFET wird zum Beispiel die oxidhaltige Linerschicht 410 auf den Seitenwandflächen der Halbleiterschicht 130B und auf den Seitenwandflächen des Segments 120A der P-Wanne 120 gebildet. Bei einigen Ausführungsformen ist die oxidhaltige Schicht 410 in direktem physischem Kontakt mit den Seitenwandflächen der Halbleiterschicht 130B und mit den Seitenwandflächen des Segments 120A der P-Wanne 120.
  • Bei einigen Ausführungsformen kann die oxidhaltige Linerschicht 410 ein Siliziumoxidmaterial aufweisen. Bei einigen Ausführungsformen kann die oxidhaltige Linerschicht 410 ein Aluminiumoxidmaterial aufweisen. Die oxidhaltige Linerschicht 410 wird gebildet, um eine Stärke 420 zu haben. Bei einigen Ausführungsformen wird der Abscheidungsprozess 300 derart konfiguriert, dass die Stärke 420 in einem Bereich von etwa 2 nm bis etwa 5 nm liegt.
  • Das Siliziumoxidmaterial der Linerschicht 410 verursacht Belastung. Da der Kanal des NFET zum Beispiel in der Halbleiterschicht 130B gebildet wird, kann die Nähe (zum Beispiel in direktem physischem Kontakt) der Linerschicht 410 zu der Halbleiterschicht 130B Zugbelastung an dem Kanal des NFET verursachen. Der belastete Kanal kann zu Leistungsverbesserungen wie erhöhter Ladungsträgermobilität führen, und kann daher wünschenswert sein. Während ein Nitridliner wie der nitridhaltige Liner 310 auch etwas Belastung an dem Kanal des NFET verursachen kann (wenn der nitridhaltige Liner 310 für den NFET an Stelle der oxidhaltigen Linerschicht 410 verwendet worden wäre), verursacht das Nitridmaterial eventuell nicht so viel Belastung wie das Oxid. Außerdem kann das Nitridmaterial positiv geladen sein. Die positive Ladung kann veranlassen, dass der NFET zu leicht aktiviert wird, was unerwünscht ist. Unter anderen Dingen kann das allzu leichte Aktivieren des NFET hohes Lecken bewirken. Es ist daher wünschenswert, dass die Linerschicht, die in der Nähe des NFET ist, neutral (zum Beispiel ohne Ladung) ist oder eine negative Ladung hat.
  • Aus diesen oben besprochenen Gründen wird die Materialzusammensetzung der oxidhaltigen Linerschicht 410 konfiguriert, um den Kanal des NFET zu belasten, während sie neutral oder positiv geladen ist. Die Siliziumoxidmaterial- oder die Aluminiumoxidmaterialzusammensetzung kann diese Bedingungen erfüllen, und daher kann die oxidhaltige Linerschicht 410 bei diversen Ausführungsformen Siliziumoxid, Aluminiumoxid oder eine Kombination dieser aufweisen. Zu bemerken ist, dass bei dem Fertigungsstadium, das in 15 gezeigt ist, eine Vielzahl von Spalten oder Gräben 450 zwischen den Finnenstrukturen 295 existiert. Diese Spalten oder Gräben 450 werden bei einem späteren, unten besprochenen Prozess gefüllt.
  • Unter Bezugnahme auf 16, wird eine dielektrische Isolationsstruktur 500 zum Beispiel durch einen Abscheidungsprozess wie chemische Ofen-Gasphasenabscheidung (Furnace Chemical Vapor Deposition - FCVD) gebildet. Die dielektrische Isolationsstruktur 500 wird gebildet, um die Spalte oder Gräben 450 zwischen den Finnenstrukturen 295 zu füllen. Die dielektrische Isolationsstruktur 500 kann bei einigen Ausführungsformen seichte Grabenisolation (Shallow Trench Isolation - STI) aufweisen. Die dielektrische Isolationsstruktur 500 kann ein Oxidmaterial, zum Beispiel Siliziumoxid, aufweisen. Vor oder nach dem Bilden der dielektrischen Isolationsstruktur 500, kann ein Polierprozess, wie ein CMP-Prozess, ausgeführt werden, um die dielektrischen Schichten 370 und 280 (sowie Abschnitte der dielektrischen Isolationsstruktur 500) zu entfernen. Der Polierprozess kahn auch die Kappenschicht 230 in den Finnenstrukturen 295 für den PFET entfernen.
  • Unter Bezugnahme auf 17, wird eine Finnenvertiefungsprozess 600 an der FinFET-Vorrichtung 100 ausgeführt, um selektiv Abschnitte der oxidhaltigen Linerschicht 410 sowohl für den PFET als auch den NFET zu entfernen, sowie um selektiv Abschnitte der nitridhaltigen Linerschicht 310 für den PFET zu entfernen. Genauer genommen werden die Abschnitte der oxidhaltigen Linerschicht 410 für den NFET derart entfernt, dass die Halbleiterschicht 130B freigelegt wird, darunter ihre obere Fläche und ihre Seitenwandflächen. Auf ähnliche Art werden die Abschnitte der oxidhaltigen Linerschicht 410 sowie Abschnitte der nitridhaltigen Linerschicht 310 für den PFET derart entfernt, dass die Halbleiterschicht 200 freigelegt wird, darunter ihre obere Fläche und ihre Seitenwandflächen. Abschnitte der dielektrischen Isolationsstruktur 500 werden ebenfalls als ein Teil des Finnenvertiefungsprozesses 600 entfernt, um beim Freilegen der Seitenflächen der Halbleiterschichten 200 und 130B zu helfen.
  • Indes ist der Finnenvertiefungsprozess 600 derart konfiguriert, dass er sich nicht wesentlich auf die Abschnitte der Linerschichten 310 und 410, die nicht auf den Halbleiterschichten 200 und 130B angeordnet sind, auswirkt. Nachdem der Finnenvertiefungsprozess 600 ausgeführt wurde, verbleibt zum Beispiel ein Segment der nitridhaltigen Linerschicht 310 noch auf den Seitenwandflächen der Segmente 110A und 130A der N-Wanne und auf den oberen Flächen des Segments 110B der N-Wanne angeordnet. Ein Segment der oxidhaltigen Linerschicht 410 bleibt auch auf der nitridhaltigen Linerschicht 310 in dem PFET angeordnet. Für den NFET bleibt ein anderes Segment der oxidhaltigen Linerschicht 410 auf den Seitenwandflächen des Segments 120A der P-Wanne und auf den oberen Flächen des Segments 120B der P-Wanne angeordnet. Die oxidhaltige Linerschicht 410 umgibt die Seiten- und Grundflächen der dielektrischen Isolationsstruktur 500 in der Querschnittansicht der 17. Da die vorliegende Offenbarung unterschiedliche Linerschichten für den NFET und den PFET verwendet, kann man sagen, dass die FinFET-Vorrichtung 100 der vorliegenden Offenbarung eine „Doppel-Liner“-Vorrichtung ist.
  • Bei einigen Ausführungsformen weist der Finnenvertiefungsprozess 600 einen oder mehrere Ätzprozesse, wie Trockenätzen, Nassätzen, reaktives Ionenätzen (Reactive Ion Etching - RIE) usw. auf. Diverse Ätzparameter können abgestimmt werden, um selektiv eine gewünschte Menge (zum Beispiel gerade genug, um die Halbleiterschichten 200 und 130B freizulegen) der Linerschichten 310 und 410 wegzuätzen. Diese Ätzparameter weisen auf, ohne darauf beschränkt zu sein: Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Quellenleistung, HF (Hochfrequenz)-Vorspannung, HF-Vorspannleistung, Ätzmittelflussrate oder Kombinationen dieser.
  • 18 ist ein Ablaufdiagramm eines Verfahrens 900 zum Fertigen einer FinFET-Vorrichtung in Übereinstimmung mit diversen Aspekten der vorliegenden Offenbarung. Das Verfahren 900 weist einen Schritt 910 zum Bilden einer ersten Halbleiterschicht über einer N-Wanne auf. Bei einigen Ausführungsformen umfasst das Bilden der ersten Halbleiterschicht das epitaktische Aufwachsen von Silizium-Germanium als die erste Halbleiterschicht über der N-Wanne.
  • Das Verfahren 900 weist einen Schritt 920 zum Bilden einer zweiten Halbleiterschicht über einer P-Wanne auf. Bei einigen Ausführungsformen umfasst das Bilden der zweiten Halbleiterschicht das epitaktische Aufwachsen von Silizium als die zweite Halbleiterschicht über der P-Wanne. Bei einigen Ausführungsformen wird die zweite Halbleiterschicht vor der ersten Halbleiterschicht gebildet. Bei einigen Ausführungsformen wird das epitaktische Aufwachsen des Siliziums derart ausgeführt, dass das Silizium sowohl über der N-Wanne als auch über der P-Wanne aufgewachsen wird. Bei einigen Ausführungsformen wird nach dem Bilden der zweiten Halbleiterschicht aber vor dem Bilden der ersten Halbleiterschicht die zweite Halbleiterschicht über der N-Wanne teilweise entfernt. Die erste Halbleiterschicht wird epitaktisch über einem verbleibenden Abschnitt der zweiten Halbleiterschicht, der sich über der N-Wanne befindet, nach dem teilweisen Entfernen der zweiten Halbleiterschicht aufgewachsen.
  • Das Verfahren 900 weist eine Schritt 930 des Ausführens eines Strukturierungsprozesses zum Bilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur auf. Die erste Finnenstruktur weist einen Abschnitt der ersten Halbleiterschicht und einen Abschnitt der N-Wanne auf, und die zweite Finnenstruktur weist einen Abschnitt der zweiten Halbleiterschicht und einen Abschnitt der P-Wanne auf.
  • Das Verfahren 900 weist einen Schritt 940 des Bildens einer ersten Linerschicht über der ersten Finnenstruktur, der N-Wanne, der zweiten Finnenstruktur und der P-Wanne auf. Bei einigen Ausführungsformen umfasst das Bilden der ersten Linerschicht das Bilden einer nitridhaltigen Schicht als die erste Linerschicht. Bei einigen Ausführungsformen weist die nitridhaltige Linerschicht Siliziumnitrid auf.
  • Das Verfahren 900 weist einen Schritt 950 des selektiven Entfernens der ersten Linerschicht derart auf, dass die erste Linerschicht, die über der zweiten Finnenstruktur und der P-Wanne gebildet ist, entfernt wird. Ein verbleibender Abschnitt der ersten Linerschicht, die über der ersten Finnenstruktur und der N-Wanne gebildet ist, ist von dem selektiven Entfernen nicht betroffen.
  • Das Verfahren 900 weist einen Schritt 960 des Bildens einer zweiten Linerschicht über der zweiten Finnenstruktur, der P-Wanne und dem verbleibenden Abschnitt der ersten Linerschicht auf. Die zweite Linerschicht und die erste Linerschicht haben unterschiedliche Materialzusammensetzungen. Bei einigen Ausführungsformen umfasst das Bilden der zweiten Linerschicht das Bilden einer oxidhaltigen Schicht als die zweite Linerschicht. Bei einigen Ausführungsformen weist die oxidhaltige Linerschicht Siliziumoxid auf.
  • Bei einigen Ausführungsformen kann das Verfahren 900 ferner Schritte zum Entfernen von Abschnitten der ersten Linerschicht und der zweiten Linerschicht, die über der ersten Halbleiterschicht gebildet ist, sowie das Entfernen von Abschnitten der zweiten Linerschicht, die über der zweiten Halbleiterschicht gebildet ist, auf.
  • Es ist klar, dass zusätzliche Prozessschritte vor, während oder nach den Schritten 910 bis 960, die oben besprochen sind, ausgeführt werden können, um die Fertigung der Halbleitervorrichtung abzuschließen. Das Verfahren 900 kann zum Beispiel ferner Prozesse zum Bilden von Gate-Strukturen ausführen. Die Gate-Strukturen können unter Verwenden entweder eines „Gate-Zuerst“- oder eines „Gate-Zuletzt“-Prozess ausgeführt werden. Das Verfahren 900 kann ferner Schritte zum Bilden von Source-/Drain-Merkmalen sowie zum Bilden einer dielektrischen Grenzflächenschicht (ILD) aufweisen. Ferner kann eine Zusammenschaltungsstruktur, die leitfähige Kontakte, Durchkontaktierungen und Zusammenschaltungsleitungen aufweist, gebildet werden. Außerdem können Test- und Packaging-Schritte ausgeführt werden, um die Fertigung einer integrierten Schaltung abzuschließen.
  • Basierend auf den oben stehenden Besprechungen ist ersichtlich, dass die vorliegende Offenbarung Vorteile gegenüber dem herkömmlichen FinFET und seiner Fertigung bietet. Es ist jedoch klar, dass die anderen Ausführungsformen zusätzliche Vorteile bieten können, und dass hier nicht unbedingt alle Vorteile offenbart sind, und dass kein besonderer Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil ist, dass durch das Verwenden eines nitridhaltigen Liners die vorliegende Offenbarung die unerwünschte Oxidation eines Silizium-Germanium-Materials in den Finnen des PFET verringern oder verhindern kann. Ein anderer Vorteil ist, dass durch das Verwenden eines oxidhaltigen Liners die vorliegende Offenbarung Belastung an dem Kanal des NFET hinzufügen kann. Der oxidhaltige Liner hat keine positive Ladung, was bedeutet, dass der NFET nicht zu leicht aktiviert wird. Aus diesen Gründen wird die FinFET-Vorrichtungsleistung verbessert. Außerdem sind die diversen Aspekte der vorliegenden Offenbarung mit aktuellen Fertigungsprozessflüssen kompatibel und ohne Weiteres umzusetzen.
  • Eine Ausführungsform der vorliegenden Offenbarung involviert eine Halbleitervorrichtung. Die Halbleitervorrichtung weist einen p-Typ-Feldeffekttransistor (PFET) auf, der Folgendes aufweist: eine N-Wanne, die in einem Substrat angeordnet ist; eine erste Finnenstruktur, die über N-Wanne angeordnet ist; eine erste Linerschicht, die über der N-Wanne angeordnet ist, und eine zweite Linerschicht, die über der ersten Linerschicht angeordnet ist, wobei die erste Linerschicht und die zweite Linerschicht unterschiedliche Materialien aufweisen. Die Halbleitervorrichtung weist einen n-Typ-Feldeffekttransistor (NFET) auf, der Folgendes aufweist: eine P-Wanne, die in dem Substrat angeordnet ist; eine zweite Finnenstruktur, die über der P-Wanne angeordnet ist, und eine dritte Linerschicht, die über der P-Wanne angeordnet ist, wobei die dritte Linerschicht und die zweite Linerschicht dieselben Materialien aufweisen. Bei einigen Ausführungsformen weist die erste Finnenstruktur eine Silizium-Germanium-Schicht auf; die zweiten Finnenstrukturen weisen eine Siliziumschicht auf; die erste Linerschicht weist ein Material auf, das konfiguriert ist, um zu verhindern, dass die Silizium-Germanium-Schicht oxidiert, und die zweite Linerschicht weist ein Material auf, das konfiguriert ist, um Belastung zu dem NFET bereitzustellen. Bei einigen Ausführungsformen weist die erste Linerschicht ein nitridhaltiges Material auf; die zweite Linerschicht weist ein oxidhaltiges Material auf, und die dritte Linerschicht weist das oxidhaltige Material auf. Bei einigen Ausführungsformen weist die erste Linerschicht Siliziumnitrid auf, und die zweite Linerschicht und die dritte Linerschicht weisen jeweils Siliziumoxid auf. Bei einigen Ausführungsformen ist kein Abschnitt der ersten Linerschicht und der zweiten Linerschicht auf Seitenwänden der Silizium-Germanium-angeordnet, und kein Teil der dritten Linerschicht ist auf Seitenwänden der Siliziumschicht angeordnet. Bei einigen Ausführungsformen ist ein Abschnitt der ersten Linerschicht auf einer Seitenfläche der N-Wanne angeordnet, und ein Abschnitt der zweiten Linerschicht ist auf einer Seitenfläche der P-Wanne angeordnet. Bei einigen Ausführungsformen weist die Halbleitervorrichtung ferner Folgendes auf: eine dielektrische Isolationsstruktur, die zwischen dem PFET und dem NFET liegt, wobei die dielektrische Isolationsstruktur von der zweiten Linerschicht und der dritten Linerschicht in einer Querschnitt-Seitenansicht umgeben ist.
  • Eine andere Ausführungsform der vorliegenden Offenbarung involviert eine FinFET-Vorrichtung. Die FinFET-Vorrichtung weist einen p-Typ-Feldeffekttransistor (PFET) auf, der Folgendes aufweist: eine N-Wanne, die in einem Substrat gebildet ist, wobei die N-Wanne einen ersten Abschnitt und einen zweiten Abschnitt, der aus dem ersten Abschnitt vorragt, aufweist; eine erste Halbleiterschicht, die über dem zweiten Abschnitt der N-Wanne liegt, wobei die erste Halbleiterschicht Silizium Germanium aufweist; eine erste Linerschicht, die über der N-Wanne aber nicht über der ersten Halbleiterschicht liegt, wobei die erste Linerschicht ein Material aufweist, das ein Oxidieren des Silizium-Germaniums verhindert, und ein erstes Segment einer zweiten Linerschicht, das über der ersten Linerschicht liegt, wobei die zweite Linerschicht ein Material aufweist, das auf dem Silizium Belastung bewirkt. Die FinFET-Vorrichtung weist einen n-Typ-Feldeffekttransistor (NFET) auf, der Folgendes aufweist: eine P-Wanne, die in dem Substrat gebildet ist, wobei die P-Wanne einen ersten Abschnitt und einen zweiten Abschnitt, der aus dem ersten Abschnitt vorragt, aufweist; eine zweite Halbleiterschicht, die über dem zweiten Abschnitt der P-Wanne liegt, wobei die zweite Halbleiterschicht Silizium aufweist, und ein zweites Segment der zweiten Linerschicht über der P-Wanne aber nicht über der zweiten Halbleiterschicht liegt. Bei einigen Ausführungsformen weist die erste Linerschicht ein Siliziumnitrid auf, und das erste Segment und das zweite Segment der zweiten Linerschicht weisen jeweils Siliziumoxid auf. Bei einigen Ausführungsformen ist die erste Linerschicht in direktem physischem Kontakt mit einer Seitenwand des ersten Abschnitts der N-Wanne, und das zweite Segment der zweiten Linerschicht ist in direktem physischem Kontakt mit einer Seitenwand des ersten Abschnitts der P-Wanne. Bei einigen Ausführungsformen weist die FinFET-Vorrichtung ferner Folgendes auf: eine dielektrische Isolationsstruktur, die zwischen dem PFET und dem NFET liegt. Die dielektrische Isolationsstruktur ist in direktem physischem Kontakt sowohl mit dem ersten Segment als auch dem zweiten Segment der zweiten Linerschicht.
  • Eine andere Ausführungsform der vorliegenden Offenbarung involviert ein Verfahren zum Fertigen einer Halbleitervorrichtung. Das Verfahren weist Folgendes auf: Bilden der ersten Halbleiterschicht über einer N-Wanne; Bilden einer zweiten Halbleiterschicht über einer P-Wanne; Ausführen eines Strukturierungsprozesses zum Bilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur, wobei die erste Finnenstruktur einen Abschnitt der ersten Halbleiterschicht und einen Abschnitt der N-Wanne aufweist, und die zweite Finnenstruktur einen Abschnitt der zweiten Halbleiterschicht und einen Abschnitt der P-Wanne aufweist; Bilden einer ersten Linerschicht über der ersten Finnenstruktur, der N-Wanne, der zweiten Finnenstruktur und der P-Wanne; selektives Entfernen der ersten Linerschicht derart, dass die erste Linerschicht, die über der zweiten Finnenstruktur und der P-Wanne gebildet ist, entfernt wird, wobei ein verbleibender Abschnitt der ersten Linerschicht, die über der ersten Finnenstruktur und der N-Wanne gebildet ist, von dem selektiven Entfernen nicht betroffen ist, und, nach dem selektiven Entfernen der ersten Linerschicht, Bilden einer zweiten Linerschicht über der zweiten Finnenstruktur, der P-Wanne und dem verbleibenden Abschnitt der ersten Linerschicht, wobei die zweite Linerschicht und die erste Linerschicht unterschiedliche Materialzusammensetzungen haben. Bei einigen Ausführungsformen weist das Verfahren ferner Schritte zum Entfernen von Abschnitten der ersten Linerschicht und der zweiten Linerschicht, die über der ersten Halbleiterschicht gebildet ist, sowie zum Entfernen von Abschnitten der zweiten Linerschicht, die über der zweiten Halbleiterschicht gebildet ist, auf. Bei einigen Ausführungsformen umfasst das Bilden der ersten Linerschicht das Bilden einer nitridhaltigen Schicht als die erste Linerschicht. Bei einigen Ausführungsformen weist die nitridhaltige Schicht Siliziumnitrid auf. Bei einigen Ausführungsformen umfasst das Bilden der zweiten Linerschicht das Bilden einer oxidhaltigen Schicht als die zweite Linerschicht. Bei einigen Ausführungsformen weist die oxidhaltige Schicht Siliziumoxid auf. Bei einigen Ausführungsformen umfasst das Bilden der ersten Halbleiterschicht das epitaktische Aufwachsen von Silizium-Germanium als die erste Halbleiterschicht über der N-Wanne, und das Bilden der zweiten Halbleiterschicht umfasst das epitaktische Aufwachsen von Silizium als die zweite Halbleiterschicht über der P-Wanne. Bei einigen Ausführungsformen wird die zweite Halbleiterschicht vor der ersten Halbleiterschicht gebildet, und das epitaktische Aufwachsen des Siliziums wird derart ausgeführt, dass das Silizium sowohl über der N-Wanne als auch über der P-Wanne aufgewachsen wird. Bei einigen Ausführungsformen weist das Verfahren ferner folgende Schritte auf: nach dem Bilden der zweiten Halbleiterschicht aber vor dem Bilden der ersten Halbleiterschicht, teilweises Entfernen der zweiten Halbleiterschicht über der N-Wanne, wobei die erste Halbleiterschicht epitaktisch über einem verbleibenden Abschnitt der zweiten Halbleiterschicht, der nach dem teilweisen Entfernen der zweiten Halbleiterschicht über der N-Wanne liegt, aufgewachsen wird.
  • Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62490839 [0001]

Claims (20)

  1. Halbleitervorrichtung, umfassend: einen p-Typ-Feldeffekttransistor (PFET), der Folgendes aufweist: eine N-Wanne, die in einem Substrat angeordnet ist; eine Isolationsstruktur, die über der N-Wanne angeordnet ist; eine erste Finnenstruktur, die über der N-Wanne angeordnet ist, wobei die erste Finnenstruktur ein unteres Segment und ein oberes Segment, das über dem unteren Segment angeordnet ist, aufweist, und wobei das untere Segment unter einer oberen Fläche der Isolationsstruktur angeordnet ist; eine erste Linerschicht, die über der N-Wanne und auf Seitenwänden des unteren Segments der ersten Finnenstruktur angeordnet ist, und eine zweite Linerschicht, die über der ersten Linerschicht angeordnet ist, wobei die erste Linerschicht und die zweite Linerschicht unterschiedliche Materialien aufweisen; und einen n-Typ-Feldeffekttransistor (NFET), der Folgendes aufweist: eine P-Wanne, die über dem Substrat angeordnet ist; eine Isolationsstruktur, die über der P-Wanne angeordnet ist; eine zweite Finnenstruktur, die über der P-Wanne angeordnet ist, wobei die zweite Finnenstruktur ein unteres Segment und ein oberes Segment, das über dem unteren Segment angeordnet ist, aufweist, und wobei das untere Segment unter einer oberen Fläche der Isolationsstruktur angeordnet ist, und eine dritte Linerschicht, die über der P-Wanne und auf den Seitenwänden des unteren Segments der zweiten Finnenstruktur angeordnet ist, wobei die dritte Linerschicht und die zweite Linerschicht dieselben Materialien aufweisen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: die erste Finnenstruktur eine Silizium-Germanium-Schicht aufweist; die zweite Finnenstruktur eine Siliziumschicht aufweist; die erste Linerschicht ein Material aufweist, das konfiguriert ist, um zu verhindern, dass die Silizium-Germanium-Schicht oxidiert, und die zweite Linerschicht ein Material aufweist, das konfiguriert ist, um Belastung zu dem NFET bereitzustellen.
  3. Halbleitervorrichtung nach Anspruch 2, wobei: die erste Linerschicht ein nitridhaltiges Material aufweist; die zweite Linerschicht ein oxidhaltiges Material aufweist, und die dritte Linerschicht das oxidhaltige Material aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei: die erste Linerschicht Siliziumnitrid aufweist, und die zweite Linerschicht und die dritte Linerschicht jeweils Siliziumoxid aufweisen.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 2 bis 4, wobei: kein Abschnitt der ersten Linerschicht und der zweiten Linerschicht auf Seitenwänden der Silizium-Germanium-Schicht angeordnet ist, und kein Abschnitt der dritten Linerschicht auf Seitenwänden der Siliziumschicht angeordnet ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: ein Abschnitt der ersten Linerschicht auf einer Seitenfläche der N-Wanne angeordnet ist, und ein Abschnitt der zweiten Linerschicht auf einer Seitenfläche der P-Wanne angeordnet ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Isolationsstruktur eine seichte Grabenisolation (Shallow Trench Isolation - STI) aufweist, und wobei die STI von der zweiten Linerschicht und der dritten Linerschicht in einer Querschnittseitenansicht umgeben ist.
  8. FinFET-Vorrichtung, umfassend: einen p-Typ-Feldeffekttransistor (PFET), der Folgendes aufweist: eine N-Wanne, die in einem Substrat gebildet ist, wobei die N-Wanne einen ersten Abschnitt und einen zweiten Abschnitt, der aus dem ersten Abschnitt vorragt, aufweist; eine erste Halbleiterschicht, die über dem zweiten Abschnitt der N-Wanne liegt, wobei die erste Halbleiterschicht Silizium-Germanium aufweist, und wobei der zweite Abschnitt der N-Wanne und die erste Halbleiterschicht Abschnitte der ersten Finnenstruktur des PFET sind; eine erste Linerschicht, die über dem ersten Abschnitt der N-Wanne und auf einer Seitenwand des zweiten Abschnitts der N-Wanne aber nicht über der ersten Halbleiterschicht liegt, wobei die erste Linerschicht ein Material aufweist, das ein Oxidieren des Silizium-Germaniums verhindert, und ein erstes Segment einer zweiten Linerschicht, das über der ersten Linerschicht liegt, wobei die zweite Linerschicht ein Material aufweist, das Belastung an dem Silizium verursacht, und einen n-Typ-Feldeffekttransistor (NFET), der Folgendes aufweist: eine P-Wanne, die in dem Substrat gebildet ist, wobei die P-Wanne einen ersten Abschnitt und einen zweiten Abschnitt, der aus dem ersten Abschnitt vorragt, aufweist; eine zweite Halbleiterschicht, die über dem zweiten Abschnitt der P-Wanne liegt, wobei die zweite Halbleiterschicht Silizium aufweist, und wobei der zweite Abschnitt der P-Wanne und die zweite Halbleiterschicht Abschnitte einer zweiten Finnenstruktur des NFET sind; ein zweites Segment der zweiten Linerschicht, das über dem ersten Abschnitt der P-Wanne und auf einer Seitenwand des zweiten Abschnitts der P-Wanne aber nicht über der zweiten Halbleiterschicht liegt.
  9. FinFET-Vorrichtung nach Anspruch 8, wobei: die erste Linerschicht ein Siliziumnitrid aufweist, und das erste Segment und das zweite Segment der zweiten Linerschicht jeweils Siliziumoxid aufweisen.
  10. FinFET-Vorrichtung nach Anspruch 8 oder 9, wobei: die erste Linerschicht in direktem physischem Kontakt mit der Seitenwand des zweiten Abschnitts der N-Wanne ist, und das zweite Segment der zweiten Linerschicht in direktem physischem Kontakt mit der Seitenwand des zweiten Abschnitts der P-Wanne ist.
  11. FinFET-Vorrichtung nach einem der vorhergehenden Ansprüche 8 bis 10, ferner umfassend: eine dielektrische Isolationsstruktur, die zwischen dem PFET und dem NFET liegt, wobei die dielektrische Isolationsstruktur in direktem physischem Kontakt sowohl mit dem ersten Segment als auch mit dem zweiten Segment der zweiten Linerschicht ist.
  12. Verfahren zum Fertigen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer ersten Halbleiterschicht über einer N-Wanne; Bilden einer zweiten Halbleiterschicht über einer P-Wanne; Ausführen eines Strukturierungsprozesses zum Bilden einer ersten Finnenstruktur und einer zweiten Finnenstruktur, wobei die erste Finnenstruktur einen Abschnitt der ersten Halbleiterschicht und einen Abschnitt der N-Wanne aufweist, und die zweite Finnenstruktur einen Abschnitt der zweiten Halbleiterschicht und einen Abschnitt der P-Wanne aufweist; Bilden einer ersten Linerschicht über der ersten Finnenstruktur, der N-Wanne, der zweiten Finnenstruktur und der P-Wanne; selektives Entfernen der ersten Linerschicht derart, dass die erste Linerschicht, die über der zweiten Finnenstruktur und der P-Wanne gebildet ist, entfernt wird, wobei ein verbleibender Abschnitt der ersten Linerschicht, die über der ersten Finnenstruktur und der N-Wanne gebildet ist, von dem selektiven Entfernen nicht betroffen ist, und nach dem selektiven Entfernen der ersten Linerschicht, Bilden einer zweiten Linerschicht über der zweiten Finnenstruktur, der P-Wanne und dem verbleibenden Abschnitt der ersten Linerschicht, wobei die zweite Linerschicht und die erste Linerschicht unterschiedliche Materialzusammensetzungen haben.
  13. Verfahren nach Anspruch 12, ferner umfassend: Entfernen von Abschnitten der ersten Linerschicht und der zweiten Linerschicht, die über der ersten Halbleiterschicht gebildet sind, und Entfernen von Abschnitten der zweiten Linerschicht, die über der zweiten Halbleiterschicht gebildet ist.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Bilden der ersten Linerschicht das Bilden einer nitridhaltigen Schicht als die erste Linerschicht umfasst.
  15. Verfahren nach Anspruch 14, wobei die nitridhaltige Schicht Siliziumnitrid aufweist.
  16. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 15, wobei das Bilden der zweiten Linerschicht das Bilden einer oxidhaltigen Schicht als die zweite Linerschicht aufweist.
  17. Verfahren nach Anspruch 16, wobei die oxidhaltige Schicht Siliziumoxid aufweist.
  18. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 17, wobei: das Bilden der ersten Halbleiterschicht das epitaktische Aufwachsen von Silizium-Germanium als die erste Halbleiterschicht über der N-Wanne umfasst, und das Bilden der zweiten Halbleiterschicht das epitaktische Aufwachsen von Silizium als die zweite Halbleiterschicht über der P-Wanne umfasst.
  19. Verfahren nach Anspruch 18, wobei: die zweite Halbleiterschicht vor der ersten Halbleiterschicht gebildet wird, und das epitaktische Aufwachsen des Siliziums derart ausgeführt wird, dass das Silizium sowohl über der N-Wanne als auch über der P-Wanne aufgewachsen wird.
  20. Verfahren nach Anspruch 19, ferner umfassend nach dem Bilden der zweiten Halbleiterschicht aber vor dem Bilden der ersten Halbleiterschicht, das teilweise Entfernen der zweiten Halbleiterschicht über der N-Wanne, wobei die erste Halbleiterschicht epitaktisch über einem verbleibenden Abschnitt der zweiten Halbleiterschicht, der nach dem teilweisen Entfernen der zweiten Halbleiterschicht über der N-Wanne liegt, aufgewachsen wird.
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