TWI831954B - 半導體隔離結構及其形成方法 - Google Patents
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Abstract
半導體隔離結構，包括：基底，具有第一溝渠在所述基底的第一區以及第二溝渠在所述基底的第二區；填充層，位於所述第一溝渠以及所述第二溝渠中；襯層，在所述第一溝渠以及所述第二溝渠的側壁與底面；固定負電荷層，位於所述第一溝渠以及所述第二溝渠中的所述填充層與所述襯層之間；以及固定正電荷層，位於所述第一溝渠中的所述固定負電荷層與襯層之間。在所述第一溝渠之中的所述襯層、所述固定正電荷層、所述固定負電荷層以及所述填充層形成第一隔離結構。在所述第二溝渠之中的所述襯層、所述固定負電荷層以及所述填充層形成第二隔離結構。本發明實施例之半導體隔離結構及其形成方法，可以減少PMOS元件的漏電流，並且可以避免正電荷引發NMOS元件的駝峰（hump）效應。
Description
本發明實施例是有關於一種積體電路及其形成方法，且特別是有關於一種半導體隔離結構及其形成方法。
在半導體製程中，通常藉由隔離結構來分隔基底中的半導體元件，以防止載子通過基底而在相鄰之元件間移動。舉例來說，隔離結構形成於稠密的半導體電路比如是動態隨機存取記憶體（DRAM）中相鄰的場效電晶體（Field Effect Transistor; FET）間，藉以減少由場效電晶體所產生的漏電流（Current Leakage）。然而，目前隔離結構並無法同時滿足對於P型金氧半導體（PMOS）元件在關閉時漏電流要求以及N型金氧半導體（NMOS）元件的駝峰效應。
本發明提供一種半導體隔離結構及其形成方法，可以減少PMOS元件的漏電流，並且避免NMOS元件的駝峰效應。
本發明的提出一種半導體隔離結構，包括：基底，具有第一溝渠在所述基底的第一區以及第二溝渠在所述基底的第二區；填充層，位於所述第一溝渠以及所述第二溝渠中；襯層，在所述第一溝渠以及所述第二溝渠的側壁與底面；固定負電荷層，位於所述第一溝渠以及所述第二溝渠中的所述填充層與所述襯層之間；以及固定正電荷層，位於所述第一溝渠中的所述固定負電荷層與襯層之間。在所述第一溝渠之中的所述襯層、所述固定正電荷層、所述固定負電荷層以及所述填充層形成第一隔離結構。在所述第二溝渠之中的所述襯層、所述固定負電荷層以及所述填充層形成第二隔離結構。
本發明的提出一種半導體隔離結構的形成方法，包括：形成第一溝渠於基底的P型金氧半導體區中，並形成第二溝渠於所述基底的N型金氧半導體區中；形成襯層，以覆蓋所述第一溝渠以及所述第二溝渠的側壁與底面；形成固定正電荷層，以覆蓋在所述第一溝渠中的所述襯層；形成固定負電荷層，以覆蓋在所述第一溝渠中的所述固定正電荷層以及在所述第二溝渠中的所述襯層；以及形成填充層，於所述第一溝渠以及所述第二溝渠中，並覆蓋所述固定負電荷層。
依據本發明實施例，所述固定正電荷層的形成方法包括以熱氧化法或化學氣相沉積法形成固定正電荷的氧化矽層；所述固定負電荷層的形成方法包括以化學氣相沉積法形成固定負電荷的氮化矽層；所述襯層的形成方法包括熱氧化法。
基於上述，本發明實施例之半導體隔離結構及其形成方法，由於PMOS區的隔離結構的固定負電荷層遠離溝渠的側壁且在靠近溝渠側壁處為固定正電荷層；而NMOS區的隔離結構不具有固定正電荷層且在靠近溝渠側壁處為固定負電荷層，因此可以減少或抑制PMOS元件在關閉狀態的漏電流，並且可以避免NMOS元件的駝峰（hump）效應。
請參照圖1A，在基底100的區100M、100P及100N中分別形成溝渠10M、10P及10N。基底100可以是半導體基底，例如是矽基底。區100M可以是記憶胞區，例如是DRAM的記憶胞區。區100P可以是周邊電路區的PMOS區。區100N可以是周邊電路區的NMOS區。在一實施例中，區100M、100P、100N分別為圖2所示之半導體元件之記憶胞區的A-A’線、B-B’線、C-C’的剖面。溝渠10M、10P及10N可以利用微影與蝕刻製程來形成。在一實施例中，溝渠10M的寬度小於溝渠10P及/或溝渠10N的寬度。
請參照圖1B，在基底100上以及溝渠10M、10P及10N的側壁與底面形成襯層102。襯層102例如是以熱氧化法形成的共形氧化矽層。接著，在襯層10上形成固定正電荷材料層104。在一實施例中，襯層102的緻密度大於固定正電荷材料層104。固定正電荷材料層104例如是以熱氧化法、化學氣相沉積法形成的固定正電荷的氧化矽層或其他氧化物層。襯層102將溝渠10M填滿，因此固定正電荷材料層104未填入溝渠10M之中，而襯層102未將溝渠10P及10N填滿，因此固定正電荷材料層104可填入溝渠10P及10N之中。
請參照圖1C，在基底100上形成罩幕層106，例如是圖案化的光阻層，以覆蓋區100P上的固定正電荷材料層104。接著，以罩幕層106為罩幕，進行蝕刻製程，以移除區100M、100N上的固定正電荷材料層104，在區100P留下固定正電荷材料層104A。蝕刻製程例如是乾式蝕刻製程，所使用的蝕刻劑對於固定正電荷材料層104與襯層102之間具有高的蝕刻選擇性，例如是氟化氫（HF）蒸氣。
請參照圖1D，將罩幕層106移除。接著，在基底100上形成固定負電荷層108，以覆蓋區100M、100N的襯層102以及區100P的固定正電荷材料層104A。在一實施例中，在區100M的固定負電荷層108未填入溝渠10M之中；在區100P與100N的固定負電荷層108填入溝渠10P與10N之中。固定負電荷層108例如是固定負電荷的氮化矽層或其他氮化物層。其他氮化物層可為富含氮的氮化矽層。固定負電荷層108可以採用化學氣相沉積（CVD）製程或是物理氣相沉積製程來形成。CVD製程可為PECVD如ICPECVD、LPCVD、或視情況採用電漿的ALD。在一些實施例中，固定負電荷層108為電漿氮化材料。若採用非電漿沉積技術沉積膜，在沉積製程之中或之後進行後處理製程（如含電漿的氮離子），會產生電漿氮化現象。電漿氮化形成的富含氮膜可累積負電荷。在一些實施例中，以氨進行熱處理或電漿處理可增加負電荷。
之後，在固定負電荷層108上形成填充層110。在一實施例中，在區100M的填充層110，覆蓋在固定負電荷層108上，而未填入溝渠10M之中；在區100P與100N的填充層110則填入溝渠10P與10N之中。填充層110的形成方法例如是以旋塗法形成旋塗式玻璃（SOG），之後再於攝氏600度至800度進行回火製程。
請參照圖1E，進行平坦化製程，以移除固定負電荷層108上的部分的填充層110，留下溝渠10P、10N之中的填充層110P與110N。平坦化製程例如是以固定負電荷層108做為研磨停止層，進行化學機械研磨製程（CMP）。之後，進行蝕刻製程，以移除部分的固定負電荷層108，留下溝渠10P、10N之中的固定負電荷層108P與108N。蝕刻製程例如是濕式蝕刻製程，所使用的蝕刻劑例如是熱磷酸。
請參照圖1F，進行蝕刻製程，以移除基底100表面上的固定正電荷材料層104A以及襯層102，以在溝渠10M之中留下襯層102M，在溝渠10P中留下固定正電荷層104P及襯層102P，並在溝渠10N中留下襯層102N。蝕刻製程可以是濕式蝕刻製程或是乾式蝕刻製程。濕式蝕刻製程可以使用含氟的蝕刻劑，例如是氫氟酸。乾式蝕刻製程可以使用含氟的蝕刻劑，例如是氟化氫蒸氣。
請參照圖1F與圖2，至此，分別在區100M、100P、100N中分別中形成了隔離結構120M、120P、120N。隔離結構120M、120P、120N又可稱為淺溝渠隔離結構120M、120P、120N。隔離結構120M、120P、120N在基底100的區100M、100P、100N中分別界定出主動區AAM
、AAP
、AAN
。在隔離結構120M、120P及120N形成之前或之後，可以形成各種構件。例如在區100M中形成記憶體的字元線WL、位元線BL、位元線接觸窗BC及電容器CC等，在區100P及10N中分別形成PMOS元件（未示出）及NMOS元件（未示出），但不以此為限。
請參照圖1F，本發明實施例之半導體隔離結構包括隔離結構120M、120P、120N。隔離結構120M、120P、120N具有不同的層數。隔離結構120P的層數最多，隔離結構120M的層數最少，隔離結構120N的層數則介於隔離結構120M與隔離結構120N之間。在一實施例中，隔離結構120M包括一層；隔離結構120P包括四層；隔離結構120N包括三層，其中隔離結構120P包括靠近溝渠10P的固定正電荷層104P，隔離結構120N包括靠近溝渠10P的固定負電荷層108N。固定正電荷層104P例如是固定正電荷的氧化矽層。固定負電荷層108N例如是固定負電荷的氮化矽層。
更具體地說，隔離結構120P包括襯層102P、固定正電荷層104P、固定負電荷層108P以及填充層110P。在一實施例中，固定正電荷層104P的頂面低於固定負電荷層108P的頂面以及襯層102P的頂面。填充層110P位於溝渠10P之中，襯層102P覆蓋溝渠10P的側壁與底面。固定負電荷層108P位於填充層110P與襯層102P之間。固定正電荷層104P位於固定負電荷層108P與襯層102P之間。
隔離結構120N包括襯層102N、固定負電荷層108N以及填充層110N。填充層110N位於溝渠10N之中，襯層102N覆蓋溝渠10N的側壁與底面。隔離結構120N不含固定正電荷層。因此，固定負電荷層108N位於填充層110N與襯層102N之間，且與填充層110N與襯層102N物理性接觸。
隔離結構120M包括襯層102M。襯層102M填滿溝渠10M。隔離結構120M不含固定正電荷層、固定負電荷層以及填充層。
在一些實施例中，固定負電荷層108P、108N為固定負電荷的氮化矽層，固定正電荷層104P為固定正電荷的氧化矽層，襯層102P、102N為氧化矽層，因此，在固定負電荷層108P與相鄰的溝渠10P的側壁之間的氧化矽層（包含襯層102P與固定正電荷層104P）的厚度TP
大於在固定負電荷層108N與相鄰的溝渠10N的側壁之間的氧化矽層（即襯層102N）的厚度TN
。
隔離結構120P含有固定正電荷層104P，而隔離結構120N不含固定正電荷層。因此，隔離結構120P的固定負電荷層108P與相鄰的溝渠10P的側壁之間的距離DP
大於隔離結構120N的固定負電荷層108N與相鄰的溝渠10N的側壁之間的距離DN
。隔離結構120P的固定負電荷層（氮化矽層）108P遠離溝渠10P，有助於減少或抑制固定負電荷層108P對於PMOS元件在關閉狀態時的漏電流的影響。另一方面，隔離結構120N不含固定正電荷層，因此可以避免正電荷引發NMOS元件的駝峰（hump）效應。
在本實施例中，隔離結構120P位於PMOS區中，其固定正電荷層104P比固定負電荷層108P接近溝渠10P的側壁，因此，有助於減少或抑制PMOS元件關閉時的漏電流。隔離結構120N位於NMOS區中，其固定負電荷層108N接近溝渠10N的側壁，因此，有助於減少或抑制NMOS元件關閉時的漏電流。
綜上所述，本發明實施例之半導體隔離結構及其形成方法，可以減少PMOS元件的漏電流，並且可以避免正電荷引發NMOS元件的駝峰（hump）效應。因此，本發明實施例可以應用於互補式金氧半導體（CMOS）元件，提升元件的可靠度，並且可以與記憶體製程相容。
102、102M、102N、102P:襯層
100:基底
100M、100N、100P:區
10M、10N、10P:溝渠
104、104A:固定正電荷材料層
104P:固定正電荷層
106:罩幕層
108、108N、108P:固定負電荷層
110、110N、110P:填充層
120M、120N、120P:隔離結構
AAM
、AAN
、AAP
:主動區
BC:位元線接觸窗
BL:位元線
CC:電容器
DN
、DP
:距離
TN
、TP
:厚度
WL:字元線
A-A’、B-B’、C-C’:線
圖1A至圖1F是依照本發明的實施例的一種半導體隔離結構的形成方法的剖面示意圖。
圖2是依照本發明的實施例的一種半導體元件的上視圖。
102M、102N、102P:襯層
100M、100N、100P:區
10M、10N、10P:溝渠
100:基底
104P:固定正電荷層
108N、108P:固定負電荷層
110N、110P:填充層
120M、120N、120P:隔離結構
AAM
、AAN
、AAP
:主動區
DN
、DP
:距離
TN
、TP
:厚度
Claims (11)
- 一種半導體隔離結構，包括：基底，具有第一溝渠在所述基底的第一區以及第二溝渠在所述基底的第二區；填充層，位於所述第一溝渠以及所述第二溝渠中；襯層，在所述第一溝渠以及所述第二溝渠的側壁與底面；固定負電荷層，位於所述第一溝渠以及所述第二溝渠中的所述填充層與所述襯層之間；以及固定正電荷層，位於所述第一溝渠中的所述固定負電荷層與襯層之間，其中在所述第一溝渠之中的所述襯層、所述固定正電荷層、所述固定負電荷層以及所述填充層形成第一隔離結構，在所述第二溝渠之中的所述襯層、所述固定負電荷層以及所述填充層形成第二隔離結構，在所述第一溝渠中，所述固定正電荷層的頂面低於所述襯層的頂面。
- 如請求項1所述的半導體隔離結構，其中所述第一區包括P型金氧半導體區；所述第二區包括N型金氧半導體區。
- 如請求項2所述的半導體隔離結構，其中所述襯層包括氧化矽層；所述固定負電荷層包括固定負電荷的氮化矽層；所述固定正電荷層包括固定正電荷的氧化矽層。
- 如請求項1所述的半導體隔離結構，其中在所述第二溝渠中無所述固定正電荷層。
- 如請求項2所述的半導體隔離結構，其中所述第一區與所述第二區為周邊電路區，且所述基底更包括第三隔離結構位於所述基底的記憶胞區中，其中所述第三隔離結構包括所述襯層，但不包括所述固定正電荷層、所述所述固定負電荷層以及所述填充層。
- 如請求項1所述的半導體隔離結構，其中在所述第一溝渠之中的所述固定負電荷層與所述第一溝渠側壁之間的距離大於在所述第二溝渠之中的所述固定負電荷層與所述第二溝渠側壁之間的距離。
- 如請求項1所述的半導體隔離結構，其中在所述第一溝渠中，所述固定正電荷層的頂面低於所述固定負電荷層的頂面。
- 一種半導體隔離結構的形成方法，包括：形成第一溝渠於基底的P型金氧半導體區中，並形成第二溝渠於所述基底的N型金氧半導體區中；形成襯層，以覆蓋所述第一溝渠以及所述第二溝渠的側壁與底面；形成固定正電荷層，以覆蓋在所述第一溝渠中的所述襯層；形成固定負電荷層，以覆蓋在所述第一溝渠中的所述固定正電荷層以及在所述第二溝渠中的所述襯層；以及 形成填充層，於所述第一溝渠以及所述第二溝渠中，並覆蓋所述固定負電荷層，其中，在所述第一溝渠中，所述固定正電荷層的頂面低於所述襯層的頂面。
- 如請求項8所述的半導體隔離結構的形成方法，其中所述固定正電荷層的形成方法包括以熱氧化法或化學氣相沉積法形成固定正電荷的氧化矽層；所述固定負電荷層的形成方法包括以化學氣相沉積法形成固定負電荷的氮化矽層；所述襯層的形成方法包括熱氧化法。
- 如請求項8所述的半導體隔離結構的形成方法，更包括：形成第三溝渠，於所述基底的記憶胞區中；以及形成所述襯層，於所述第三溝渠中。
- 如請求項8所述的半導體隔離結構的形成方法，其中所述形成所述固定正電荷層的方法包括：形成固定正電荷材料層，在所述P型金氧半導體區以及所述N型金氧半導體區上；形成罩幕層，裸覆蓋在所述所述P型金氧半導體區的所述固定正電荷材料層；移除未被所述罩幕層覆蓋的所述固定正電荷材料層；移除所述罩幕層；以及 移除所述所述第一溝渠以外的所述固定正電荷材料層。
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