TW201709343A - 具有鰭狀場效電晶體的半導體元件的製造方法 - Google Patents

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Abstract

本發明提供一種用於製造半導體元件的方法，包含：在基板的第一區中形成第一主動圖案並在基板的第二區中形成第二主動圖案，其中第一主動圖案以及第二主動圖案自基板突出；在基板以及所述第二區中的第二主動圖案上形成第二襯墊圖案，其中第二襯墊圖案具有第二極性；在基板以及第一區中的第一主動圖案上形成第一襯墊圖案，其中第一襯墊圖案具有不同於第二極性的第一極性；在第一區中的第一襯墊圖案以及第二區中的第二襯墊圖案上形成隔離圖案；以及藉由凹進隔離圖案暴露第一主動圖案以及第二主動圖案。

Description

具有鰭狀場效電晶體的半導體元件的製造方法
本發明概念是關於具有鰭狀場效電晶體的半導體元件以及其製造方法。
為三維（3D）電晶體的鰭狀場效電晶體（finFET）在源極與汲極之間具有短距離，但易受沖穿洩漏。經歷歸因於沖穿的洩漏的finFET變得不可用。為防止此情況，可執行用於摻雜具有與finFET的傳導類型相反的傳導類型的摻雜劑的離子噴射。然而，過度離子噴射可能負面地影響finFET的其他特性。
在本發明概念的實例實施例中，提供一種用於製造半導體元件的方法，其包括：在基板的第一區中形成第一主動圖案並在所述基板的第二區中形成第二主動圖案，其中所述第一以及第二主動圖案自所述基板突出；在所述基板以及所述第二區中的所述第二主動圖案上形成第二襯墊圖案，其中所述第二襯墊圖案具有第二極性；在所述基板以及所述第一區中的所述第一主動圖案上形成第一襯墊圖案，其中所述第一襯墊圖案具有不同於所述第二極性的第一極性；在所述第一區中的所述第一襯墊圖案以及所述第二區中的所述第二襯墊圖案上形成隔離圖案；以及藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案。
在本發明概念的實例實施例中，所述第二極性為正極性。
在本發明概念的實例實施例中，所述第二襯墊圖案包含氮化物。
在本發明概念的實例實施例中，所述第二襯墊圖案包含SiN。
在本發明概念的實例實施例中，所述第一極性為負極性。
在本發明概念的實例實施例中，所述第一襯墊圖案包含氧化物。
在本發明概念的實例實施例中，所述第一區包含N型金屬氧化物半導體（NMOS）區，且所述第二區包含P型金屬氧化物半導體（PMOS）區。
在本發明概念的實例實施例中，所述第二襯墊圖案在所述基板以及所述第二區中的所述第二主動圖案上的所述形成包括：在所述第一以及第二區中的所述基板上、所述第一區中的所述第一主動圖案上以及所述第二區中的所述第二主動圖案上形成所述第二襯墊圖案；以及自所述第一區移除所述第二襯墊圖案。
在本發明概念的實例實施例中，所述第二襯墊圖案自所述第一區的所述移除包括：在所述第二區中形成罩幕圖案；以及使用所述罩幕圖案蝕刻所述第一區中的所述第二襯墊圖案。
在本發明概念的實例實施例中，所述蝕刻為乾式蝕刻或濕式蝕刻。
在本發明概念的實例實施例中，所述方法更包括在所述第二區中的所述第二襯墊圖案上形成所述第一襯墊圖案。
在本發明概念的實例實施例中，藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案的側表面的部分。
在本發明概念的實例實施例中，藉由移除形成於所述第一區中的所述第一襯墊圖案的部分以及形成於所述第二區中的所述第一襯墊圖案的部分同時使所述隔離圖案凹陷來暴露所述第一主動圖案以及所述第二主動圖案。
在本發明概念的實例實施例中，所述第二主動圖案的暴露區具有所述第二極性。
在本發明概念的實例實施例中，在移除形成於所述第一區中的所述第一襯墊圖案的所述部分以及形成於所述第二區中的所述第一襯墊圖案的所述部分同時在使所述隔離圖案凹陷之後，藉由移除形成於所述第二區中的所述第二襯墊圖案的部分來暴露所述第一主動圖案以及所述第二主動圖案。
在本發明概念的實例實施例中，所述第一主動圖案的暴露區具有所述第一極性。
在本發明概念的實例實施例中，一種用於製造半導體元件的方法包括：在基板的第一區中形成第一主動圖案並在所述基板的第二區中形成第二主動圖案，其中所述第一以及第二主動圖案自所述基板突出；在所述基板以及所述第二區中的所述第二主動圖案上形成第二襯墊圖案以及第一襯墊圖案，其中所述第二襯墊圖案具有第二極性且所述第一襯墊圖案具有不同於所述第二極性的第一極性；在所述基板以及所述第一區中的所述第一主動圖案上形成第三襯墊圖案，其中所述第三襯墊圖案具有所述第一極性；在所述第一區中的所述第三襯墊圖案以及所述第二區中的所述第二襯墊圖案上形成隔離圖案；以及藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案。
在本發明概念的實例實施例中，所述第二襯墊圖案以及所述第一襯墊圖案在所述基板以及所述第二區中的所述第二主動圖案上的所述形成包括：在所述第一區中的所述基板以及所述第一主動圖案上以及所述第二區中的所述基板以及所述第二主動圖案上形成所述第二襯墊圖案；在所述第一區以及所述第二區中的所述第二襯墊圖案上形成所述第一襯墊圖案；以及自所述第一區移除所述第一襯墊圖案以及所述第二襯墊圖案。
在本發明概念的實例實施例中，所述第一襯墊圖案以及所述第二襯墊圖案自所述第一區的所述移除包括：在所述第二區中形成罩幕圖案；首先使用所述罩幕圖案蝕刻所述第一區中的所述第一襯墊圖案；以及其次使用所述罩幕圖案蝕刻所述第一區中的所述第二襯墊圖案。
在本發明概念的實例實施例中，所述第三襯墊圖案在所述基板以及所述第一區中的所述第一主動圖案上的所述形成更包括在所述第二區中的所述第一襯墊圖案上形成所述第三襯墊圖案。
在本發明概念的實例實施例中，所述第一主動圖案以及所述第二主動圖案藉由使所述隔離圖案凹陷的所述暴露包括在使所述隔離圖案凹陷時，移除形成於所述第一區中的所述第三襯墊圖案的部分以及形成於所述第二區中的所述第三襯墊圖案的部分以及形成於所述第二區中的所述第一襯墊圖案的部分。
在本發明概念的實例實施例中，藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案更包括在移除形成於所述第一區中的所述第三襯墊圖案的所述部分、形成於所述第二區中的所述第三襯墊圖案的所述部分以及形成於所述第二區中的所述第一襯墊圖案的所述部分同時使所述隔離圖案凹陷之後，移除形成於所述第二區中的所述第二襯墊圖案的部分。
在本發明概念的實例實施例中，所述第二極性為正極性，且所述第一極性為負極性。
在本發明概念的實例實施例中，所述第二襯墊圖案包含氮化物，且所述第一襯墊圖案以及所述第三襯墊圖案包含氧化物。
在本發明概念的實例實施例中，一種半導體元件包括：包含第一區以及第二區的基板，所述第一區中自所述基板突出的第一主動圖案，所述第二區中自所述基板突出的第二主動圖案，沿著所述基板的上部表面以及所述第一區中的所述第一主動圖案的側表面的部分形成的第一襯墊圖案，以及沿著所述基板的上部表面以及所述第二區中的所述第二主動圖案的側表面的部分形成的第二襯墊圖案，其中所述第二襯墊圖案具有不同於所述第一襯墊圖案的極性的極性。
在本發明概念的實例實施例中，所述第一襯墊圖案具有負極性，且所述第二襯墊圖案具有正極性。
在本發明概念的實例實施例中，所述第一襯墊圖案包含氧化物，且所述第二襯墊圖案包含氮化物。
在本發明概念的實例實施例中，所述第一襯墊圖案包含Al2 O3 、HfO2 或TaO。
在本發明概念的實例實施例中，所述第二襯墊圖案包含SiN。
在本發明概念的實例實施例中，所述第一主動圖案包含具有其上形成所述第一襯墊圖案的側表面的下部區，以及具有其上並不形成所述第一襯墊圖案的側表面的上部區，且所述第二主動圖案包含具有其上形成所述第二襯墊圖案的側表面的下部區，以及具有其上並不形成所述第二襯墊圖案的側表面的上部區。
在本發明概念的實例實施例中，所述第一主動圖案的所述上部區具有不同於所述第二襯墊圖案的所述極性的極性。
在本發明概念的實例實施例中，所述第二主動圖案的所述上部區具有不同於所述第一襯墊圖案的所述極性的極性。
在本發明概念的實例實施例中，所述第一主動圖案的所述上部區具有不同於所述第二主動圖案的所述上部區的極性的極性。
在本發明概念的實例實施例中，所述第一區包含NMOS區，且所述第二區包含PMOS區。
在本發明概念的實例實施例中，所述半導體元件包括形成於所述第一襯墊圖案以及所述第二襯墊圖案上的隔離圖案。
在本發明概念的實例實施例中，一種用於製造半導體元件的方法包括：在基板的第一區域中形成第一主動圖案，所述第一主動圖案自所述基板突起；在所述基板的第二區域中形成第二主動圖案，所述第二主動圖案自所述基板突起；在所述第一區域中形成第一襯墊圖案；在所述第二區域中形成第二襯墊圖案；藉由移除所述第一襯墊圖案的部分以暴露所述第一主動圖案的第一部分；以及藉由移除所述第二襯墊圖案的部分以暴露所述第二主動圖案的第一部分，其中所述第一主動圖案的所述第一部分具有第一極性且所述第二主動圖案的所述第一部分具有第二極性。
在本發明概念的實例實施例中，所述第一襯墊圖案安置於所述第一主動圖案的第二部分上且所述第二襯墊圖案安置於所述第二主動圖案的第二部分上。
在本發明概念的實例實施例中，所述第一主動圖案的所述第二部分具有所述第二極性且所述第二主動圖案的所述第二部分具有所述第一極性。
在本發明概念的實例實施例中，所述第一襯墊圖案具有所述第一極性且所述第二襯墊圖案具有所述第二極性。
將參考隨附圖式詳細地描述本發明概念的實例實施例。然而，本發明概念可以各種不同形式體現，且不應被理解為僅限於所說明實施例。除非另外指出，否則貫穿附圖以及書面描述，類似參考數字表示類似元件，且因此可不重複描述。在圖式中，為了清楚起見可放大層以及區的大小以及相對大小。
如本文中所使用，單數形式「一」以及「所述」意欲亦包含複數形式，除非上下文另外清楚地指示。
將理解，當稱元件或層在另一元件或層「上」、「連接至」另一元件或層、「耦接至」或「鄰近於」另一元件或層時，其可直接在所述另一元件或層上，直接連接、耦接或鄰近於所述另一元件或層，或可存在介入元件或層。
在下文中，將參考隨附圖式描述根據本發明概念的實例實施例的半導體元件以及其製造方法。
圖1為根據本發明概念的實例實施例的半導體元件的透視圖，且圖2為根據本發明概念的實例實施例的沿著圖1的半導體元件的線A-A以及B-B截得的橫截面圖。
參看圖1以及圖2，根據本發明概念的實例實施例的半導體元件1包含基板100、第一主動圖案120、第二主動圖案122、第一襯墊圖案132、第二襯墊圖案130以及隔離圖案152。半導體元件1在下文可被稱為記憶體元件。
基板100可包含第一區I以及第二區II。第一區I以及第二區II可包含不同類型的摻雜劑。在本發明概念的實例實施例中，第一區I可包含N型金屬氧化物半導體（NMOS）區，且第二區II可包含P型金屬氧化物半導體（PMOS）區。
在本發明概念的實例實施例中，基板100可包含塊狀矽或絕緣體上矽（Silicon-On-Insulator；SOI）。舉例而言，基板100可包含半導體材料，所述半導體材料包含Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs或InP。在根據本發明概念的實例實施例的記憶體元件中，基板100以及第一主動圖案120以及第二主動圖案122包含矽，但本發明概念不限於此。
第一主動圖案120形成為自第一區I中的基板100突出。換言之，第一主動圖案120可自基板100向外或朝上凸起。舉例而言，第一主動圖案120可形成為在第一方向Z上自第一區I突出並在與第一方向Z交叉的第二方向Y上延伸。另一方面，第二主動圖案122可形成為在第二區II中自基板100突出。換言之，第二主動圖案122可自基板100向外或朝上凸起。舉例而言，第二主動圖案122可形成為在第一方向Z上自第二區II突出並在與第一方向Z交叉的第二方向Y上延伸。換言之，在根據本發明概念的實例實施例的記憶體元件中，第一主動圖案120以及第二主動圖案122可為鰭型主動圖案或主動式鰭片。
圖1說明第一主動圖案120以及第二主動圖案122形成為在同一方向上（換言之在第二方向Y上）延伸，但本發明概念不限於此。舉例而言，第一主動圖案120可形成為在第二方向Y上延伸，而第二主動圖案122可形成為在與第二方向Y交叉的第三方向X上延伸。在本發明概念的實例實施例中，第一主動圖案120以及第二主動圖案122可為基板100的一部分，或可包含於自基板100生長的磊晶層中。
第一襯墊圖案132在第一區I中形成為沿著基板100的上部表面以及第一主動圖案120的側表面的部分。另一方面，第二襯墊圖案130在第二區II中形成為沿著基板100的上部表面以及第二主動圖案122的側表面的部分。舉例而言，第一主動圖案120可包含上部區120a以及下部區120b。第一襯墊圖案132可形成於第一主動圖案120的下部區120b的側表面上，且第一襯墊圖案132可不形成於第一主動圖案120的上部區120a的側表面上。第二主動圖案122可包含上部區122a以及下部區122b。另外，第二襯墊圖案130可形成於第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130可不形成於第二主動圖案122的上部區122a的側表面上。
第一襯墊圖案132以及第二襯墊圖案130可具有不同極性。舉例而言，第一襯墊圖案132可具有負極性，且第二襯墊圖案130可具有正極性。另一方面，第一襯墊圖案132可包含氧化物，且第二襯墊圖案130可包含氮化物。在本發明概念的實例實施例中，第一襯墊圖案132可包含Al2 O3 、HfO2 或TaO。這些材料可帶負電。另外，在本發明概念的實例實施例中，第二襯墊圖案130可包含SiN。此材料可帶正電。由於第一襯墊圖案132以及第二襯墊圖案130包含具有不同極性的材料，因此其具有不同極性。
在此實施例中，第一主動圖案120的上部區120a的極性可不同於第二襯墊圖案130的極性。第二主動圖案122的上部區122a的極性可不同於第一襯墊圖案132的極性。另一方面，第一主動圖案120的上部區120a的極性可不同於第二主動圖案122的上部區122a的極性。
舉例而言，在第一區I為NMOS區且第二區II為PMOS區的狀況下，第一主動圖案120的上部區120a的極性可為負極性，且第二襯墊圖案130的極性可為正極性。另外，第二主動圖案122的上部區122a的極性可為正極性，且第一襯墊圖案132的極性可為負極性。在此狀況下，第一主動圖案120的下部區120b的極性可為正極性，且第二主動圖案122的下部區122b的極性可為負極性。在根據本發明概念的實例實施例的半導體元件1的上文所描述結構情況下，可藉由抑制沖穿現象（punch-through phenomenon）增加電荷移動率，使得並不需要離子噴射或離子噴射保持為最少。另外，藉由在根據本發明概念的實例實施例的半導體元件1中形成具有窄寬度的鰭片，可實現高密度以及高效能元件。
隔離圖案152形成於第一襯墊圖案132以及第二襯墊圖案130上。在本發明概念的實例實施例中，隔離圖案152可為淺溝槽隔離（STI）襯墊。在本發明概念的實例實施例中，可使用化學氣相沈積（CVD）製程、原子層沈積（ALD）製程以及其類似者將隔離圖案152形成於第一襯墊圖案132以及第二襯墊圖案130上。
另外，根據本發明概念的實例實施例的半導體元件1可更包含虛擬閘極結構160。虛擬閘極結構160包含在第三方向X上延伸的虛擬閘極絕緣層162以及虛擬閘電極164。在本發明概念的實例實施例中，虛擬閘極絕緣層162可為氧化矽層，且虛擬閘電極164可包含多晶矽。在本發明概念的實例實施例中，虛擬閘極結構160可使用罩幕圖案166經由蝕刻製程形成。虛擬閘極結構160可由包含閘極絕緣層以及閘電極的閘極結構替換。
圖3為根據本發明概念的實例實施例的半導體元件的透視圖，且圖4為根據本發明概念的實例實施例的沿著圖3的半導體元件的線A-A以及B-B截得的橫截面圖。
參看圖3以及圖4，根據本發明概念的實例實施例的半導體元件2包含基板100、第一主動圖案120、第二主動圖案122、第一襯墊圖案132、第二襯墊圖案130以及隔離圖案152。
半導體元件2不同於半導體元件1之處在於，在第二區II中第一襯墊圖案132形成於第二襯墊圖案130上。
換言之，在第一區I中，第一襯墊圖案132可形成於第一主動圖案120的下部區120b的側表面上，且第一襯墊圖案132可並不形成於第一主動圖案120的上部區120a的側表面上。另一方面，在第二區II中，第二襯墊圖案130以及第一襯墊圖案132可形成於第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130以及第一襯墊圖案132可並不形成於第二主動圖案122的上部區122a的側表面上。
在此實施例中，第一主動圖案120的上部區120a的極性可不同於第二襯墊圖案130的極性。第二主動圖案122的上部區122a的極性可不同於第一襯墊圖案132的極性，且可等於第二襯墊圖案130的極性。另一方面，第一主動圖案120的上部區120a的極性可不同於第二主動圖案122的上部區122a的極性。
舉例而言，在第一區I為NMOS區且第二區II為PMOS區的狀況下，第一主動圖案120的上部區120a的極性可為負極性，且第二襯墊圖案130的極性可為正極性。另外，第二主動圖案122的上部區122a的極性可為正極性，且第一襯墊圖案132的極性可為負極性。在此狀況下，第一主動圖案120的下部區120b的極性可為正極性，且第二主動圖案122的下部區122b的極性可為負極性。
圖5為根據本發明概念的實例實施例的半導體元件的透視圖，且圖6為根據本發明概念的實例實施例的沿著圖5的半導體元件的線A-A以及B-B截得的橫截面圖。
參看圖5以及圖6，根據本發明概念的實例實施例的半導體元件3包含基板100、第一主動圖案120、第二主動圖案122、第一襯墊圖案132、第二襯墊圖案130、第三襯墊圖案134以及隔離圖案152。
半導體元件3不同於半導體元件1以及半導體元件2之處在於，在第一區I中第三襯墊圖案134形成為沿著基板100的上部表面以及第二主動圖案122的側表面的部分。另外，半導體元件3不同於半導體元件1以及半導體元件2之處在於，在第二區II中第二襯墊圖案130形成為沿著基板100的上部表面以及第二主動圖案122的側表面的部分、第一襯墊圖案132在第二區II中形成於第二襯墊圖案130上，且第三襯墊圖案134在第二區II中形成於第一襯墊圖案132上。
換言之，在第一區I中，第三襯墊圖案134可形成於第一主動圖案120的下部區120b的側表面上，且第三襯墊圖案134可並不形成於第一主動圖案120的上部區120a的側表面上。另一方面，在第二區II中，第二襯墊圖案130、第一襯墊圖案132以及第三襯墊圖案134可形成於第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130、第一襯墊圖案132以及第三襯墊圖案134可並不形成於第二主動圖案122的上部區122a的側表面上。
在此實施例中，第一主動圖案120的上部區120a的極性可不同於第二襯墊圖案130的極性。第二主動圖案122的上部區122a的極性可不同於第一襯墊圖案132以及第三襯墊圖案134的極性，且可等於第二襯墊圖案130的極性。另一方面，第一主動圖案120的上部區120a的極性可不同於第二主動圖案122的上部區122a的極性。
舉例而言，在第一區I為NMOS區且第二區II為PMOS區的狀況下，第一主動圖案120的上部區120a的極性可為負極性，且第二襯墊圖案130的極性可為正極性。另外，第二主動圖案122的上部區122a的極性可為正極性，且第一襯墊圖案132以及第三襯墊圖案134的極性可為負極性。在此狀況下，第一主動圖案120的下部區120b的極性可為正極性，且第二主動圖案122的下部區122b的極性可為負極性。
圖7至圖14為根據本發明概念的實例實施例的用於製造半導體元件的方法的步驟的視圖。
參看圖7，於基板100的第一區I中形成自基板100突出的第一主動圖案120，且於基板100的第二區II中形成自基板100突出的第二主動圖案122。在本發明概念的實例實施例中，第一區I可包含NMOS區，且第二區II可包含PMOS電晶體。
參看圖8，在第一區I以及第二區II中，於基板100、第一主動圖案120以及第二主動圖案122上形成第二襯墊圖案130。在本發明概念的實例實施例中，第二襯墊圖案130可具有正極性。另一方面，在本發明概念的實例實施例中，第二襯墊圖案130可包含（例如）SiN的氮化物。
參看圖9以及圖10，自第一區I移除第二襯墊圖案130。在本發明概念的實例實施例中，自第一區I移除第二襯墊圖案130的步驟可包含在第二區II中形成罩幕圖案140，且在第一區I中使用罩幕圖案140蝕刻第二襯墊圖案130。在使用罩幕圖案140蝕刻第一區I中的第二襯墊圖案130之後，可移除罩幕圖案140。
在本發明概念的實例實施例中，可使用乾式蝕刻移除第一區I的第二襯墊圖案130。可使用反應性離子蝕刻（reactive ion etching；RIE）製程執行乾式蝕刻。作為乾式蝕刻的實例，可使用包含氧氣的混合氣體作為蝕刻氣體來移除第一區I中的第二襯墊圖案130。用作蝕刻氣體的混合氣體除氧氣之外可包含氯氣。另外，混合氣體亦可包含氦氣。作為乾式蝕刻的另一實例，可使用包含氮氣以及氫氣的混合氣體移除第一區I中的第二襯墊圖案130。另外，在本發明概念的實例實施例中，可使用濕式蝕刻移除第一區I中的第二襯墊圖案130。
參看圖11，第一襯墊圖案132形成於基板100以及第一區I中的第一主動圖案120上、以及第二區II中的第二襯墊圖案130上。在本發明概念的實例實施例中，第一襯墊圖案132可具有負極性。另一方面，在本發明概念的實例實施例中，第一襯墊圖案132可包含Al2 O3 、HfO2 或TaO。
因此，第一襯墊圖案132形成於第一區I中，且第一襯墊圖案132以及第二襯墊圖案130形成於第二區II中。此後，隔離圖案150在第一區I以及第二區II中形成於第一襯墊圖案132以及第二襯墊圖案130上。
參看圖12，藉由使隔離圖案150凹陷以暴露第一主動圖案120以形成隔離圖案152。藉由使隔離圖案150凹陷以暴露第一主動圖案120的步驟可包含藉由使隔離圖案150凹陷來移除形成於第一區I中的第一襯墊圖案132，且暴露第一主動圖案120的上部表面以及側表面的部分。
另一方面，在此實施例中，當藉由使隔離圖案150凹陷以移除形成於第一區I中的第一襯墊圖案132時，可移除形成於第二區II中的第一襯墊圖案132。圖12說明在使隔離圖案150凹陷之後，第一襯墊圖案132的一部分保持在第二區II中。然而，在本發明概念的實例實施例中，可在使隔離圖案150凹陷之後完全移除第二區II中的第一襯墊圖案132。
以上文所描述方式，第一襯墊圖案132可形成為沿著基板100的上部表面以及第一區I中的第一主動圖案120的側表面的部分。
參看圖13，在經由使隔離圖案150凹陷以移除形成於第一區I中的第一襯墊圖案132以及形成於第二區II中的第一襯墊圖案132的部分之後，移除形成於第二區II中的第二襯墊圖案130的部分。舉例而言，移除覆蓋第二主動圖案122的凸起部分的第二襯墊圖案130的一部分。因此，暴露第二主動圖案122的上部表面以及側表面的部分。
以上文所描述方式，第二襯墊圖案130可形成為沿著基板100的上部表面以及第二區II中的第二主動圖案122的側表面的部分。
參看圖14，包含虛擬閘極絕緣層162以及虛擬閘電極164的虛擬閘極結構160可形成於所暴露的第一主動圖案120以及第二主動圖案122上。在後續製程中，虛擬閘極結構160可由包含閘極絕緣層以及閘電極的閘極結構替換。罩幕圖案166可用於形成虛擬閘極結構160。
在此實施例中，第一襯墊圖案132可形成於第一區I中的第一主動圖案120的下部區120b的側表面上，且第一襯墊圖案132可並不形成於第一區I中的第一主動圖案120的上部區120a的側表面上。另外，第二襯墊圖案130以及第一襯墊圖案132可形成於第二區II中的第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130以及第一襯墊圖案132可並不形成於第二區II中的第二主動圖案122的上部區122a的側表面上。
另一方面，在本發明概念的實例實施例中，若在使隔離圖案150凹陷之後完全移除第二區II中的第一襯墊圖案132，則第二襯墊圖案130可形成於第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130可並不形成於第二主動圖案122的上部區122a的側表面上。
在此實施例中，第一主動圖案120的上部區120a的極性可不同於第二襯墊圖案130的極性。第二主動圖案122的上部區122a的極性可不同於第一襯墊圖案132的極性，且可等於第二襯墊圖案130的極性。另一方面，第一主動圖案120的上部區120a的極性可不同於第二主動圖案122的上部區122a的極性。
圖15至圖22為根據本發明概念的實例實施例的用於製造半導體元件的方法的步驟的視圖。
參看圖15，第二襯墊圖案130以及第一襯墊圖案132形成於第一區I以及第二區II中的基板100、第一主動圖案120以及第二主動圖案122上。在本發明概念的實例實施例中，第二襯墊圖案130可具有正極性。另一方面，在本發明概念的實例實施例中，第二襯墊圖案130可包含氮化物，例如SiN。另外，在本發明概念的實例實施例中，第一襯墊圖案132可具有負極性。另一方面，在本發明概念的實例實施例中，第一襯墊圖案132可包含氧化物，例如Al2 O3 、HfO2 或TaO。
參看圖16以及圖17，自第一區I移除第一襯墊圖案132。在本發明概念的實例實施例中，自第一區I移除第一襯墊圖案132的步驟可包含在第二區II中形成罩幕圖案140，及使用罩幕圖案140蝕刻第一區I的第一襯墊圖案132。
接著，參看圖17以及圖18，在自第一區I移除第一襯墊圖案132之後，自第一區I移除第二襯墊圖案130。在本發明概念的實例實施例中，自第一區I移除第二襯墊圖案130的步驟可包含使用第二區II中的罩幕圖案140蝕刻第一區I中的第二襯墊圖案130。在使用罩幕圖案140蝕刻第一區I中的第二襯墊圖案130之後，亦可移除罩幕圖案140。
在本發明概念的實例實施例中，可使用包含反應性離子蝕刻（RIE）製程的乾式蝕刻或濕式蝕刻移除第一區I中的第一襯墊圖案132以及第二襯墊圖案130。
參看圖19，第三襯墊圖案134形成於基板100及第一區I中的第一主動圖案120以及第二區II中的第一襯墊圖案132、第二襯墊圖案130及第二主動圖案122上。在本發明概念的實例實施例中，第三襯墊圖案134可具有負極性。另一方面，在本發明概念的實例實施例中，第三襯墊圖案134可包含Al2 O3 、HfO2 或TaO。
因此，第三襯墊圖案134形成於第一區I中，且第一襯墊圖案132、第二襯墊圖案130以及第三襯墊圖案134形成於第二區II中。此後，隔離圖案150形成於第一區I以及第二區II中的第一襯墊圖案132、第二襯墊圖案130以及第三襯墊圖案134上。
參看圖20，藉由使隔離圖案150凹陷以暴露第一主動圖案120以形成隔離圖案152。藉由使隔離圖案150凹陷以暴露第一主動圖案120的步驟可包含藉由使隔離圖案150凹陷以移除形成於第一區I中的第三襯墊圖案134的一部分，且暴露第一主動圖案120的上部表面以及側表面的部分。
另一方面，在此實施例中，當藉由使隔離圖案150凹陷以移除形成於第一區I中的第三襯墊圖案134時，可移除形成於第二區II中的第三襯墊圖案134以及第一襯墊圖案132。圖20說明在使隔離圖案150凹陷之後，第三襯墊圖案134以及第一襯墊圖案132的一部分保持於第二區II中。然而，在本發明概念的實例實施例中，可在使隔離圖案150凹陷之後完全移除第二區II中的第三襯墊圖案134以及第一襯墊圖案132。
以上文所描述方式，第三襯墊圖案134可形成為沿著基板100的上部表面以及第一區I中的第一主動圖案120的側表面的部分。
參看圖21，在經由使隔離圖案150凹陷以移除形成於第一區I中的第三襯墊圖案134以及形成於第二區II中的第三襯墊圖案134以及第一襯墊圖案132的一部分之後，移除形成於第二區II中的第二襯墊圖案130的一部分。因此，暴露第二主動圖案122的上部表面以及側表面的部分。舉例而言，移除覆蓋第二主動圖案122的凸起部分的第二襯墊圖案130的部分以暴露第二主動圖案122的上部表面以及側表面的部分。
以上文所描述方式，第二襯墊圖案130可形成為沿著基板100的上部表面以及第二區II中的第二主動圖案122的側表面的部分。
參看圖22，包含虛擬閘極絕緣層162以及虛擬閘電極164的虛擬閘極結構160可形成於所暴露的第一主動圖案120以及第二主動圖案122上。在後續製程中，虛擬閘極結構160可由包含閘極絕緣層以及閘電極的閘極結構替換。罩幕圖案166可用於形成虛擬閘極結構160。
在此實施例中，第三襯墊圖案134可形成於第一區I中的第一主動圖案120的下部區120b的側表面上，且第三襯墊圖案134可並不形成於第一區I中的第一主動圖案120的上部區120a的側表面上。另外，第二襯墊圖案130、第一襯墊圖案132以及第三襯墊圖案134可形成於第二區II中的第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130、第一襯墊圖案132以及第三襯墊圖案134可並不形成於第二區II中的第二主動圖案122的上部區122a的側表面上。
另一方面，在本發明概念的實例實施例中，若在使隔離圖案150凹陷之後完全移除第二區II中的第三襯墊圖案134以及第一襯墊圖案132，則第二襯墊圖案130可形成於第二主動圖案122的下部區122b的側表面上，且第二襯墊圖案130可並不形成於第二主動圖案122的上部區122a的側表面上。
在此實施例中，第一主動圖案120的上部區120a的極性可不同於第二襯墊圖案130的極性。第二主動圖案122的上部區122a的極性可不同於第三襯墊圖案134的極性，且可等於第二襯墊圖案130的極性。另一方面，第一主動圖案120的上部區120a的極性可不同於第二主動圖案122的上部區122a的極性。
圖23為根據本發明概念的實例實施例的半導體元件的視圖。
在根據本發明概念的實例實施例的半導體元件1、半導體元件2或半導體元件3中，在第一區I為NMOS區且第二區II為PMOS區的狀況下，第一主動圖案220的上部區250的極性可為負極性，且第二襯墊圖案202的極性可為正極性。另外，第二主動圖案222的上部區252的極性可為正極性，且第一襯墊圖案200的極性可為負極性。在此狀況下，第一主動圖案220的下部區240的極性可變成正極性，且第二主動圖案222的下部區242的極性可變成負極性。經由此結構，可藉由抑制沖穿現象增加電荷遷移率，使得並不需要離子噴射或離子噴射保持為最少。另外，藉由在根據本發明概念的實例實施例的半導體元件1、半導體元件2或半導體元件3中形成具有窄寬度的鰭片，可實現高密度且高效能元件。
圖24以及圖25為根據本發明概念的實例實施例的由用於製造半導體元件的方法製造的半導體元件的圖式。在下文中，將解釋關於此實施例與上文所描述實施例之間的差異。
首先，參看圖24，根據本發明概念的實例實施例的由用於製造半導體元件的方法製造的半導體元件13可包含邏輯區410以及靜態隨機存取記憶體（SRAM）形成區420。第十一電晶體411可配置於邏輯區410上，且第十二電晶體421可配置於SRAM形成區420上。第十一電晶體411以及第十二電晶體421可為finFET。
接下來，參看圖25，根據本發明概念的實例實施例的由用於製造半導體元件的方法製造的半導體元件14可包含邏輯區410以及彼此不同的第十三電晶體412以及第十四電晶體422。第十三電晶體412以及第十四電晶體422可配置於邏輯區410中。第十三電晶體412以及第十四電晶體422可為finFET。另一方面，彼此不同的第十三電晶體412以及第十四電晶體422亦可配置於半導體元件14的SRAM區中。圖24以及圖25說明並描述邏輯區410以及SRAM形成區420，但本發明概念不限於此。舉例而言，本發明概念可應用於形成記憶體（例如，動態隨機存取記憶體（DRAM）、磁阻式隨機存取記憶體（MRAM）、電阻性隨機存取記憶體（RRAM）以及相變隨機存取記憶體（PRAM））的其他區。
圖26為根據本發明概念的實例實施例的包含半導體元件的系統單晶片（system on chip；SoC）系統的方塊圖。
參看圖26，SoC系統1000包含應用程式處理器1001以及DRAM 1060。
應用程式處理器1001可包含中央處理單元1010、多媒體系統1020、匯流排1030、記憶體系統1040以及周邊電路1050。
中央處理單元1010可執行操作以驅動SoC系統1000。在本發明概念的實例實施例中，中央處理單元1010可設置於包含多個核心的多核心環境中。
當SoC系統1000執行各種多媒體功能時，可使用多媒體系統1020。多媒體系統1020可包含三維（3D）引擎模組、視訊編解碼器、顯示系統、相機系統以及後處理器。
當中央處理單元1010、多媒體系統1020、記憶體系統1040以及周邊電路1050彼此執行資料通信時可使用匯流排1030。在本發明概念的實例實施例中，匯流排1030的實例可包含多層先進高效能匯流排（AHB）以及多層先進可擴展介面（AXI），但本發明概念不限於此。
記憶體系統1040可提供當應用程式處理器1001連接至外部記憶體（例如，DRAM 1060）以執行高速操作時使用的環境。在本發明概念的實例實施例中，記憶體系統1040可包含用於控制外部記憶體（例如，DRAM 1060）的單獨控制器（例如，DRAM控制器）。
周邊電路1050可提供當SoC系統1000連接至外部元件（例如，主機板）時使用的環境。因此，周邊電路1050可具備用於使外部元件與其連接的SoC系統1000兼容的各種介面。
DRAM 1060可充當當應用程式處理器1001操作時使用的操作記憶體。在本發明概念的實例實施例中，DRAM 1060可如圖26中所說明地配置於應用程式處理器1001的外部。舉例而言，DRAM 1060以及應用程式處理器1001可以封裝上封裝（PoP）形式經封裝。
SoC系統1000的元件中的至少一者可包含根據本發明概念的實例實施例的半導體元件中的任一者。
圖27為根據本發明概念的實例實施例的包含半導體元件的電子系統的方塊圖。
參看圖27，根據本發明概念的實例實施例的電子系統1100可包含控制器1110、輸入/輸出（I/O）元件1120、記憶體1130、介面1140以及匯流排1150。控制器1110、I/O元件1120、記憶體1130以及/或介面1140可經由匯流排1150耦接至彼此。匯流排1150對應於經由其傳送資料的（多個）路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器或可執行類似於微處理器、數位信號處理器或微控制器的功能的邏輯元件。I/O元件1120可包含小鍵盤、鍵盤以及顯示元件。記憶體1130可儲存資料以及/或命令。介面1140可傳送資料至通信網路或自通信網路接收資料。介面1140可為有線或無線類型。舉例而言，介面1140可包含天線或有線/無線收發器。
電子系統1100可更包含作為用於操作控制器1110的操作記憶體的高速DRAM以及/或SRAM。在此狀況下，根據本發明概念的實例實施例的半導體元件1至半導體元件3中的任一者可用作操作記憶體。另外，根據本發明概念的實例實施例的半導體元件1至半導體元件3中的任一者可提供於記憶體1130中，或可提供為控制器1110或I/O元件1120的部分。
電子系統1100可應用於個人數位助理（PDA）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡或可在無線環境中傳輸以及/或接收資訊的所有電子元件。
圖28至圖30為根據本發明概念的實例實施例的半導體元件可應用的半導體系統的視圖。
圖28說明平板PC 1200，圖29說明筆記型電腦1300，且圖30說明智慧型電話1400。根據本發明概念的實例實施例的半導體元件1至半導體元件3中的至少一者可用於平板PC 1200、筆記型電腦1300或智慧型電話1400中。
另外，應理解，根據本發明概念的實例實施例的半導體元件可應用於其他積體電路元件。換言之，儘管平板PC 1200、筆記型電腦1300以及智慧型電話1400已說明為根據本發明的實例實施例的半導體元件可應用的半導體系統的實例，但本發明概念不限於此。在本發明概念的實例實施例中，半導體系統可實施為電腦、超行動PC（UMPC）、工作站、上網本、PDA、攜帶型電腦、無線電話、行動電話、電子書、攜帶型多媒體播放器（PMP）、攜帶型遊戲機、導航元件、黑盒子、數位攝影機、3D電視機、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器或數位視訊播放器。
根據本發明概念的實例實施例的製造半導體元件的方法可抑制塊狀finFET的沖穿現象，使得不執行或最小化離子噴射。
雖然已參考本發明概念的實例實施例特定地繪示且描述本發明概念，但所屬領域中具通常知識者將理解，在不脫離如由以下申請專利範圍界定的本發明概念的精神以及範疇的情況下，可在其中進行形式以及細節的各種改變。
1、2、3、13、14‧‧‧半導體元件
100‧‧‧基板
120、220‧‧‧第一主動圖案
120a、122a、250、252‧‧‧上部區
120b、122b、240、242‧‧‧下部區
122、222‧‧‧第二主動圖案
130、202‧‧‧第二襯墊圖案
132、200‧‧‧第一襯墊圖案
134‧‧‧第三襯墊圖案
140、166‧‧‧罩幕圖案
150、152‧‧‧隔離圖案
160‧‧‧虛擬閘極結構
162‧‧‧虛擬閘極絕緣層
164‧‧‧虛擬閘電極
410‧‧‧邏輯區
411‧‧‧第十一電晶體
412‧‧‧第十三電晶體
420‧‧‧靜態隨機存取記憶體（SRAM）形成區
421‧‧‧第十二電晶體
422‧‧‧第十四電晶體
1000‧‧‧系統單晶片（SoC）系統
1001‧‧‧應用程式處理器
1010‧‧‧中央處理單元
1020‧‧‧多媒體系統
1030‧‧‧匯流排
1040‧‧‧記憶體系統
1050‧‧‧周邊電路
1060‧‧‧動態隨機存取記憶體（DRAM）
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出（I/O）元件
1130‧‧‧記憶體
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板PC
1300‧‧‧筆記型電腦
1400‧‧‧智慧型電話
I‧‧‧第一區
II‧‧‧第二區
X‧‧‧第三方向
Y‧‧‧第二方向
Z‧‧‧第一方向
本發明概念的上文以及其他特徵將藉由結合隨附圖式詳細描述其實例實施例而變得更顯而易見，在圖式中： 圖1為根據本發明概念的實例實施例的半導體元件的透視圖。 圖2為根據本發明概念的實例實施例的沿著圖1的半導體元件的線A-A以及B-B截得的橫截面圖。 圖3為根據本發明概念的實例實施例的半導體元件的透視圖。 圖4為根據本發明概念的實例實施例的沿著圖3的半導體元件的線A-A以及B-B截得的橫截面圖。 圖5為根據本發明概念的實例實施例的半導體元件的透視圖。 圖6為根據本發明概念的實例實施例的沿著圖5的半導體元件的線A-A以及B-B截得的橫截面圖。 圖7、圖8、圖9、圖10、圖11、圖12、圖13以及圖14為根據本發明概念的實例實施例的用於製造半導體元件的方法的步驟的視圖。 圖15、圖16、圖17、圖18、圖19、圖20、圖21以及圖22為根據本發明概念的實例實施例的用於製造半導體元件的方法的步驟的視圖。 圖23為根據本發明概念的實例實施例的半導體元件的視圖。 圖24以及圖25為根據本發明概念的實例實施例的由用於製造半導體元件的方法製造的半導體元件的圖式。 圖26為根據本發明概念的實例實施例的包含半導體元件的系統單晶片（SoC）系統的方塊圖。 圖27為根據本發明概念的實例實施例的包含半導體元件的電子系統的方塊圖。 圖28、圖29以及圖30為根據本發明概念的實例實施例的半導體元件可應用的半導體系統的視圖。
1‧‧‧半導體元件
100‧‧‧基板
120‧‧‧第一主動圖案
120a、122a‧‧‧上部区
120b、122b‧‧‧下部區
122‧‧‧第二主動圖案
130‧‧‧第二襯墊圖案
132‧‧‧第一襯墊圖案
152‧‧‧隔離圖案
160‧‧‧虛擬閘極結構
162‧‧‧虚设闸极绝缘层
164‧‧‧虛擬閘電極
166‧‧‧罩幕圖案
I‧‧‧第一區
II‧‧‧第二區
X‧‧‧第三方向
Y‧‧‧第二方向
Z‧‧‧第一方向

Claims (20)

  1. 一種用於製造半導體元件的方法，包括： 在基板的第一區中形成第一主動圖案，並在所述基板的第二區中形成第二主動圖案，其中所述第一主動圖案以及所述第二主動圖案自所述基板突出； 在所述基板以及所述第二區中的所述第二主動圖案上形成第二襯墊圖案，其中所述第二襯墊圖案具有第二極性； 在所述基板以及所述第一區中的所述第一主動圖案上形成第一襯墊圖案，其中所述第一襯墊圖案具有不同於所述第二極性的第一極性； 在所述第一區中的所述第一襯墊圖案以及所述第二區中的所述第二襯墊圖案上形成隔離圖案；以及 藉由使所述隔離圖案凹陷來暴露所述第一主動圖案以及所述第二主動圖案。
  2. 如申請專利範圍第1項所述的用於製造半導體元件的方法，其中所述第二極性為正極性。
  3. 如申請專利範圍第2項所述的用於製造半導體元件的方法，其中所述第二襯墊圖案包含SiN。
  4. 如申請專利範圍第1項所述的用於製造半導體元件的方法，其中所述第一極性為負極性。
  5. 如申請專利範圍第4項所述的用於製造半導體元件的方法，其中所述第一襯墊圖案包含Al2 O3 、HfO2 或TaO。
  6. 如申請專利範圍第1項所述的用於製造半導體元件的方法，其中在所述第二區中的所述基板以及所述第二主動圖案上形成所述第二襯墊圖案包括： 在所述第一區以及所述第二區中的所述基板上、所述第一區中的所述第一主動圖案上以及所述第二區中的所述第二主動圖案上形成所述第二襯墊圖案；以及 自所述第一區移除所述第二襯墊圖案。
  7. 如申請專利範圍第6項所述的用於製造半導體元件的方法，其中自所述第一區移除所述第二襯墊圖案包括： 在所述第二區中形成罩幕圖案；以及 使用所述罩幕圖案蝕刻所述第一區中的所述第二襯墊圖案。
  8. 如申請專利範圍第1項所述的用於製造半導體元件的方法，其更包括在所述第二區中的所述第二襯墊圖案上形成所述第一襯墊圖案。
  9. 如申請專利範圍第1項所述的用於製造半導體元件的方法，其中藉由使所述隔離圖案凹陷來暴露所述第一主動圖案以及所述第二主動圖案的側表面的部分。
  10. 如申請專利範圍第1項所述的用於製造半導體元件的方法，其中藉由移除形成於所述第一區中的所述第一襯墊圖案的部分以及形成於所述第二區中的所述第一襯墊圖案的部分同時使所述隔離圖案凹陷來暴露所述第一主動圖案以及所述第二主動圖案。
  11. 如申請專利範圍第10項所述的用於製造半導體元件的方法，其中在移除形成於所述第一區中的所述第一襯墊圖案的所述部分以及形成於所述第二區中的所述第一襯墊圖案的所述部分同時使所述隔離圖案凹陷之後，藉由移除形成於所述第二區中的所述第二襯墊圖案的部分來暴露所述第一主動圖案以及所述第二主動圖案。
  12. 一種用於製造半導體元件的方法，包括： 在基板的第一區中形成第一主動圖案，並在所述基板的第二區中形成第二主動圖案，其中所述第一主動圖案以及所述第二主動圖案自所述基板突出； 在所述基板以及所述第二區中的所述第二主動圖案上形成第二襯墊圖案以及第一襯墊圖案，其中所述第二襯墊圖案具有第二極性且所述第一襯墊圖案具有不同於所述第二極性的第一極性； 在所述基板以及所述第一區中的所述第一主動圖案上形成第三襯墊圖案，其中所述第三襯墊圖案具有所述第一極性； 在所述第一區中的所述第三襯墊圖案以及所述第二區中的所述第二襯墊圖案上形成隔離圖案；以及 藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案。
  13. 如申請專利範圍第12項所述的用於製造半導體元件的方法，其中在所述基板以及所述第二區中的所述第二主動圖案上形成所述第二襯墊圖案以及所述第一襯墊圖案包括： 在所述第一區中的所述基板及所述第一主動圖案上以及在所述第二區中的所述基板及所述第二主動圖案上形成所述第二襯墊圖案； 在所述第一區以及所述第二區中的所述第二襯墊圖案上形成所述第一襯墊圖案；以及 自所述第一區移除所述第一襯墊圖案以及所述第二襯墊圖案。
  14. 如申請專利範圍第13項所述的用於製造半導體元件的方法，其中自所述第一區移除所述第一襯墊圖案以及所述第二襯墊圖案包括： 在所述第二區中形成罩幕圖案； 首先使用所述罩幕圖案蝕刻所述第一區中的所述第一襯墊圖案；以及 其次使用所述罩幕圖案蝕刻所述第一區中的所述第二襯墊圖案。
  15. 如申請專利範圍第12項所述的用於製造半導體元件的方法，其中在所述基板以及所述第一區中的所述第一主動圖案上形成所述第三襯墊圖案更包括在所述第二區中的所述第一襯墊圖案上形成所述第三襯墊圖案。
  16. 如申請專利範圍第12項所述的用於製造半導體元件的方法，其中藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案包括在使所述隔離圖案凹陷的同時，移除形成於所述第一區中的所述第三襯墊圖案的部分以及形成於所述第二區中的所述第三襯墊圖案的部分以及形成於所述第二區中的所述第一襯墊圖案的部分。
  17. 如申請專利範圍第16項所述的用於製造半導體元件的方法，其中藉由使所述隔離圖案凹陷以暴露所述第一主動圖案以及所述第二主動圖案更包括在移除形成於所述第一區中的所述第三襯墊圖案的所述部分、形成於所述第二區中的所述第三襯墊圖案的所述部分以及形成於所述第二區中的所述第一襯墊圖案的所述部分同時在使所述隔離圖案凹陷之後，移除形成於所述第二區中的所述第二襯墊圖案的部分。
  18. 一種用於製造半導體元件的方法，包括： 在基板的第一區域中形成第一主動圖案，所述第一主動圖案自所述基板凸起； 在所述基板的第二區域中形成第二主動圖案，所述第二主動圖案自所述基板凸起； 在所述第一區域中形成第一襯墊圖案； 在所述第二區域中形成第二襯墊圖案； 藉由移除所述第一襯墊圖案的部分來暴露所述第一主動圖案的第一部分；以及 藉由移除所述第二襯墊圖案的部分來暴露所述第二主動圖案的第一部分， 其中所述第一主動圖案的所述第一部分具有第一極性，且所述第二主動圖案的所述第一部分具有第二極性。
  19. 如申請專利範圍第18項所述的用於製造半導體元件的方法，其中所述第一襯墊圖案安置於所述第一主動圖案的第二部分上，且所述第二襯墊圖案安置於所述第二主動圖案的第二部分上。
  20. 如申請專利範圍第19項所述的用於製造半導體元件的方法，其中所述第一主動圖案的所述第二部分具有所述第二極性，且所述第二主動圖案的所述第二部分具有所述第一極性。
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