CN105679757B - 半导体器件和制造该半导体器件的方法 - Google Patents

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Abstract

提供了一种半导体器件如下。有源鳍从衬底突出、在第一方向上延伸。第一器件隔离层设置在所述有源鳍的第一侧。第二器件隔离层设置在有源鳍的第二侧。第二器件隔离层的顶表面比第一器件隔离层的顶表面高，第二侧与第一侧相反。正常栅极在与第一方向交叉的第二方向上跨过有源鳍延伸。第一虚设栅极在第二方向上跨过有源鳍和第一器件隔离层延伸。第二虚设栅极在第二方向上跨过第二器件隔离层延伸。

Description

半导体器件和制造该半导体器件的方法
技术领域
本发明概念涉及半导体器件及制造该半导体器件的方法。
背景技术
随着半导体器件在尺寸上缩小，三维沟道结构被用于增加电流控制能力并减小半导体器件的短沟道效应(SCE)。
发明内容
根据本发明概念的示例性实施方式，提供一种半导体器件如下。有源鳍从衬底突出，在第一方向上延伸。第一器件隔离层设置在有源鳍的第一侧。第二器件隔离层设置在有源鳍的第二侧。第二器件隔离层的顶表面高于第一器件隔离层的顶表面，并且第二侧与第一侧相反。正常栅极在与第一方向交叉的第二方向上跨过有源鳍延伸。第一虚设栅极在第二方向上跨过有源鳍和第一器件隔离层延伸。第二虚设栅极在第二方向上跨过第二器件隔离层延伸。
根据本发明概念的示例性实施方式，提供了一种半导体器件如下。第一有源鳍从衬底突出，在第一方向上延伸。第二有源鳍从衬底突出，在第一方向上延伸。第二有源鳍在与第一方向交叉的第二方向上与第一有源鳍间隔开。第一器件隔离层设置在第一有源鳍的第一侧和第二有源鳍的第一侧。第二器件隔离层设置在第一有源鳍的第二侧和第二有源鳍的第二侧。第一有源鳍的第二侧与第一有源鳍的第一侧相反。第一虚设栅极在第二方向上延伸，与第一有源鳍、第二有源鳍和第一器件隔离层交叠。第二虚设栅极在第二方向上延伸，与第一有源鳍和第二器件隔离层交叠。
根据本发明概念的示例性实施方式，提供了一种半导体器件如下。有源鳍从衬底突出，在第一方向上延伸。第一器件隔离层设置在有源鳍的第一侧。第二器件隔离层设置在有源鳍的第二侧。第二器件隔离层具有比第一器件隔离层的顶表面高的顶表面。正常栅极在与第一方向交叉的第二方向上跨过有源鳍延伸。第一虚设栅极在第二方向上跨过第一器件隔离层延伸。第二虚设栅极在第二方向上跨过第二器件隔离层和有源鳍延伸。
根据本发明概念的示例性实施方式，提供了一种半导体器件如下。有源鳍从衬底突出，在第一方向上延伸。器件隔离层设置在有源鳍的一侧并且在与第一方向交叉的第二方向上延伸。正常栅极在与第一方向交叉的第二方向上跨过有源鳍延伸。第一虚设栅极在第二方向上跨过器件隔离层延伸。第二虚设栅极在第二方向上跨过有源鳍和器件隔离层延伸。
根据本发明概念的示例性实施方式，提供了一种制造半导体器件的方法如下。形成有源鳍。有源鳍从衬底突出，在第一方向上延伸。形成第一器件隔离层，第一器件隔离层在有源鳍的第一侧延伸。形成第二器件隔离层，第二器件隔离层在有源鳍的与第一侧相反的第二侧延伸。第二器件隔离层具有比第一器件隔离层的顶表面高的顶表面。形成第一虚设栅极，第一虚设栅极在与第一方向交叉的第二方向上跨过有源鳍和第一器件隔离层延伸。形成第二虚设栅极，第二虚设栅极在第二方向上跨过有源鳍延伸。形成第三虚设栅极，第三虚设栅极在第二方向上跨过第二器件隔离层延伸。第二虚设栅极夹置在第一虚设栅极和第三虚设栅极之间。第二虚设栅极用金属栅极替换。
根据本发明概念的示例性实施方式，提供了一种半导体器件如下。有源鳍从衬底突出，在第一方向上延伸。第一器件隔离层邻近有源鳍的第一侧。第二器件隔离层邻近有源鳍的与第一侧相反的第二侧。第一虚设栅极设置在有源鳍和第一器件隔离层上。有源鳍和第一器件隔离层之间的第一边界在第一虚设栅极之下。第二虚设栅极设置在有源鳍和第二器件隔离层上。有源鳍和第二器件隔离层之间的第二边界在第二虚设栅极之下。正常栅极设置在第一虚设栅极和第二虚设栅极之间的有源鳍上。
附图说明
发明概念的这些和其他特征将通过参照附图详细描述其示例性实施方式而变得更清楚，图中：
图1是根据本发明概念的示例性实施方式的半导体器件的布局图；
图2是图1所示的正常栅极的透视图；
图3A是沿着图1的线A-A截取的横截面图；
图3B是沿着图1的线B-B截取的横截面图；
图4是根据本发明概念的示例性实施方式的半导体器件的横截面图；
图5是根据本发明概念的示例性实施方式的半导体器件的布局图；
图6是沿着图5的线C-C截取的横截面图；
图7是根据本发明概念的示例性实施方式的半导体器件的横截面图；
图8是根据本发明概念的示例性实施方式的半导体器件的布局图；
图9是沿着图8的线D-D截取的横截面图；
图10是根据本发明概念的示例性实施方式的半导体器件的横截面图；
图11是根据本发明概念的示例性实施方式的半导体器件的布局图；
图12是沿着图11的线E-E截取的横截面图；
图13是根据本发明概念的示例性实施方式的半导体器件的横截面图；
图14和15是根据本发明概念的示例性实施方式的半导体器件的框图；
图16是包括根据本发明概念的示例性实施方式的半导体器件的片上系统(SoC)的框图；
图17是包括根据本发明概念的示例性实施方式的半导体器件的电子系统的框图；
图18至20示出包括根据本发明概念的示例性实施方式的半导体器件的示例性半导体系统；以及
图21至26示出根据本发明概念的制造半导体器件的方法的工艺步骤。
虽然一些横截面图的对应的平面图和/或透视图没有示出，但是在此所示的器件结构的横截面图提供对多个器件结构的支持，所述器件结构沿着两个不同方向延伸，如平面图中所示的，和/或所述器件结构在三个不同的方向延伸，如在透视图中所示的。两个不同的方向可以彼此正交或者可以彼此不正交。所述三个不同方向可以包括与所述两个不同方向正交的第三方向。所述多个器件结构可以集成在相同的电子装置中。例如，当器件结构(如，存储器单元结构或者晶体管结构)在横截面图中示出时，电子装置可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如通过电子装置的平面图示出的。所述多个器件结构可以布置成阵列和/或二维图案。
具体实施方式
下面，将参照附图详细描述本发明概念的示例性实施方式。但是，本发明概念可以以不同形式实施，并且不应解释为限制于在此描述的实施方式。在附图中，层和区域的厚度为了清楚而被夸大。也应该理解的是当元件被称为在另一个元件或者衬底之上时，它可以直接在所述另一元件或衬底上或者也可以存在中间层。还要理解的是当元件被称为耦接于或连接于另一元件时，它可以直接耦接到或连接到所述另一元件，或者也可以存在中间元件。在说明书和附图中相同的附图标记始终表示相同的元件。
下面，将参照图1至图3A和3B描述根据本发明概念的实施方式的半导体器件。
图1是根据本发明概念的示例性实施方式的半导体器件的布局图，图2是图1所示的正常栅极的透视图，图3A是沿着图1的线A-A截取的横截面图，而图3B是沿着图1的线B-B截取的横截面图。
参照图1至图3B，半导体器件1包括有源鳍F1至F5、虚设栅极110和120、正常栅极130和140以及器件隔离层20。
有源鳍F1至F5从衬底10突出，沿着第一方向X延伸。为了描述方便，将描述第一有源鳍。但是，本发明概念不局限于此，有源鳍的数量可以根据示例性实施方式而变化。
衬底10可以包括半导体材料。所述半导体材料可以包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs或InP，但是，本发明概念并不局限于此。例如，衬底10可以包括绝缘衬底。在这种情况下，衬底10例如可以是绝缘体上硅(SOI)衬底。如果衬底10是SOI衬底，则半导体器件1的响应速度可以提高。
有源鳍F1至F5中的每一个可以具有长边和短边。如图1所示，有源鳍F1至F5可以布置在衬底10上以例如沿着第二方向Y彼此间隔开。
在图1中，有源鳍F1至F5的长边方向是第一方向X，而有源鳍F1至F5的短边方向是第二方向Y，但是本发明概念并不局限于此。例如，有源鳍F1至F5的长边方向可以是第二方向Y，而有源鳍F1至F5的短边方向可以是第一方向X。
在示例性实施方式中，有源鳍F1至F5可以是衬底10的一部分。在这种情况下，有源鳍F1至F5可以由蚀刻衬底10而形成。替代地，有源鳍F1至F5可以是从衬底10生长的外延层。
有源鳍F1至F5可以由半导体材料形成，该半导体材料例如包括Si或SiGe。
在示例性实施方式中，有源鳍F1至F5以及衬底10可以由相同材料形成。例如，如果衬底10例如由Si形成，则有源鳍F1至F5可以由Si形成。本发明概念不局限于此。例如，衬底10和有源鳍F1至F5可以包括不同材料。在这种情况下，如果衬底10例如包括Si，则有源鳍F1至F5可以包括与Si不同的材料。在这种情况下，有源鳍F1至F5可以通过例如外延生长工艺形成在衬底10上。
在这个实施方式中，有源鳍F1至F3形成在第一有源区域ACT1中，而有源鳍F4和F5形成在第二有源区域ACT2中。本发明概念不局限于此，并且在每个有源区域内的有源鳍的数量可以根据示例性实施方式而变化。
场绝缘层22形成在衬底10上，覆盖有源鳍F1至F5的侧壁的下部部分，并且暴露有源鳍F1至F5的上部部分。场绝缘层22可以例如由氧化物层形成。
器件隔离层20形成在有源鳍F1至F5的一侧。例如，参照图3A，器件隔离层20形成在有源鳍F2的左侧。器件隔离层20和场绝缘层22可以在有源鳍F1至F5的长边和短边彼此相交的区域中彼此汇合。
器件隔离层20的底部表面定位在基本上与衬底10的顶表面相同的平面上。替代地，器件隔离层20的顶表面可以定位在与有源鳍F1至F5的顶表面基本上相同的平面上。
器件隔离层20可以由绝缘层形成。例如，器件隔离层20可以包括氧化物层、氮氧化物层或氮化物层，但是本发明概念并不局限于此。
器件隔离层20可以用于将有源鳍F1至F5彼此电绝缘。
正常栅极130和140形成在有源鳍F1至F5上，在与第一方向X交叉的第二方向Y上延伸，其中所述有源鳍F1至F5沿着所述第一方向X延伸。
本发明概念不局限于此。例如，正常栅极130和140可以相对于有源鳍F1至F5沿其延伸的第一方向成锐角或钝角延伸。
如图所示，正常栅极130和140在第一方向X上彼此间隔开。
每个正常栅极130和140可以包括金属栅极。正常栅极130和140可以包括第一金属层133和143以及第二金属层134和144。如图所示，正常栅极130和140可以通过叠置两层或多层第一金属层133和143以及第二金属层134和144来形成。
第一金属层133和143可以用于调节功函数，并且第二金属层134和144可以用于填充第一金属层133和143形成的空间。
如图3A所示，第一金属层133和143夹置在栅极绝缘层132和142以及第二金属层134和144之间。例如，第一金属层133和143共形地(conformally)覆盖栅极绝缘层132和142。在这种情况下，栅极绝缘层132和142是U形的，且第一金属层133和142也是U形的。第二金属层134和144填充U形第一金属层133和143的内侧。
另外，第一金属层133和143可以共形地覆盖场绝缘层22和有源鳍F1至F2。例如，如图3B所示，第一金属层133共形地覆盖场绝缘层22的顶表面以及有源鳍F2的侧壁和顶部。第二金属层143也可以共形地覆盖场绝缘层22和有源鳍F2。
第一金属层133和143例如可以由TiN、TaN、TiC、TiAlC和TaC中的至少一个形成。第二金属层134和144例如可以由W或Al形成，但是本发明概念不局限于此。第一金属层133和143以及第二金属层134和144可以按照各种构造形成。
正常栅极130和140可以例如通过栅极替换(gate replacement)工艺形成，但是本发明概念不局限于此。
替代地，正常栅极130和140可以由例如包括Si或SiGe的非金属材料形成。
栅极绝缘层132和142可以形成在正常栅极130和140之下。
栅极绝缘层132和142可以由具有比氧化硅高的介电常数的高k介电材料形成。栅极绝缘层132和142可以例如包括HfO2、ZrO2、LaO、Al2O3或Ta2O5，但是本发明概念不局限于此。
如图3A所示，栅极绝缘层132和142可以是U形的。例如，栅极绝缘层132和142沿着有源鳍F1至F5的顶表面以及正常栅极130和140的横向表面延伸。
另外，栅极绝缘层132和142可以沿着场绝缘层22的顶表面以及有源鳍F1至F5的横向表面和顶表面在第二方向Y上延伸。例如，如图3A和3B所示，栅极绝缘层132在第二方向Y上沿着场绝缘层22的顶表面、有源鳍F1至F5的横向表面和顶表面延伸。
正常间隔件131和141分别形成在正常栅极130和140的相反两侧处。例如，正常间隔件131形成在正常栅极130的相反两侧处，且正常间隔件141形成在正常栅极140的相反两侧处。
正常间隔件131和141是柱形的，但是本发明概念并不局限于此。例如，正常间隔件131和141的形状可以按照各种方式变化。
在此实施方式中，正常间隔件131和141可以例如由氮化物层形成，但是本发明概念并不局限于此。但是，正常间隔件131和141的构成可以按照各种方式变化。例如，正常间隔件131和141例如可以包括氧化物层和氮氧化物层中的至少一种。
虚设栅极110和120形成在器件隔离层20上、在第二方向Y上延伸。
例如，虚设栅极110在器件隔离层20上沿着第二方向Y延伸，而不与有源鳍F1至F5交叠。虚设栅极120在器件隔离层20上沿着第二方向延伸，与有源鳍F1至F5交叠。
在这种情况下，虚设栅极110仅形成在器件隔离层20上，而虚设栅极120形成在器件隔离层20和有源鳍F1至F5上。
如图所示，虚设栅极110和120沿着第一方向X彼此间隔开。另外，如图3A所示，虚设栅极120与正常栅极130在第一方向X上间隔开。
在图1中，在第二方向Y上延伸的虚设栅极110和120被示出，但是本发明概念不局限于此。例如，虚设栅极110和120相对于有源鳍F1至F5沿着其延伸的第一方向成锐角或钝角延伸。
在此实施方式中，每个虚设栅极110和120可以包括金属栅极。虚设栅极110和120可以分别包括第一金属层113和123以及第二金属层114和124。
在此实施方式中，包括在虚设栅极110和120内的第一金属层113和123以及第二金属层114和124基本上与包括在正常栅极130和140中的第一金属层133和143以及第二金属层134和144相同，后者在上面已经描述。
栅极绝缘层112和122形成在虚设栅极110和120之下。在此，形成在虚设栅极110和120之下的栅极绝缘层112和122可以与形成在正常栅极130和140之下的栅极绝缘层132和142基本上相同，后者已经在上面描述。
虚设间隔件111和121形成在虚设栅极110和120的相反两侧处。例如，虚设间隔件111形成在虚设栅极110的相反两侧处，而虚设间隔件121形成在虚设栅极120的相反两侧处。
虚设间隔件111和121可以与上面描述的正常间隔件131和141基本上相同。
杂质外延层31至33形成在有源鳍F1至F5上。例如，杂质外延层31形成在虚设栅极120和正常栅极130之间；杂质外延层32形成在两个相邻的正常栅极130和140之间；且杂质外延层33形成在正常栅极140的另一侧上。例如，杂质外延层33形成在正常栅极140的右侧，如图3A所示。
杂质外延层31至33可以形成在有源鳍F1至F5的一些蚀刻区域中。替代地，杂质外延层31至33可以例如通过外延生长工艺形成在有源鳍F1至F5上。
在示例性实施方式中，杂质外延层31至33可以是升高的源极或漏极区域。在这种情况下，杂质外延层31至33的顶表面可以比有源鳍F1至F5的顶表面高。
杂质外延层31至33可以例如由包含Si的半导体材料形成。本发明概念不局限于此。
如果半导体器件1是P型金属氧化物半导体(PMOS)晶体管，则杂质外延层31至33可以包括压应力材料。例如，所述压应力材料可以包括具有比硅(Si)大的晶格常数的材料，例如SiGe。
压应力材料可以通过向有源鳍F1至F5施加压应力而增加沟道区域的载流子的迁移率。
如果半导体器件1是N型金属氧化物半导体(NMOS)晶体管，则杂质外延层31至33可以包括与衬底10相同的材料或者张应力材料。例如，如果衬底10包括Si，则杂质外延层31至33可以包括Si或者具有比Si小的晶格常数的材料(例如，SiC或SiP)。
例如，张应力材料可以通过向有源鳍F1至F5施加张应力来增加沟道区域的载流子的迁移率。
图2中所示的层间介电层77可以覆盖虚设栅极110和120以及正常栅极130和140。
在此实施方式中，虚设栅极120形成在器件隔离层20和有源鳍F1至F5二者上。例如，在有源鳍F2和器件隔离层20之间的边界在虚设栅极120的下方。因此，形成为邻近虚设栅极120的杂质外延层31可以良好地生长而没有缺陷，如小面(facet)。
例如，虚设栅极120可以通过栅极替换工艺用金属栅极替换多晶硅栅极来形成。在形成包括多晶硅栅极的虚设栅极120之后，杂质外延层31可以形成在虚设栅极120和正常栅极130之间。
虚设栅极120和虚设间隔件121可以例如包括Si。在这种情况下，由于虚设栅极120和虚设间隔件121可以具有类似于包含Si的杂质外延层31的晶体结构，杂质外延层31的一部分可以从虚设栅极120和虚设间隔件121生长，且在这种情况下，杂质外延层31可以在不形成缺陷(如小面)的情况下生长。
在虚设栅极120不与器件隔离层20和有源鳍F1至F5交叠的情况下，在杂质外延层31的生长过程中，包含Si的杂质外延层31的生长可以被包含绝缘层的器件隔离层20干扰。器件隔离层20与杂质外延层31的这种干扰可以导致在杂质外延层31中产生缺陷(如小面)。
在示例性实施方式中，虚设栅极120形成在器件隔离层20与有源鳍F1至F5之间的边界处，因此虚设栅极120可以用于防止器件隔离层与有源鳍F1至F5之间的干扰，因此可以以可靠的方式形成杂质外延层31。因此，半导体器件的产品可靠性可以提高。
下面，将参照图4描述根据本发明概念的示例性实施方式的半导体器件。
图4是根据本发明概念的示例性实施方式的半导体器件的横截面图。为了简明和方便解释的缘故，与先前的实施方式基本上相同的内容将被省略。
参照图4，半导体器件2不同于半导体器件1之处在于虚设栅极110a和120a的构造。
例如，半导体器件2的虚设栅极110a和120a包括多晶硅栅极，不同于根据先前实施方式的半导体器件1。
虚设栅极110a和120a可以按照在栅极替换工艺中包含在虚设栅极110a和120a内的多晶硅栅极不被金属栅极替换的方式形成。
包含多晶硅栅极的虚设栅极110a和包含多晶硅栅极的虚设栅极120a在图4中示出，但是本发明概念并不局限于此。
例如，虚设栅极110a可以包括多晶硅栅极，而虚设栅极120a可以包括金属栅极。替代地，虚设栅极110a可以包括金属栅极，而虚设栅极120a可以包括多晶硅栅极。
下面，将参照图5和6描述根据本发明概念的示例性实施方式的半导体器件。
图5是根据本发明概念的示例性实施方式的半导体器件的布局图。图6是沿着图5的线C-C截取的横截面图。为了简明和方便解释的缘故，与先前实施方式基本上相同的内容将被省略。
参照图5和6，半导体器件3包括在第一有源区域ACT11中的有源鳍F11、F21和F31、在第二有源区域ACT12中的有源鳍F12、F22、F32、在第三有源区域ACT21中的有源鳍F41和F51、以及在第四有源区域ACT22中的有源鳍F42和F52。
有源鳍F11、F21和F31在第一方向X上与有源鳍F12、F22和F32间隔开，有源鳍F41和F51在第一方向X上与有源鳍F42和F52间隔开。
正常栅极150设置在有源鳍F11、F21、F31、F41和F51上，在第二方向Y上延伸并交叉有源鳍F11、F21、F31、F41和F51。正常栅极180、190和195设置在有源鳍F12、F22、F32、F42和F52上，在第二方向Y上延伸并交叉有源鳍F12、F22、F32、F42和F52。
第一虚设栅极160与有源鳍F11、F21、F31、F41和F52以及器件隔离层23交叠，在第二方向Y上延伸。
第二虚设栅极170与有源鳍F12、F22、F32、F42和F52以及器件隔离层23交叠，在第二方向Y上延伸。
包括在正常栅极150和180中的第一金属层153和183以及第二金属层154和184可以与先前实施方式中的对应元件基本上相同，后者已经在上面描述。另外，栅极绝缘层152和182以及正常间隔件151和181也可以与先前实施方式的对应元件基本上相同，后者已经在上面描述。
包括在虚设栅极160和170中的第一金属层163和173以及第二金属层164和174可以与先前实施方式的对应元件基本上相同，后者已经在上面描述。另外，栅极绝缘层162和172以及虚设间隔件161和171也可以与先前实施方式的对应元件基本上相同，后者已经在上面描述。
杂质外延层可以形成在设置于正常栅极的相反两侧处的有源鳍上。例如，杂质外延层41和42形成在设置于正常栅极150的相反两侧处的有源鳍F21上，而杂质外延层43和44形成在设置于正常栅极180的相反两侧处的有源鳍F22上。
由于虚设栅极160形成为邻近杂质外延层42，杂质外延层42可以以可靠方式形成。另外，由于虚设栅极170形成为邻近杂质外延层43，该杂质外延层43也可以以可靠方式形成。
下面，将参照图7描述根据本发明概念的示例性实施方式的半导体器件。
图7是根据本发明概念的示例性实施方式的半导体器件的横截面图。为了简明和方便解释的缘故，与先前实施方式基本相同的内容将被省略。
参照图7，在虚设栅极160a和170a的构造方面，半导体器件4与图5所示的根据先前实施方式的半导体器件3不同。
例如，半导体器件4的虚设栅极160a和170a包括多晶硅栅极，不同于根据先前实施方式的半导体器件3。
虚设栅极160a和170a可以按照虚设栅极160a和170a中包括的多晶硅栅极在栅极替换工艺中不被金属栅极替换的方式形成。
包括多晶硅栅极的虚设栅极160a和包括多晶硅栅极的虚设栅极170a在图7中示出，但是本发明概念并不局限于此。
例如，虚设栅极160a可以包括多晶硅栅极，而虚设栅极170a可以包括金属栅极。替代地，虚设栅极160a可以包括金属栅极，而虚设栅极170a可以包括多晶硅栅极。
下面，参照图8和9描述根据本发明概念的示例性实施方式的半导体器件。
图8是根据本发明概念的实施方式的半导体器件的布局图，而图9是沿着图8的线D-D截取的横截面图。为了简明和方便解释的缘故，与先前实施方式基本上相同的内容将被省略。
参照图8和9，半导体器件5的有源鳍F101至F104在第一方向X上延伸。
在这个实施方式中，有源鳍F101和F104的长边比有源鳍F102和F103的长边长。
第一器件隔离层24形成在有源鳍F101至F104的一侧(例如，图8中的左侧)。第二器件隔离层26形成在有源鳍F102和F103的另一侧(例如，图8中的右侧)。
如图所示，第二器件隔离层26可以形成在有源鳍F102和F103的另一侧(例如，图8中的右侧)。
第二器件隔离层26的底表面比第一器件隔离层24的底表面低。例如，第二器件隔离层26的底表面比第一器件隔离层24的底表面低第一预定距离H1。
第二器件隔离层26的底表面也比衬底10的顶表面(即，有源鳍F102的底表面)低。
第二器件隔离层26的顶表面比第一器件隔离层24的顶表面高。例如，第二器件隔离层26的顶表面比第一器件隔离层24的顶表面高预定距离H2。
于是，第二器件隔离层26的总高度比第一器件隔离层24的总高度高出第一距离H1和第二距离H2的和。
虚设栅极210设置在第一器件隔离层24上，在第二方向Y上延伸，不与有源鳍F101至F104交叠。虚设栅极220设置在第一器件隔离层24上，在第二方向Y上延伸且与有源鳍F101至F104交叠。
虚设栅极240设置在第二器件隔离层26上，在第二方向Y上延伸。虚设栅极240不与有源鳍F102和F103交叠而与有源鳍F101和F104交叠。
包括在虚设栅极210、220和240中的第一金属层213、223和243以及第二金属层214、224和244与先前实施方式的对应元件基本上相同，后者已经在上面描述。另外，栅极绝缘层212、222和242以及虚设间隔件211、221和241也可以与先前实施方式的对应元件基本上相同，后者已经在上面描述。
正常栅极230设置在有源鳍F101至F104上，在第二方向Y上延伸并交叉有源鳍F101至F104。
包括在正常栅极230中的第一金属层233和第二金属层234可以与先前实施方式的对应元件基本上相同，后者已经在上面描述。另外，栅极绝缘层232和正常间隔件231也与先前实施方式的对应元件基本上相同，后者已经在上面描述。
杂质外延层可以形成在设置于正常栅极230的相反两侧处的有源鳍上。例如，杂质外延层51和52形成在设置于正常栅极230的相反两侧处的有源鳍F102上。
由于虚设栅极220形成为邻近杂质外延层51，杂质外延层51可以以可靠方式形成。
下面，将参照图10描述根据本发明概念的示例性实施方式的半导体器件。
图10是根据本发明概念的示例性实施方式的半导体器件的横截面图。为了简明和方便解释的缘故，与先前实施方式基本上相同的内容将被省略。
参照图10，在虚设栅极210a、220a和240a的构造方面，半导体器件6与图8和9所示的根据先前实施方式的半导体器件5不同。
例如，半导体器件6的虚设栅极210a、220a和240a可以包括多晶硅栅极，不同于根据先前实施方式的半导体器件5。
虚设栅极210a、220a和240a可以按照包括在虚设栅极210a、220a和240a中的多晶硅栅极在栅极替换工艺中不被金属栅极替换的方式形成。
包括多晶硅栅极的虚设栅极210a、220a和240a在图10中示出，但是本发明概念并不局限于此。
例如，虚设栅极210a、220a和240a中的一个可以包括多晶硅栅极，而另两个虚设栅极可以包括金属栅极。
替代地，虚设栅极210a、220a和240a中的两个可以包括多晶硅栅极，而另一个可以包括金属栅极。
下面，将参照图11和12描述根据本发明概念的示例性实施方式的半导体器件。
图11是根据本发明概念的示例性实施方式的半导体器件的布局图，而图12是沿着图11的线E-E截取的横截面图。为了简明和方便解释的缘故，与先前实施方式基本上相同的内容将被省略。
参照图11和12，在虚设栅极250的布置方面，半导体器件7与图8和9所示的根据先前实施方式的半导体器件5不同。
例如，不同于虚设栅极240设置在第二器件隔离层26上、在第二方向Y上延伸而不与有源鳍F102和F103交叠的图8和9的半导体器件5，半导体器件7的虚设栅极250设置在第二器件隔离层26上，在第二方向Y上延伸，且与有源鳍F102和F103的一些部分交叠。
因此，形成为与虚设栅极250相邻的杂质外延层52可以以可靠的方式形成。
下面，将参照图13描述根据本发明概念的示例性实施方式的半导体器件。
图13是示出根据本发明概念的半导体器件的横截面图。为了简明和方便解释的缘故，与先前实施方式基本上相同的内容将被省略。
参照图13，在虚设栅极250a的布置方面，半导体器件8与图12中所示的根据先前实施方式的半导体器件7不同。
例如，半导体器件8的虚设栅极250a可以包括多晶硅栅极，不同于根据先前实施方式的半导体器件7。
虚设栅极250a可以以虚设栅极250a中包括的多晶硅栅极在栅极替换工艺中不被金属栅极替换的方式形成。
在虚设栅极210和220以及250a中，仅虚设栅极250a包括多晶硅栅极，但是本发明概念并不局限于此。
例如，至少一个虚设栅极210和220可以包括多晶硅栅极。
图14和15是根据本发明概念的示例性实施方式的半导体器件的框图。
首先参照图14，半导体器件13包括逻辑区域510和静态随机存取存储器(SRAM)形成区域420。第一晶体管411设置在逻辑区域410中，而第二晶体管421设置在SRAM形成区域420中。
第一晶体管411和第二晶体管421可以彼此不同。例如，第一晶体管411可以包括上述半导体器件5，而第二晶体管421可以包括上述半导体器件3。本发明概念并不局限于此。第一晶体管411和第二晶体管421的构造可以按照各种方式变化。
接着，参照图15，半导体器件14可以包括逻辑区域410，且彼此不同的第三和第四晶体管412和422形成在逻辑区域410中。彼此不同的第三和第四晶体管412和422也可以形成在SRAM形成区域420(未示出)中。
第三晶体管412和第四晶体管422可以彼此不同。例如，第三晶体管412可以是N型金属氧化物半导体(NMOS)晶体管，而第四晶体管422可以是P型金属氧化物半导体(PMOS)晶体管，但是本发明概念并不局限于此。
第三和第四晶体管412和422可以包括根据本发明概念的示例性实施方式的半导体器件1至8中的至少一个。
在图14中，逻辑区域410和SRAM形成区域420借助于示例示出，但是本发明概念并不局限于此。例如，本发明概念也可以应用于逻辑区域410和形成其他类型存储器的区域。例如，其他存储器可以包括动态随机存取存储器(DRAM)、磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)等。
图16是根据本发明概念的示例性实施方式的半导体器件的片上系统(SoC)系统的框图。
参照图16，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040以及外围电路1050。
CPU 1010可以执行驱动SoC系统1000所需的算术运算。在本发明概念的一些示例性实施方式中，CPU 1010可以由包括多个核的多核环境构造。
多媒体系统1020可以在SoC系统1000执行各种多媒体功能时使用。多媒体系统1020可以包括三维(3D)引擎模块、视频编解码器、显示系统、摄像机系统和后处理器。
总线1030可以在CPU 1010、多媒体系统1020、存储器系统1040、和外围电路1050执行彼此的数据通信时使用。在本发明概念的一些示例性实施方式中，总线1030可以具有多层结构。例如，总线1030包括多层先进高性能总线(AHB)或者多层先进可扩展接口(AXI)，但是本发明概念并不局限于此。
存储器系统1040可以提供连接到外部存储器(例如，DRAM 1060)的应用处理器1001的高速运算所需的环境。在本发明概念的一些示例性实施方式中，存储器系统1040可以包括单独的控制器(例如，DRAM控制器)，用于控制外部存储器(例如，DRAM 1060)。
外围电路1050可以提供SoC系统1000连接到外部装置(例如，主板)所需的环境。因此，外围电路1050可以包括与连接到SoC系统1000的外部装置兼容的各种接口。
DRAM 1060可以作用为应用处理器1001操作所需的工作存储器。在本发明概念的一些示例性实施方式中，如图所示，DRAM 1060可以定位在应用处理器1001外侧。在这种情况下，DRAM 1060可以按照层叠封装(PoP)形式与应用处理器1001封装。替代地，DRAM 1060可以是应用处理器1001的一部分。在这种情况下，DRAM 1060可以在其制造过程中与应用处理器集成。
SoC系统1000的至少一个部件可以采用根据本发明概念的一些示例性实施方式的半导体器件1至8中的一个。
图17是包括根据本发明概念的示例性实施方式的半导体器件的电子系统的框图。
参照图17，电子系统1100包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O 1120、存储器装置1130和/或接口1140可以通过总线1150彼此连接。总线1150对应于数据通过其移动的路径。
控制器1110可以包括以下至少一个：微处理器、数字信号处理器、微控制器和能够执行列出的这些元件的类似功能的逻辑元件。I/O 1120可以包括键区、键盘、显示装置等。存储器装置1130可以存储数据和/或命令。接口1140可以执行将数据传输到通信网络或者从通信网络接收数据的功能。接口1140可以是有线的或无线的。例如，接口1140可以包括天线或有线/无线收发器，等等。
虽然未示出，电子系统1100可以进一步包括高速DRAM和/或SRAM作为工作存储器，用于提高控制器1110的性能。
根据本发明概念的一些示例性实施方式的半导体器件1至8可以设置在存储器装置1130中或者可以作为控制器1110或I/O 1120的一些部件提供。
电子系统1100可以应用于个人数字助理(PDA)、便携计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中传输和/或接收信息的任何类型的电子装置。
图18至20示出示例性电子系统，根据本发明概念的一些实施方式的半导体器件可以应用于该电子系统。
图18示出包括根据本发明概念的示例性实施方式的半导体器件的平板PC，图19示出包括根据本发明概念的示例性实施方式的半导体器件的笔记本电脑，而图20示出包括根据本发明概念的示例性实施方式的半导体器件的智能电话。另外，根据本发明概念的示例性半导体器件也可以应用于在此未示出的其他消费电子产品。
例如，消费电子产品可以包括计算机、超便携个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携计算机、无线电话、移动电话、电子书、便携多媒体播放器(PMP)、便携游戏机、导航装置、黑盒子、数字摄像机、三维(3D)电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器等。
图21至26是示出根据本发明的示例性实施方式的制造半导体器件的方法中的中间工艺步骤的视图。
首先，参照图21，从衬底10突出并在一个方向上延伸的有源鳍F102形成在衬底10上。
例如，有源鳍F102可以通过蚀刻衬底10来形成。替代地，有源鳍F102可以通过在衬底10上形成包括半导体材料的外延层并图案化所形成的外延层而形成。
接着，参照图22，通过蚀刻有源鳍F102的一侧(例如有源鳍F102的左侧)形成第一沟槽T1。该衬底10的顶表面可以通过第一沟槽T1暴露。
接着，参照图23，第一器件隔离层24被形成为填充第一沟槽(图22的T1)并围绕有源鳍F102。第一器件隔离层24可以在第二方向Y上延伸，例如，如图8中所示。
参照图24，通过蚀刻有源鳍F102的另一侧(例如，有源鳍F102的右侧)形成第二沟槽T2。第二沟槽T2形成为比第一沟槽(图22的T1)低第一距离H1。例如，在形成第二沟槽T2的过程中，可以蚀刻衬底10的顶部部分。
接着，参照图25，第二沟槽(图24的T2)被第二器件隔离层26填充。例如，第二器件隔离层26形成为比有源鳍F102的顶表面高第二距离H2。于是，第二器件隔离层26的顶表面比第一器件隔离层24的顶表面以及有源鳍F102的顶表面高第二距离H2。
接着，参照图26，虚设栅极210a、220a、230a和240a形成在有源鳍F102以及第一和第二器件隔离层24和26上。
例如，虚设栅极210a形成在第一器件隔离层24上、在第二方向(图8的Y)上延伸，而不与有源鳍F102交叠。虚设栅极220a形成在有源鳍F102以及第一器件隔离层24上、在第二方向(图8的Y)上延伸。
另外，虚设栅极230a可以形成在有源鳍F102上、在第二方向(图8的Y)上延伸，且虚设栅极240a可以形成在第二器件隔离层26上，在第二方向(图8的Y)上延伸。
接着，间隔件211、221、231和241分别形成在虚设栅极210a、220a、230a和240a的相反两侧处。间隔件211、221、231和241可以包括相对于虚设栅极210a、220a、230a和240a具有蚀刻选择性的材料。
接着，杂质外延层51和52形成在设置于虚设栅极230a的相反两侧处的有源鳍F102上。在这个实施方式中，杂质外延层51和52可以例如通过外延生长工艺形成。
以这样的方式，在杂质外延层51和52通过外延生长工艺形成的情况下，杂质外延层51和52的生长会被邻近杂质外延层51和52形成的绝缘层干扰。例如，由于绝缘层的干扰，杂质外延层51和52可以包括缺陷，如小面。
在这个实施方式中，虚设栅极220a和间隔件221a形成为邻近杂质外延层51，所述虚设栅极220a和间隔件221包括具有与杂质外延层51中包括的材料类似的晶体结构的材料。因此，杂质外延层51可以通过外延生长工艺在没有缺陷或者减少缺陷的情况下生长。
此后，利用栅极替换工艺，虚设栅极210a、220a、230a和240a被金属栅极替换，由此制造图9中所示的半导体器件5。
另外，图10中所示的半导体器件6可以通过利用栅极替换工艺将虚设栅极210a、220a、230a和240a中的仅虚设栅极230a用金属栅极替换来制造。
此外，图12的半导体器件7和图13的半导体器件8可以分别通过在第二器件隔离层26和有源鳍F102上形成虚设栅极240a来制造。
另外，图2的半导体器件1、图4的半导体器件2、图6的半导体器件3以及图7的半导体器件4可以通过跳过形成第二器件隔离层26的工艺而制造。
虽然已经参照其示例性实施方式图示和描述了本发明概念，但是对于本领域技术人员而言明显的是在不背离如所附权利要求书限定的本发明概念的精髓和范围的前提下，可以在形式和细节上做出各种变化。
本申请要求2014年12月3日在韩国专利局提交的韩国专利申请第10-2014-0172248号的优先权，其公开内容通过引用整体结合于此。

Claims (36)

1.一种半导体器件，包括：
多个有源鳍，所述多个有源鳍从衬底突出并在第一方向上延伸；
第一器件隔离层，所述第一器件隔离层设置在所述有源鳍的第一侧；
第二器件隔离层，所述第二器件隔离层设置在所述有源鳍的第二侧，其中，所述第二器件隔离层的顶表面比所述第一器件隔离层的顶表面高，并且所述第二侧与所述第一侧相反；
正常栅极，所述正常栅极在与所述第一方向交叉的第二方向上跨过所述有源鳍延伸；
第一虚设栅极，所述第一虚设栅极在所述第二方向上跨过所述有源鳍和所述第一器件隔离层延伸；以及
第二虚设栅极，所述第二虚设栅极在所述第二方向上跨过所述第二器件隔离层延伸，
其中所述第二虚设栅极设置在所述第二器件隔离层的边界内并且所述第二虚设栅极与所述有源鳍的所述第二侧间隔开，以及
其中所述第二器件隔离层的顶表面高于所述第一器件隔离层的顶表面和所述有源鳍的顶表面；以及
第三虚设栅极，所述第三虚设栅极在所述第二方向上跨过所述第一器件隔离层，
其中所述第三虚设栅极设置在所述第一器件隔离层的边界内并且所述第三虚设栅极与所述有源鳍的所述第一侧间隔开。
2.如权利要求1所述的半导体器件，其中，所述第二器件隔离层的底表面比所述第一器件隔离层的底表面低。
3.如权利要求2所述的半导体器件，其中，所述第二器件隔离层的底表面比所述衬底的顶表面低。
4.如权利要求1所述的半导体器件，其中，所述第二虚设栅极远离所述有源鳍的第一侧。
5.如权利要求1所述的半导体器件，其中，所述第二虚设栅极与所述第二器件隔离层和至少一个有源鳍交叠。
6.如权利要求1所述的半导体器件，还包括：
杂质外延层，所述杂质外延层设置在所述有源鳍上且在所述第一虚设栅极和邻近所述第一虚设栅极的正常栅极之间。
7.如权利要求1所述的半导体器件，其中，所述正常栅极、所述第一虚设栅极和所述第二虚设栅极中的每一个包括金属栅极。
8.如权利要求1所述的半导体器件，其中，所述正常栅极包括金属栅极，所述第一虚设栅极和所述第二虚设栅极中的至少一个包括多晶硅栅极。
9.如权利要求1所述的半导体器件，还包括：
第三虚设栅极，所述第三虚设栅极在所述第二方向上跨过所述第一器件隔离层延伸并且与所述有源鳍的第一侧间隔开。
10.如权利要求9所述的半导体器件，其中，所述正常栅极和所述第一虚设栅极至第三虚设栅极中的每一个包括金属栅极。
11.如权利要求9所述的半导体器件，其中，所述正常栅极包括金属栅极，所述第一虚设栅极至第三虚设栅极中的至少一个包括多晶硅栅极。
12.一种半导体器件，包括：
从衬底突出并在第一方向上延伸的第一有源鳍；
从衬底突出并在第一方向上延伸的第二有源鳍，其中所述第二有源鳍在与所述第一方向交叉的第二方向上与所述第一有源鳍间隔开；
设置在所述第一有源鳍的第一侧和所述第二有源鳍的第一侧的第一器件隔离层；
设置在所述第一有源鳍的第二侧和所述第二有源鳍的第二侧的第二器件隔离层，其中所述第一有源鳍的第二侧与所述第一有源鳍的第一侧相反；
在所述第二方向上延伸并且与所述第一有源鳍、第二有源鳍和第一器件隔离层交叠的第一虚设栅极；以及
在所述第二方向上延伸并且与所述第一有源鳍和第二器件隔离层交叠的第二虚设栅极，
其中所述第二虚设栅极设置在所述第二器件隔离层的边界内并且所述第二虚设栅极与所述有源鳍的所述第二侧间隔开，以及
其中所述第二器件隔离层的顶表面高于所述第一器件隔离层的顶表面和所述有源鳍的顶表面；以及
第三虚设栅极，所述第三虚设栅极在所述第二方向上延伸并且与所述第一器件隔离层交叠，
其中所述第三虚设栅极设置在所述第一器件隔离层的边界内并且所述第三虚设栅极与所述有源鳍的所述第一侧间隔开。
13.如权利要求12所述的半导体器件，其中，所述第二虚设栅极与所述第二有源鳍的一部分交叠。
14.如权利要求12所述的半导体器件，还包括：
在所述第二方向上跨过所述第一器件隔离层延伸并与所述第一有源鳍和第二有源鳍间隔开的第三虚设栅极。
15.如权利要求12所述的半导体器件，还包括：
在所述第二方向上跨过所述第一有源鳍和第二有源鳍延伸的正常栅极，其中所述正常栅极包括金属栅极，所述第一虚设栅极和第二虚设栅极中的至少一个包括多晶硅栅极。
16.如权利要求12所述的半导体器件，其中，所述第二器件隔离层的顶表面比所述第一器件隔离层的顶表面高。
17.如权利要求16所述的半导体器件，其中，所述第二器件隔离层的底表面比所述第一器件隔离层的底表面低。
18.如权利要求17所述的半导体器件，其中，所述第二器件隔离层的底表面比所述衬底的顶表面低。
19.一种半导体器件，包括：
从衬底突出并在第一方向上延伸的多个有源鳍；
设置在所述有源鳍的一侧并在与所述第一方向交叉的第二方向上延伸的器件隔离层；
在与所述第一方向交叉的第二方向上跨过所述有源鳍延伸的正常栅极；
在所述第二方向上跨过所述器件隔离层延伸的第一虚设栅极；以及
在所述第二方向上跨过所述有源鳍和所述器件隔离层延伸的第二虚设栅极。
20.如权利要求19所述的半导体器件，其中，所述正常栅极包括金属栅极，所述第一虚设栅极和所述第二虚设栅极中的至少一个包括多晶硅栅极。
21.一种半导体器件，包括：
多个有源鳍，所述多个有源鳍从衬底突出并在第一方向上延伸；
第一器件隔离层，所述第一器件隔离层设置在所述有源鳍的第一侧；
第二器件隔离层，所述第二器件隔离层设置在所述有源鳍的第二侧，其中，所述第二器件隔离层的顶表面比所述第一器件隔离层的顶表面高，并且所述第二侧与所述第一侧相反；
正常栅极，所述正常栅极在与所述第一方向交叉的第二方向上跨过所述有源鳍延伸；
第一虚设栅极，所述第一虚设栅极在所述第二方向上跨过所述有源鳍和所述第一器件隔离层延伸；以及
第二虚设栅极，所述第二虚设栅极在所述第二方向上跨过所述第二器件隔离层延伸，
其中所述第二虚设栅极设置在所述第二器件隔离层的边界内并且所述第二虚设栅极与所述有源鳍的所述第二侧间隔开。
22.如权利要求21所述的半导体器件，其中，所述第二器件隔离层的底表面比所述第一器件隔离层的底表面低。
23.如权利要求21所述的半导体器件，其中，所述第二虚设栅极远离所述有源鳍的所述第二侧。
24.如权利要求21所述的半导体器件，其中，所述第二虚设栅极与所述第二器件隔离层和至少一个有源鳍交叠。
25.如权利要求21所述的半导体器件，其中，所述正常栅极、所述第一虚设栅极和所述第二虚设栅极中的每一个包括金属栅极。
26.如权利要求21所述的半导体器件，其中，所述正常栅极包括金属栅极，所述第一虚设栅极和所述第二虚设栅极中的至少一个包括多晶硅栅极。
27.如权利要求24所述的半导体器件，还包括：
第三虚设栅极，所述第三虚设栅极在所述第二方向上跨过所述第一器件隔离层延伸并且与所述有源鳍的所述第一侧间隔开。
28.如权利要求27所述的半导体器件，其中，所述正常栅极、所述第一虚设栅极、所述第二虚设栅极和所述第三虚设栅极中的每一个包括金属栅极。
29.如权利要求27所述的半导体器件，其中，所述正常栅极包括金属栅极，所述第一虚设栅极、所述第二虚设栅极和所述第三虚设栅极中的至少一个包括多晶硅栅极。
30.如权利要求21所述的半导体器件，其中
所述正常栅极在所述第二方向上跨过所述多个有源鳍中的第一有源鳍和第二有源鳍延伸，其中所述正常栅极包括金属栅极，所述第一虚设栅极和所述第二虚设栅极中的至少一个包括多晶硅栅极。
31.如权利要求21所述的半导体器件，其中，所述第二器件隔离层的所述顶表面比所述多个有源鳍的顶表面高。
32.如权利要求21所述的半导体器件，还包括：
杂质外延层，所述杂质外延层设置在所述有源鳍上且在所述第一虚设栅极和邻近所述第一虚设栅极的正常栅极之间，
其中所述杂质外延层的顶表面比所述第二器件隔离层的所述顶表面高。
33.如权利要求21所述的半导体器件，其中，所述有源鳍和所述第一器件隔离层的在其上形成有所述第一虚设栅极的顶表面被形成为低于所述第二器件隔离层的在其上形成有所述第二虚设栅极的所述顶表面。
34.如权利要求21所述的半导体器件，
其中，所述正常栅极、所述第一虚设栅极和所述第二虚设栅极中的每一个包括叠置在彼此上的两个或多个金属层，
其中，所述两个或多个金属层在所述正常栅极、所述第一虚设栅极和所述第二虚设栅极之间是相同的。
35.一种半导体器件，包括：
多个有源鳍，所述多个有源鳍从衬底突出并在第一方向上延伸；
器件隔离层，所述器件隔离层设置在所述有源鳍的第一侧并且在与所述第一方向交叉的第二方向上延伸；
正常栅极，所述正常栅极在所述第二方向上跨过所述有源鳍延伸；
第一虚设栅极，所述第一虚设栅极在所述第二方向上跨过所述器件隔离层延伸，其中所述第一虚设栅极设置在所述器件隔离层的边界内并且所述第一虚设栅极与所述有源鳍的末端间隔开；以及
第二虚设栅极，所述第二虚设栅极在所述第二方向上跨过所述有源鳍和所述器件隔离层延伸。
36.如权利要求35所述的半导体器件，其中，所述正常栅极包括金属栅极，所述第一虚设栅极和所述第二虚设栅极中的至少一个包括多晶硅栅极。
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