DE102021118267A1 - Metall-oxid-halbleitervorrichtungen mit erweitertem drain mit einer multi-dicken-buffer-dielektrikumsschicht - Google Patents

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Abstract

Strukturen für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain und Verfahren zum Bilden einer Struktur für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain. Erste und zweite Source-/Drain-Regionen sind in einem Substrat gebildet, und eine Gate-Elektrode ist über dem Substrat gebildet. Die Gate-Elektrode weist eine Seitenwand auf, und die Gate-Elektrode ist lateral zwischen der ersten Source-/Drain-Region und der zweiten Source-/Drain-Region positioniert. Eine Buffer-Dielektrikum-Schicht ist gebildet, die eine erste Dielektrikum-Schicht umfasst, die einen ersten Abschnitt aufweist, der zwischen dem Substrat und der Gate-Elektrode positioniert ist. Die Dielektrikum-Schicht weist auch einen zweiten Abschnitt auf, der auf dem Substrat lateral zwischen der Seitenwand der Gate-Elektrode und der ersten Source-/Drain-Region positioniert ist. Der erste Abschnitt der Dielektrikum-Schicht weist eine erste Dicke auf, und der zweite Abschnitt der ersten Dielektrikum-Schicht weist eine zweite Dicke auf, die geringer als die erste Dicke ist.

Description

  • HINTERGRUND
  • Die Erfindung betrifft allgemein eine Halbleiter-Vorrichtung und die Fertigung eines integrierten Schaltkreises und insbesondere Strukturen für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain und Verfahren zum Bilden einer Struktur für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain.
  • Integrierte Schaltkreise mit hoher Spannung, die beispielsweise in Mikrowellen-/RF-Leistungsverstärkern verwendet werden, erfordern typischerweise eine spezialisierte Schaltkreistechnologie, die in der Lage ist, höheren Spannungen standzuhalten. Metall-Oxid-Halbleiter-Vorrichtungen mit erweitertem Drain (extended-drain metal-oxide-semiconductor; EDMOS), auch bekannt als lateral diffundierte Metall-Oxid-Halbleiter-Vorrichtungen (laterallydiffused metal-oxide-semiconductor; LDMOS), sind dazu ausgelegt, derartige höhere Spannungen zu bewältigen, indem sie zusätzliche Transistormerkmale, wie etwa einen erweiterten Drain, einbinden, die die Fähigkeit zum Bewältigen der höheren Spannungen fördern. Jedoch machen erhöhte Drain-Spannungen eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain höchst anfällig für eine durch eine Injektion heißer Ladungsträger verursachte Beschädigung. Die durch die Injektion heißer Ladungsträger verursachte Beschädigung kann den linearen Drain-Strom degradieren. Folglich kann die Fähigkeit, eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain in Automobilanwendungen, sowie anderen Anwendungen, zu verwenden, eingeschränkt sein.
  • Verbesserte Strukturen für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain und Verfahren zum Bilden einer Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain werden benötigt.
  • KURZER ABRISS
  • In einer Ausführungsform wird eine Struktur für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain bereitgestellt. Die Struktur umfasst erste und zweite Source-/Drain-Regionen in einem Substrat und eine Gate-Elektrode über dem Substrat. Die Gate-Elektrode weist eine Seitenwand auf, und die Gate-Elektrode ist zwischen der ersten Source-/Drain-Region und der zweiten Source-/Drain-Region lateral positioniert. Eine Buffer-Dielektrikum-Schicht ist gebildet, die eine Dielektrikum-Schicht umfasst, die einen ersten Abschnitt aufweist, der zwischen dem Substrat und der Gate-Elektrode positioniert ist. Die Dielektrikum-Schicht weist auch einen zweiten Abschnitt auf, der auf dem Substrat lateral zwischen der Seitenwand der Gate-Elektrode und der ersten Source-/Drain-Region positioniert ist. Der erste Abschnitt der Dielektrikum-Schicht weist eine erste Dicke auf, und der zweite Abschnitt der Dielektrikum-Schicht weist eine zweite Dicke auf, die geringer als die erste Dicke ist.
  • In einer Ausführungsform wird ein Verfahren zum Bilden einer Struktur für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain bereitgestellt. Das Verfahren umfasst ein Bilden einer Dielektrikum-Schicht einer Buffer-Dielektrikum-Schicht auf einem Substrat, ein Bilden einer Gate-Elektrode über dem Substrat, die einen ersten Abschnitt der Dielektrikum-Schicht bedeckt, ein Abdünnen eines zweiten Abschnitts der Dielektrikum-Schicht angrenzend an eine Seitenwand der Gate-Elektrode, und ein Bilden einer ersten Source-/Drain-Region und einer zweiten Source-/Drain-Region in dem Substrat. Die Gate-Elektrode wird zwischen der ersten Source-/Drain-Region und der zweiten Source-/Drain-Region lateral positioniert, und der zweite Abschnitt der ersten Dielektrikum-Schicht wird auf dem Substrat lateral zwischen der Gate-Elektrode und der ersten Source-/Drain-Region positioniert. Der erste Abschnitt der Dielektrikum-Schicht weist eine erste Dicke auf, und der zweite Abschnitt der Dielektrikum-Schicht weist eine zweite Dicke auf, die geringer als die erste Dicke ist.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Beschreibung einbezogen sind und einen Teil von ihr darstellen, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen, zusammen mit einer oben gegebenen allgemeinen Beschreibung der Erfindung und der nachstehend gegebenen detaillierten Beschreibung der Ausführungsformen, dazu, die Ausführungsformen der Erfindung zu erläutern. In den Zeichnungen beziehen sich gleiche Bezugszeichen auf gleiche Merkmale in den verschiedenen Ansichten.
    • 1 ist eine Querschnittsansicht einer Struktur in einem anfänglichen Fertigungsstadium gemäß Ausführungsformen der Erfindung.
    • 2-6 sind Querschnittsansichten der Struktur in auf 1 folgenden aufeinanderfolgenden Fertigungsstadien.
    • 7 ist ein Log-Log-Plot, der die Verbesserung der zeitabhängigen Degradation des linearen Drain-Stroms für exemplarische Metall-Oxid-Halbleiter-Vorrichtungen mit erweitertem Drain mit einer gestuften Buffer-Dielektrikum-Schicht und ohne eine Buffer-Dielektrikum-Schicht zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Unter Bezugnahme auf 1 und gemäß Ausführungsformen der Erfindung umfasst eine Struktur 10 für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain ein Substrat 12 und Grabenisolationsregionen 14, 16, die in dem Substrat 12 dazu angeordnet sind, eine aktive Region zu umgeben. Das Substrat 12 kann von einem einkristallinen Halbleitermaterial, wie etwa einkristallinem Silizium, umfasst sein und kann leicht dotiert sein, um eine p-Typ-Leitfähigkeit aufzuweisen. Die Grabenisolationsregionen 14, 16 können durch Definieren von Flachgräben in dem Substrat 12 mit Lithografie- und Ätzprozessen, Abscheiden eines dielektrischen Materials, um die Flachgräben zu füllen, und Planarisieren und/oder Vertiefen des dielektrischen Materials gebildet werden. Das dielektrische Material, das die Grabenisolationsregionen 14, 16 umfasst, kann Siliziumdioxid und/oder ein anderer elektrischer Isolator sein, der durch chemische Dampfabscheidung abgeschieden wurde.
  • In der aktiven Region des Substrats 12 sind Wells 18, 20 gebildet. Die Wells 18, 20 schneiden verschiedene Abschnitte einer oberen Oberfläche 11 des Substrats 12 und ein Abschnitt des Substrats 12 ist zwischen dem Well 18 und dem Well 20 positioniert. Der Well 18 ist von einem Halbleitermaterial umfasst, das dazu dotiert ist, einen Leitfähigkeitstyp einer zu dem Leitfähigkeitstyp des Halbleitermaterials des Wells 20 entgegengesetzten Polarität aufzuweisen. Der Well 18 kann durch Einführen eines Dotierstoffs durch beispielsweise eine Ionenimplantation mit gegebenen Implantationsbedingungen in das Substrat 12 gebildet werden. Der Well 20 kann durch Einführen eines unterschiedlichen Dotierstoffs eines entgegengesetzten Leitfähigkeitstyps durch beispielsweise eine Ionenimplantation in das Substrat 12 gebildet werden. Eine strukturierte Implantationsmaske kann gebildet werden, um einen ausgewählten Bereich auf der oberen Oberfläche 11 zu definieren, der für jede individuelle Implantation exponiert wird. Die Implantationsmasken bedecken verschiedene Bereiche auf der oberen Oberfläche 11, um, wenigstens teilweise, den Ort und die horizontalen Abmessungen der Wells 18, 20 zu bestimmen. Jede Implantationsmaske kann eine Schicht eines Materials, wie etwa eines organischen Photoresists, umfassen, das aufgebracht und derart strukturiert wird, dass Bereiche auf der oberen Oberfläche 11 bedeckt und maskiert sind. Jede Implantationsmaske weist eine Dicke und eine Stoppkraft auf, die ausreichend ist, um die maskierten Bereiche gegen ein Empfangen einer Dosis der implantierten Ionen zu blockieren.
  • Die Implantationsbedingungen (z.B. Ionenspezies, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Eigenschaften des Wells 18 abzustimmen. Ein separater Satz von Implantationsbedingungen (z.B. Ionenspezies, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Eigenschaften des Wells 20 abzustimmen. In einer Ausführungsform, in der das Substrat 12 eine p-Typ-Leitfähigkeit aufweist, kann der Well 18 Halbleitermaterial enthalten, das mit einem n-Typ-Dotierstoff (z.B. Phosphor und/oder Arsen) dotiert ist, um eine n-Typ-Leitfähigkeit bereitzustellen, und der Well 20 kann ein Halbleitermaterial enthalten, das mit einem p-Typ-Dotierstoff (z.B. Bor) dotiert ist, um eine p-Typ Leitfähigkeit bereitzustellen.
  • Eine Dielektrikum-Schicht 22 wird über der oberen Oberfläche 11 des Substrats 12 und den Grabenisolationsregionen 14, 16, abgeschieden und dann durch Lithografie- und Ätzprozesse strukturiert. In einer Ausführungsform kann die Dielektrikum-Schicht 22 von Siliziumdioxid umfasst sein. In einer Ausführungsform kann die Dielektrikum-Schicht 22 von einem Hochtemperatur-Siliziumdioxid umfasst sein, das durch thermische Oxidation gebildet wurde.
  • Eine Ätzmaske 24 kann durch einen Lithografieprozess auf der Dielektrikum-Schicht 22 an einer Position gebildet werden, die sich über einem Abschnitt des Wells 20 befindet. Die Ätzmaske 24 kann ein organisches Photoresist umfassen, das durch einen Spin-Coating-Prozess aufgebracht, vorgebacken, durch eine Fotomaske projiziertem Licht ausgesetzt, nach der Belichtung gebacken, und mit einem chemischen Entwickler entwickelt wurde, um eine Form an einem beabsichtigten Ort auf der Dielektrikum-Schicht 22 zu definieren.
  • Unter Bezugnahme auf 2, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens, wird die Dielektrikum-Schicht 22 durch einen Ätzprozess geätzt, wobei die Ätzmaske 24 vorhanden ist. Der Ätzprozess kann ein reaktiver Ionenätzprozess sein, und ein verbleibender Abschnitt der Dielektrikum-Schicht 22 unter der Form der Ätzmaske 24 wird während des reaktiven Ionenätzprozesses geschützt. Nach Abschluss des Ätzprozesses wird die Ätzmaske 24 gestrippt. Der verbleibende Abschnitt der Dielektrikum-Schicht 22 befindet sich über einem Abschnitt des Wells 20.
  • Die Dielektrikum-Schicht 22 weist gegenüberliegende Seitenwände oder Seitenoberflächen 26, 28, eine obere Oberfläche 30, die sich von einer Seitenoberfläche 26 zu der gegenüberliegenden Seitenoberfläche 28 erstreckt, und eine untere Oberfläche gegenüber der oberen Oberfläche 30 auf. Die untere Oberfläche der Dielektrikum-Schicht 22 ist in Kontakt mit der oberen Oberfläche 11 des Substrats 12 und in einer Ausführungsform kann die untere Oberfläche der Dielektrikum-Schicht 22 in direktem Kontakt mit der oberen Oberfläche 11 des Substrats 12 sein. Die Dielektrikum-Schicht 22 weist eine Dicke, T1, auf.
  • Unter Bezugnahme auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 2 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens werden eine Gate-Dielektrikum-Schicht 32 und eine Gate-Elektrode 34 über der aktiven Region des Substrats 12 gebildet. Die Gate-Dielektrikum-Schicht 32 ist von einem dielektrischen Material, wie etwa Siliziumdioxid, umfasst und die Gate-Elektrode 34 ist von einem Leiter, wie etwa dotiertem Polysilizium, umfasst. Die Gate-Elektrode 34 und Gate-Dielektrikum-Schicht 32 können durch Abscheiden eines Schichtstapels und Strukturieren des Schichtstapels mit Lithografie- und Ätzprozessen gebildet werden.
  • Die Gate-Elektrode 34 kann teilweise über der oberen Oberfläche 11 des Substrats 12 positioniert und teilweise über der Dielektrikum-Schicht 22 positioniert sein. Insbesondere ist ein Abschnitt 38 der Dielektrikum-Schicht 22 durch einen Abschnitt der Gate-Elektrode 34 bedeckt und ist ein Abschnitt 40 der Dielektrikum-Schicht 22 nicht durch die Gate-Elektrode 34 bedeckt. Der unbedeckte Abschnitt 40 der Dielektrikum-Schicht 22 ist angrenzend an eine Seitenwand 31 der Gate-Elektrode 34 positioniert, die auch eine Seitenwand 33 gegenüber der Seitenwand 31 aufweist.
  • Unter Bezugnahme auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens wird der Abschnitt 40 der Dielektrikum-Schicht 22, der nicht durch die Gate-Elektrode 34 bedeckt ist, durch einen oder mehrere Ätz- und/oder Reinigungsprozesse abgedünnt, um eine Dicke, T2, aufzuweisen, die geringer als die Dicke, T1, ist. Der Abschnitt 38 der Dielektrikum-Schicht 22, der durch die Gate-Elektrode 34 bedeckt ist, wird nicht abgedünnt und behält seine ursprüngliche Dicke, T1, bei. Der abgedünnte Abschnitt 40 ist angrenzend an die Seitenwand 31 (3) der Gate-Elektrode 34 positioniert.
  • Dann wird ein Doppelschicht-Spacer 36 gebildet, der sich um den Umfang der Gate-Elektrode 34 herum erstreckt. Der Doppelschicht-Spacer 36 kann durch konformes Abscheiden eines Schichtstapels von Dielektrikum-Schichten und Ätzen der Dielektrikum-Schichten in dem Schichtstapel mit einem direktionalen oder anisotropischen Ätzprozess, wie etwa reaktivem Ionenätzen, gebildet werden. Der Doppelschicht-Spacer 36 kann eine L-förmige Dielektrikum-Schicht 35, die von einem dielektrische Material, wie etwa Siliziumdioxid, umfasst ist, und eine Dielektrikum-Schicht 37 umfassen, die von einem unterschiedlichen dielektrischen Material, wie etwa Siliziumnitrid, umfasst ist. Ein Abschnitt des Doppelschicht-Spacers 36 ist angrenzend an die Seitenwand 31 der Gate-Elektrode 34 auf dem abgedünnten Abschnitt 40 der Dielektrikum-Schicht 22 und zwischen der Seitenwand 31 der Gate-Elektrode 34 und der Seitenoberfläche 28 (2) der Dielektrikum-Schicht 22 positioniert. Eine horizontale Sektion der Dielektrikum-Schicht 35 ist über und auf dem abgedünnten Abschnitt 40 der Dielektrikum-Schicht 22 positioniert. In einer Ausführungsform kann die horizontale Sektion der Dielektrikum-Schicht 35 das gleiche dielektrische Material (z.B. Siliziumdioxid) wie die Dielektrikum-Schicht 22 enthalten und eine Dicke aufweisen, die additiv zu der Dicke, T2, aber geringer als die Dicke, T1, ist, wenn sie zu der Dicke, T2, addiert wird. Die horizontale Sektion der Dielektrikum-Schicht 35 kann direkt auf dem abgedünnten Abschnitt 40 der Dielektrikum-Schicht 22 positioniert sein.
  • Unter Bezugnahme auf 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 4 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens werden Abschnitte 42, 44 der Dielektrikum-Schicht 22, die nicht durch entweder die Gate-Elektrode 34 oder den Doppelschicht-Spacer 36 bedeckt sind, durch einen oder mehrere Ätz- und/oder Reinigungsprozesse abgedünnt, um eine Dicke, T3, aufzuweisen, die geringer als die Dicke, T1, ist und die geringer als die Dicke, T2, ist. Der Abschnitt 38 der Dielektrikum-Schicht 22, der durch die Gate-Elektrode 34 bedeckt ist, wird nicht abgedünnt und behält seine ursprüngliche Dicke, T1, bei. Der Abschnitt 40 der Dielektrikum-Schicht 22, der durch den Doppelschicht-Spacer 36 bedeckt ist, wird nicht weiter abgedünnt und behält seine ursprüngliche Dicke, T2, bei. Der Abschnitt 40 der Dielektrikum-Schicht 22 ist lateral zwischen dem Abschnitt 38 der Dielektrikum-Schicht 22 und dem Abschnitt 42 der Dielektrikum-Schicht 22 positioniert. Der Abschnitt 44 der Dielektrikum-Schicht ist lateral zwischen dem Abschnitt 42 der Dielektrikum-Schicht 22 und der Seitenoberfläche 28 der Dielektrikum-Schicht 22 positioniert.
  • Dann wird ein Doppelschicht-Spacer 46 gebildet, der sich um den Umfang der Gate-Elektrode 34 und des Doppelschicht-Spacers 36 erstreckt. Der Doppelschicht-Spacer 36 ist lateral zwischen dem Doppelschicht-Spacer 46 und der Seitenwand 31 der Gate-Elektrode 34 positioniert. Der Doppelschicht-Spacer 46 kann durch konformes Abscheiden eines Schichtstapels von Dielektrikum-Schichten und Ätzen der Dielektrikum-Schichten in dem Schichtstapel mit einem direktionalen oder anisotropen Ätzprozess, wie etwa reaktivem Ionenätzen, gebildet werden. Ein Abschnitt des Doppelschicht-Spacers 46 ist angrenzend an die Seitenwand 31 der Gate-Elektrode 34 auf dem abgedünnten Abschnitt 42 der Dielektrikum-Schicht 22 und zwischen dem Doppelschicht-Spacer 36 und der Seitenoberfläche 28 (2) der Dielektrikum-Schicht 22 positioniert. Der abgedünnte Abschnitt 44 der Dielektrikum-Schicht 22 ist nicht durch den Doppelschicht-Spacer 46 bedeckt.
  • Der Doppelschicht-Spacer 46 kann eine L-förmige Dielektrikum-Schicht 43, die von einem dielektrischen Material umfasst ist, wie etwa Siliziumdioxid, und eine Dielektrikum-Schicht 45 umfassen, die von einem unterschiedlichen dielektrischen Material, wie etwa Siliziumnitrid, umfasst ist. Die Dielektrikum-Schicht 43 des Doppelschicht-Spacers 46 und die Dielektrikum-Schicht 35 des Doppelschicht-Spacers 36 können ungefähr gleiche Dicken aufweisen, und die Dielektrikum-Schicht 45 des Doppelschicht-Spacers 46 kann dicker als die Dielektrikum-Schicht 37 des Doppelschicht-Spacers 36 sein. Eine horizontale Sektion der Dielektrikum-Schicht 43 ist über und auf dem abgedünnten Abschnitt 42 der Dielektrikum-Schicht 22 positioniert. Die horizontale Sektion der Dielektrikum-Schicht 43 kann direkt auf dem abgedünnten Abschnitt 42 der Dielektrikum-Schicht 22 positioniert sein. In einer Ausführungsform kann die horizontale Sektion der Dielektrikum-Schicht 43 das gleiche dielektrische Material (z.B. Siliziumdioxid) wie die Dielektrikum-Schicht 22 enthalten und eine Dicke aufweisen, die additiv zu der Dicke, T3, aber geringer als die Dicke, T2, ist, wenn sie zu der Dicke, T3, addiert wird.
  • Die unterschiedlichen Dicken der Abschnitte 38, 40, 42, 44 der Dielektrikum-Schicht 22 definieren eine Multi-Stufen-Buffer-Dielektrikum-Schicht der Struktur 10. Ein innerer Abschnitt der Buffer-Dielektrikum-Schicht kann den Abschnitt 38 der Dielektrikum-Schicht 22 umfassen, der die Dicke, T1, aufweist, die die Dicke der Dielektrikum-Schicht 22 wie ursprünglich abgeschieden ist. Der innere Abschnitt der Buffer-Dielektrikum-Schicht befindet sich auf der oberen Oberfläche 11 des Substrats 12 unter der Gate-Elektrode 34 und der Gate-Dielektrikum-Schicht 32. Die Gate-Dielektrikum-Schicht 32 befindet sich nur über dem inneren Abschnitt der Buffer-Dielektrikum-Schicht.
  • Ein zentraler Abschnitt der Buffer-Dielektrikum-Schicht kann den Abschnitt 40 der Dielektrikum-Schicht 22 umfassen, der die Dicke, T2, aufweist. Der zentrale Abschnitt der Buffer-Dielektrikum-Schicht befindet sich unter dem Doppelschicht-Spacer 36. In einer Ausführungsform kann der zentrale Abschnitt der Buffer-Dielektrikum-Schicht ferner die Sektion der Dielektrikum-Schicht 35 des Doppelschicht-Spacers 36 zusätzlich zu dem zentralen Abschnitt 40 der Dielektrikum-Schicht 22 umfassen und kann eine Dicke aufweisen, die größer als die Dicke, T2, aber geringer als die Dicke, T1, ist.
  • Ein äußerer Abschnitt der Buffer-Dielektrikum-Schicht kann die Abschnitte 42, 44 der Dielektrikum-Schicht 22 umfassen, die die Dicke, T3, aufweist. Der äußere Abschnitt der Buffer-Dielektrikum-Schicht befindet sich zwischen dem Doppelschicht-Spacer 36 und der Seitenoberfläche 28 der Dielektrikum-Schicht 22. Der Doppelschicht-Spacer 46 befindet sich auf dem äußeren Abschnitt der Buffer-Dielektrikum-Schicht und insbesondere auf dem Abschnitt 42 der Dielektrikum-Schicht 22 angrenzend an den Doppelschicht-Spacer 36. In einer Ausführungsform kann der äußere Abschnitt der Buffer-Dielektrikum-Schicht ferner die Sektion der Dielektrikum-Schicht 43 des Doppelschicht-Spacers 46 zusätzlich zu dem Abschnitt 42 der Dielektrikum-Schicht 22 umfassen und kann eine Dicke aufweisen, die größer als die Dicke, T3, aber geringer als die Dicke, T2, ist. In dieser Ausführungsform kann der Abschnitt 44 der Dielektrikum-Schicht 22, der die Dicke, T3, aufweist, eine zusätzlichen Stufe in der Buffer-Dielektrikum-Schicht definieren.
  • Unter Bezugnahme auf 6, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 5 beziehen, und in einem nachfolgenden Fertigungsstadium des Prozessierungsverfahrens werden dotierte Regionen 50, 52 und eine dotierte Region 54 in dem Substrat 12 gebildet. Die dotierten Regionen 50, 52 können einen Leitfähigkeitstyp einer Polarität aufweisen, der entgegengesetzt zu dem Leitfähigkeitstyp der dotierten Region 54 ist. In einer Ausführungsform, in der der Well 18 eine p-Typ Leitfähigkeit aufweist und der Well 20 eine n-Typ Leitfähigkeit aufweist, können die Halbleitermaterialien der dotierten Regionen 50, 52 mit einem n-Typ Dotierstoff (z.B. Phosphor und/oder Arsen) dotiert sein, um eine n-Typ-Leitfähigkeit bereitzustellen, und das Halbleitermaterial der dotierten Region 54 kann mit einem p-Typ-Dotierstoff (z.B. Bor) dotiert sein, um eine p-Typ Leitfähigkeit bereitzustellen. Die dotierten Regionen 50, 52 können durch Implantieren von Ionen (z.B. Ionen des n-Typ-Dotierstoffs) mit einer auf der oberen Oberfläche 11 gebildeten Implantationsmaske und Definieren der beabsichtigten Orte für die dotierten Regionen 50, 52 in dem Substrat 12 gebildet werden. Die dotierte Region 54 kann durch Implantieren von Ionen (z.B. Ionen des p-Typ-Dotierstoffs) mit einer auf der oberen Oberfläche 11 gebildeten unterschiedlichen Implantationsmaske und Definieren des beabsichtigten Ortes für die dotierte Region 54 in dem Substrat 12 gebildet werden.
  • Die dotierte Region 50, die mit dem Well 18 gekoppelt ist, ist dazu dotiert, einen Leitfähigkeitstyp einer Polarität aufzuweisen, die entgegengesetzt zu dem Leitfähigkeitstyp des Wells 18 ist. Die dotierte Region 52, die mit dem Well 20 gekoppelt ist, ist dazu dotiert, den gleichen Leitfähigkeitstyp wie der Well 20, aber mit einer höheren Dotierstoffkonzentration als der Well 20, aufzuweisen. Die dotierte Region 54, die auch mit dem Well 18 gekoppelt ist, ist dazu dotiert, den gleichen Leitfähigkeitstyp wie der Well 18, aber mit einer höheren Dotierstoffkonzentration als der Well 18 aufzuweisen.
  • Die dotierte Region 50 und die dotierte Region 52 stellen Source-/Drain-Regionen der Struktur 10 für die Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain bereit. Wie hierin verwendet, bedeutet der Begriff „Source-/Drain-Region“ eine dotierte Region eines Halbleitermaterials, das entweder als eine Source oder ein Drain eines Feldeffekttransistors fungieren kann. In einer Ausführungsform kann die dotierte Region 50 eine Source der Struktur 10 bereitstellen, und die dotierte Region 52 kann einen Drain der Struktur 10 bereitstellen.
  • Eine Middle-of-Line (MOL)-Prozessierung und eine Back-End-of-Line (BEOL)-Prozessierung folgen, die eine Bildung einer Interconnect-Struktur umfasst, die mit der Struktur 10 gekoppelt ist. Insbesondere wird ein Kontakt gebildet, der mit der Gate-Elektrode 34 gekoppelt ist, ein Kontakt wird gebildet, der mit den dotierten Regionen 50 und 54 gekoppelt ist, und ein Kontakt wird gebildet, der mit der dotierten Region 52 gekoppelt ist.
  • Die gestufte Buffer-Dielektrikum-Schicht kann eine Reduktion der Drain-Spannung während des Betriebs fördern. Die Anfälligkeit der Struktur 10 für eine Beschädigung, die durch eine Ionisierung und eine Injektion heißer Ladungsträger verursacht wird, wird durch das Absenken der Drain-Spannung reduziert. Als Ergebnis kann die Struktur 10 aufgrund der Anwesenheit der Buffer-Dielektrikum-Schicht eine reduzierte zeitabhängige Degradation des linearen Drain-Stroms (Idlin) zeigen, was eine Vorrichtungszuverlässigkeit verbessern kann. Die Dicken der Stufen in the Buffer-Dielektrikum-Schicht und die Abmessungen der Doppelschicht-Spacer 36, 46 können verwendet werden, um die Vorrichtungs-Performance zu verbessern.
  • Prinzipien der erfinderischen Ausführungsformen können durch das folgende Beispiel veranschaulicht werden.
  • Unter Bezugnahme auf 7 wurden Vorrichtungsstrukturen in der Form von Metall-Oxid-Halbleiter-Vorrichtungen mit erweitertem Drain mit einer gestuften Buffer-Dielektrikum-Schicht (untere Kurve) und ohne eine Buffer-Dielektrikum-Schicht (obere Kurve) gefertigt, bei denen andere Vorrichtungsmerkmale im Wesentlichen identisch waren. Der Drain-Strom wurde periodisch über eine Fünf-Tage-Periode für jede Vorrichtungsstruktur unter Belastungsbedingungen gemessen, wobei der Drain bei 0,1 Volt vorgespannt war, das Gate mit einer positiven Zuführspannung (Vdd) vorgespannt war, und Source und Body geerdet waren. Die Vorrichtungsstruktur mit der Buffer-Dielektrikum-Schicht zeigte aufgrund der Anwesenheit der gestuften Buffer-Dielektrikum-Schicht eine reduzierte Idlin-Degradation, wie durch den Pfeil mit einfacher Spitze angegeben. Diese Verbesserung weist auf eine Verbesserung der Vorrichtungszuverlässigkeit hin.
  • Die oben beschriebenen Verfahren werden bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (z.B. als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchipbaugruppe (wie etwa ein Kunststoffträger, mit Leitern, die an einem Motherboard oder einem anderen Träger eines höheren Levels befestigt werden) oder in einer Multichip-Baugruppe montiert (z.B. ein keramischer Träger, der einen oder beide Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen aufweist). In jedem Fall kann der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder einem Zwischenprodukt oder einem Endprodukt integriert sein.
  • Bezugnahmen hierin auf Ausdrücke wie „vertikal“, „horizontal“, etc. erfolgen beispielhaft und nicht zur Beschränkung, um einen Referenzrahmen zu festzulegen. Der Ausdruck „horizontal“ wie hierin verwendet, ist als eine Ebene definiert, die parallel zu einer konventionellen Ebene eines Halbleitersubstrats ist, ungeachtet seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ and „normal“ beziehen sich auf eine Richtung, die senkrecht zur Horizontalen, wie gerade definiert, ist. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Bezugnahmen hierin auf Ausdrücke, die durch eine Näherungssprache modifiziert sind, wie „etwa“, „ungefähr“, und „im Wesentlichen“, sollen nicht auf den spezifizierten präzisen Wert beschränkt sein. Die Näherungssprache kann der Präzision eines Instruments entsprechen, das verwendet wird, um den Wert zu messen, und kann, falls nicht anderweitig abhängig von der Präzision des Instruments, +/- 10% des(der) angegebenen Werts(Werte) angeben.
  • Ein Merkmal „verbunden“ oder „gekoppelt“ an ein anderes oder mit einem anderen Merkmal kann an das oder mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist. Ein Merkmal „an“ einem anderen Merkmal oder es „kontaktierend“ kann direkt an oder in direktem Kontakt mit dem anderen Merkmal sein, oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder in „direktem Kontakt“ mit einem anderen Merkmal sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann „indirekt an“ oder in „indirektem Kontakt“ mit einem anderen Merkmal sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain, wobei die Struktur umfasst: ein Substrat; eine erste Source-/Drain-Region und eine zweite Source-/Drain-Region in dem Substrat; eine Gate-Elektrode über dem Substrat, wobei die Gate-Elektrode eine Seitenwand aufweist, und die Gate-Elektrode lateral zwischen der ersten Source-/Drain-Region und der zweiten Source-/Drain-Region positioniert ist; und eine Buffer-Dielektrikum-Schicht umfassend eine erste Dielektrikum-Schicht, wobei die erste Dielektrikum-Schicht einen ersten Abschnitt aufweist, der zwischen dem Substrat und der Gate-Elektrode positioniert ist, die erste Dielektrikum-Schicht einen zweiten Abschnitt aufweist, der auf dem Substrat lateral zwischen der Seitenwand der Gate-Elektrode und der ersten Source-/Drain-Region positioniert ist, wobei der erste Abschnitt der ersten Dielektrikum-Schicht eine erste Dicke aufweist, und der zweite Abschnitt der ersten Dielektrikum-Schicht eine zweite Dicke aufweist, die geringer als die erste Dicke ist.
  2. Struktur nach Anspruch 1, wobei die erste Dielektrikum-Schicht eine Seitenoberfläche und einen dritten Abschnitt umfasst, der auf dem Substrat lateral zwischen dem zweiten Abschnitt der ersten Dielektrikum-Schicht und der Seitenoberfläche positioniert ist, und der dritte Abschnitt der ersten Dielektrikum-Schicht eine dritte Dicke aufweist, die geringer als die zweite Dicke ist.
  3. Struktur nach Anspruch 2, ferner umfassend: einen ersten Doppelschicht-Spacer, der auf dem dritten Abschnitt der ersten Dielektrikum-Schicht positioniert ist.
  4. Struktur nach Anspruch 3, wobei die erste Dielektrikum-Schicht einen vierten Abschnitt umfasst, der auf dem Substrat lateral zwischen dem dritten Abschnitt der ersten Dielektrikum-Schicht und der Seitenoberfläche positioniert ist.
  5. Struktur nach Anspruch 3, wobei der erste Doppelschicht-Spacer eine zweite Dielektrikum-Schicht mit einer Sektion auf dem dritten Abschnitt der ersten Dielektrikum-Schicht umfasst, und die Buffer-Dielektrikum-Schicht die Sektion der zweiten Dielektrikum-Schicht umfasst.
  6. Struktur nach Anspruch 5, wobei die erste Dielektrikum-Schicht und die zweite Dielektrikum-Schicht von Siliziumdioxid umfasst sind.
  7. Struktur nach Anspruch 5, ferner umfassend: einen zweiten Doppelschicht-Spacer, der auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht positioniert ist.
  8. Struktur nach Anspruch 7, wobei der zweite Doppelschicht-Spacer eine dritte Dielektrikum-Schicht mit einer Sektion auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht umfasst, und die Buffer-Dielektrikum-Schicht die Sektion der dritten Dielektrikum-Schicht umfasst.
  9. Struktur nach Anspruch 8, wobei die erste Dielektrikum-Schicht, die zweite Dielektrikum-Schicht und die dritte Dielektrikum-Schicht von Siliziumdioxid umfasst sind.
  10. Struktur nach Anspruch 1, ferner umfassend: einen Doppelschicht-Spacer, der auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht positioniert ist.
  11. Struktur nach Anspruch 10, wobei der Doppelschicht-Spacer eine zweite Dielektrikum-Schicht mit einer Sektion auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht umfasst, und die Buffer-Dielektrikum-Schicht die Sektion der zweiten Dielektrikum-Schicht umfasst.
  12. Struktur nach Anspruch 11, wobei die erste Dielektrikum-Schicht und die zweite Dielektrikum-Schicht von Siliziumdioxid umfasst sind.
  13. Struktur nach einem der Ansprüche 1 bis 12, ferner umfassend: eine Gate-Dielektrikum-Schicht, die zwischen der Gate-Elektrode und dem ersten Abschnitt der ersten Dielektrikum-Schicht positioniert ist.
  14. Struktur nach einem der Ansprüche 1 bis 13, wobei die erste Source-/Drain-Region ein Drain der Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain ist.
  15. Struktur nach einem der Ansprüche 1 bis 14, ferner umfassend: einen ersten Well in dem Substrat; und einen zweiten Well in dem Substrat, wobei die erste Source-/Drain-Region in dem ersten Well positioniert ist, die zweite Source-/Drain-Region in dem zweiten Well positioniert ist, die erste Source-/Drain-Region, die zweite Source-/Drain-Region und der erste Well dazu dotiert sind, einen ersten Leitfähigkeitstyp aufzuweisen, und der zweite Well dazu dotiert ist, einen zweiten Leitfähigkeitstyp einer dem ersten Leitfähigkeitstyp entgegengesetzten Polarität aufzuweisen.
  16. Verfahren zum Bilden einer Struktur für eine Metall-Oxid-Halbleiter-Vorrichtung mit erweitertem Drain, wobei das Verfahren umfasst: Bilden einer ersten Dielektrikum-Schicht einer Buffer-Dielektrikum-Schicht auf einem Substrat; Bilden einer Gate-Elektrode über dem Substrat, die einen ersten Abschnitt der ersten Dielektrikum-Schicht bedeckt; Abdünnen eines zweiten Abschnitts der ersten Dielektrikum-Schicht angrenzend an eine Seitenwand der Gate-Elektrode; und Bilden einer ersten Source-/Drain-Region und einer zweiten Source-/Drain-Region in dem Substrat, wobei die Gate-Elektrode lateral zwischen der ersten Source-/Drain-Region und der zweiten Source-/Drain-Region positioniert ist, der zweite Abschnitt der ersten Dielektrikum-Schicht auf dem Substrat lateral zwischen der Gate-Elektrode und der ersten Source-/Drain-Region positioniert ist, der erste Abschnitt der ersten Dielektrikum-Schicht eine erste Dicke aufweist, und der zweite Abschnitt der ersten Dielektrikum-Schicht eine zweite Dicke aufweist, die geringer als die erste Dicke ist.
  17. Verfahren nach Anspruch 16, wobei die erste Dielektrikum-Schicht eine Seitenoberfläche umfasst, und ferner umfassend: Abdünnen eines dritten Abschnitts der ersten Dielektrikum-Schicht, die auf dem Substrat lateral zwischen dem zweiten Abschnitt der ersten Dielektrikum-Schicht und der Seitenoberfläche positioniert ist, wobei der dritte Abschnitt der ersten Dielektrikum-Schicht eine dritte Dicke aufweist, die geringer als die zweite Dicke ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden eines ersten Doppelschicht-Spacers, der auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht positioniert ist; und Bilden eines zweiten Doppelschicht-Spacers, der auf dem dritten Abschnitt der ersten Dielektrikum-Schicht positioniert ist.
  19. Verfahren nach Anspruch 16, ferner umfassend: Bilden eines Doppelschicht-Spacers, der auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht positioniert ist, wobei der Doppelschicht-Spacer eine zweite Dielektrikum-Schicht umfasst, die eine Sektion aufweist, die auf dem zweiten Abschnitt der ersten Dielektrikum-Schicht positioniert ist.
  20. Verfahren nach Anspruch 19, wobei die Buffer-Dielektrikum-Schicht die Sektion der zweiten Dielektrikum-Schicht umfasst, und die erste Dielektrikum-Schicht und die zweite Dielektrikum-Schicht von Siliziumdioxid umfasst sind.
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Families Citing this family (1)

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Publication number Priority date Publication date Assignee Title
US11908930B2 (en) * 2021-08-17 2024-02-20 Globalfoundries Singapore Pte. Ltd. Laterally-diffused metal-oxide-semiconductor devices with a multiple-thickness buffer dielectric layer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080164537A1 (en) 2007-01-04 2008-07-10 Jun Cai Integrated complementary low voltage rf-ldmos
KR100788367B1 (ko) 2006-12-29 2008-01-02 동부일렉트로닉스 주식회사 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법
US8138049B2 (en) 2009-05-29 2012-03-20 Silergy Technology Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices
US8525257B2 (en) 2009-11-18 2013-09-03 Micrel, Inc. LDMOS transistor with asymmetric spacer as gate
US9450056B2 (en) 2012-01-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral DMOS device with dummy gate
TWI511295B (zh) * 2013-05-07 2015-12-01 Macronix Int Co Ltd 單一多晶矽板低導通電阻延伸汲極金屬氧化半導體裝置
US9412667B2 (en) 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
US10050115B2 (en) 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
US10707345B2 (en) * 2018-09-13 2020-07-07 Silanna Asia Pte Ltd Laterally diffused MOSFET with low Rsp*Qg product

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