KR100850114B1 - 반도체 소자의 접속 홀 보정 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 접속 홀 보정기술에 관한 것으로, 상기 반도체 소자에 형성된 접속 홀에 광근접 보정기술(OPC) 보정을 수행하고, 보정된 접속 홀 중에서 라인 엔드 부분의 접속 홀을 탐색하고, 탐색된 라인엔드 부분의 접속 홀들을 OPC로 보정하는 것을 특징으로 한다. 본 발명에 의하면, 콘택 홀 및 비아홀에서 라인 엔드부분의 홀을 쉽게 찾을 수 있으며, 이와 같이 찾아진 홀에 OPC 기법을 적용하여 정확한 홀을 얻을 수 있는 효과가 있다.

SRAM, 플래쉬메모리, 콘택홀, 비아홀, 라인 엔드 홀, OPC, DRC, SVRF

Description

반도체 소자의 접속 홀 보정 방법{CORRECTION METHOD OF CONTACT HOLE　 IN A SEMICONDUCTOR DEVICE}

도 1은 일반적인 90nm SRAM 부분의 콘택 홀을 도시한 도면,

도 2는 일반적인 90nm SRAM 부분의 콘택 홀을 도시한 도면,

도 3은 일반적인 90nm SRAM에서 라인 엔드 콘택 홀의 변형된 상태를 도시한 도면,

도 4는 본 발명의 바람직한 실시예에 따라 라인 엔드 콘택 홀을 도시한 도면.

도 5는 본 발명의 바람직한 실시예에 따라 라인 엔드 콘택 홀을 탐색하기 위한 동작절차를 도시한 흐름도.

본 발명은 반도체에서의 접속홀 보정기술에 관한 것으로서, 특히 반도체 소자에서 라인 엔드 부분의 콘택 및 비아홀을 보정하는데 적합한 반도체 소자에서 접속 홀 보정 방법에 관한 것이다.

SRAM(Static Random Access Memory) 및 플래쉬 메모리와 같은 반도체 소자에 서 콘택(Contact) 및 비아 홀(via hole)은 층(Layer)간을 연결하는 역할을 수행하는 것으로서, 이러한 홀이 형성 되지 않으면 소자 작동에 치명적인 영향을 주게 된다. 현재 180nm 이상의 디바이스에서는 콘택/비아홀의 경우에는 글로벌 바이어스(global bias) 즉 디자인 룰에 콘택이 180nm 이면 마스크를 220nm 로 만들어 포토 공정 즉, 반도체 제조 공정 중 복잡한 전기적 설계회로를 실리콘 웨이퍼 기판위에 그려넣는 공정에서 180nm 로 형성 시킨다.

그러나, 반도체 소자의 고집적화 추세에 따라 컨택홀 또는 비아홀의 폭 치수도 작아지고 있으며, 이러한 글로벌 사이징(global sizing)으로는 모든 디자인 룰의 콘택을 제대로 형성 시킬 수 없다. 즉, 130nm 까지는 현재 글로벌 사이즈징하여 패터닝을 하고 있으며, 130nm 디자인 룰은 160 / 180 (hole size / space)이다. 이와 같이 340 pitch 의 경우에는 홀 간에 광학적 간섭 효과가 적기 때문에 전체적으로 마스크 사이즈를 증가하여 패터닝(patterning)을 해도 문제가 없지만, 이것이 90nm 로 가면 120/130가 된다. 이렇게 pitch 가 줄게 되면 홀간에 간섭효과가 급격하게 증가하여 패터닝이 되지 않게 된다.

이에 90nm 포토공정시 광근접 보정기술(Optical Proximity Correction, 이하 OPC라 한다) 법을 이용하여 홀 형상을 개선시키는 것이다. 여기서 OPC는 포토 공정에서 빛의 특성 때문에 발생하는 굴절과 공정효과 등 왜곡 현상을 보정하여 원하는 설계 회로의 패턴이 웨이퍼 위에 정확이 구현될 수 있게 해주는 기술로서, 콘택/비아 홀을 보정하여 홀 형상을 개선시킨다.

이하 도면을 참조하여 상세히 설명하도록 한다.

도 1은 일반적인 90nm SRAM 부분의 콘택 홀을 도시한 도면이다.

도 1은 90nm SRAM 부분의 콘택 홀을 나타내고 있다. 상기 콘택홀들은 타원형으로 형성되어 있다. 홀 형상이 타원형으로 되면 홀과 홀 간에 브리지(bridge)가 발생하여 실패(fail)가 발생하며 또한 배리어 메탈(barrier metal) 형성이 타원의 경우에는 커버리지(coverage)력이 부족하여 실패가 발생할 수 있다. 그러므로 참조번호 100의 콘택 홀을 OPC를 적용하여 보정함으로써, 도 2와 같이 콘택 홀(200)의 형상이 개선되도록 한다.

상기와 같이 OPC를 적용하면 정확하게 콘택/비아 홀을 형성 할 수 있으나, 디자인 되어진 레이아웃(layout) 상에는 수많은 형태의 콘택/비아 홀이 존재하며, 특히 도 3과 같이 라인 엔드(line end) 부분에 콘택/비아 홀(300)이 있을 수 있다. 상기 라인 엔트 홀(300)의 경우는 한쪽에는 홀이 있기 때문에, dense 홀처럼 행동하고 다른쪽에는 홀이 없기 때문에 iso 홀처럼 행동하게 된다. 이와 같이 양쪽이 다른 환경에 놓여 있기 때문에 패터닝 시패턴이 원형이 아닌 타원형으로, 혹은 사이즈가 줄어드는 현상이 발생하게 된다.

그러므로 라인엔드 홀(300)에 대해 정확하게 보정을 해주지 못하면 홀이 방향에 따라 다른 환경에 놓이므로 이러한 것에 의해 마스크 에러증강 요소(Mask Error Enhancement Factor, 이하 MEEF라 한다)값이 서로 다르게 된다. 또한, 콘택 층의 경우 MEEF 값이 크기 때문에 환경이 다르게 되면 MEEF 값의 차이에 의해 패터닝이 될지 않을 수 있다.

그러나 라인 엔드 부분의 콘택/비아 홀의 경우는 따로 찾을 수 있는 방안이 없었다.

본 발명은 상술한 종래 기술의 한계를 극복하기 위한 것으로, 반도체 소자의 콘택/비아 홀에서 라인엔드 부분에 있는 홀을 보정할 수 있는 반도체 소자의 접속 홀 보정 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은, 반도체 소자의 콘택/비아 홀에서, 홀이 게이트 층이나 M1층과 마주보는 가장자리 개수가 3이 되는 홀을 찾도록 DRC 명령을 수행하여 보정할 수 있는 반도체 소자의 접속 홀 보정 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 소자의 접속 홀 보정 방법으로서, 상기 반도체 소자에 형성된 접속 홀에 광근접 보정기술(OPC) 보정을 수행하는 과정과, 상기 보정된 접속 홀 중에서 라인 엔드 부분의 접속 홀을 탐색하는 과정과, 상기 탐색된 라인엔드 부분의 접속 홀들을 OPC로 보정하는 과정을 포함한다.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명은 SRAM 및 플래쉬 메모리(Flash Memory)와 같은 반도체 소자의 콘ㅌ텍택이 마주보는 가장자리 개수가 3인 홀을 찾도록 작성된 DRC 명령을 수행하는 것이다. 이를 통해 탐색된 라인엔드 부분의 홀들을 OPC 보정하여 형상을 개선하도록 한다.

도 3에 나타난 바와 같이 라인 엔드 부분의 콘택/비아 홀(300)은 정확하게 OPC로 보정되지 않으면, 모양이 변형 될 수 있다. 그러므로, 라인 엔드 부분의 콘택/비아 홀(300)을 OPC로 보정하기 위해서는 이러한 위치에 있는 홀을 찾아야 한다.

일반적으로 콘택/비아 홀을 형성하기 위해서는 마스크 형태를 사각형으로 만들며 이것을 노광 시키면 모서리 부분에서 광간섭 효과로 인하여 원형의 홀이 형성된다.

도 4는 본 발명의 바람직한 실시예에 따라 탐색된 라인 엔드 콘택 홀을 도시한 도면이다.

도 4를 참조하면, 홀들은 게이트 층(gate layer)이나 메탈 1(M1)로 둘러싸여져(enclosure) 있고, 참조번호 402, 404, 408과 같이 콘택 홀과 메탈 1의 거리가 소정의 거리만큼 되어 마주보는 가장자리의 개수를 파악하여 라인 엔드 부분인지 여부를 판단할 수 있다. 여기서 소정의 거리는 예를 들어, 1um이 될 수 있다.

그러므로 라인 엔드 홀의 경우에는 위쪽 메탈 부분과 마주보는 가장자리(edge) 갯수가 3개 이며 다른 홀은 메탈과 마주보는 가장자리의 개수가 2 개 이하가 된다.

이에 따라 참조번호 408, 410이 라인 엔드의 콘택/비아 홀이 되는 것이다.

디자인 룰 체크(design rule check, 이하 DRC라 한다) 명령어 중에는 이러한 가장자리(edge) 수를 카운터해 주는 “with edge” 라는 명령어가 있다. 그러므로 이러한 라인 엔드 부분의 홀은 다음과 같은 DRC를 이용하여 찾을 수 있다.

하기 (표 1)는 DRC의 “with edge” 명령어를 이용하여 작성된 룰 파일을 나타낸다.

line _ end _ contact { x = ENC [ contact ] metal 1 == 0.1 *콘택과 메탈 1과의 거리가 1um 되는 가장자리 부분 찾음* 　　　　　　　 contact with EDGE x >2 } *콘택과 만나는 가장자리 부분의 개수가 3개 이상인 부분 찾기*

상기 (표 1)과 같은 명령어를 수행하여 라인 엔드 부분의 콘택/비아 홀을 찾고, 상기 찾아낸 라인 엔드 홀들에 OPC를 적용하면 라인 엔드 홀 부분을 효과적으로 보정할 수 있다

여기서 명령어는 룰파일은 DRC를 사용하고 있으나, SVRF(Standard Verification Rule Format)에서도 상기 명령어를 실행하는 것이 가능함은 물론이다. 이와 같은 룰파일을 이용하여 모든 영역을 스캔한다.

도 5는 본 발명의 바람직한 실시예에 따라 라인 엔드 콘택 홀을 탐색하기 위한 동작절차를 도시한 흐름도이다.

도 5를 참조하면, 502단계에서 반도체 소자의 접속 홀에 OPC 보정을 수행하고, 보정된 접속 홀 중에서 라인 엔드 부분의 접속 홀을 탐색하기 위하여 504단계에서는 (표 1)과 같이 DRC 명령어인 “with edge” 명령어를 이용함으로써, 라인 엔드 부분에 위치한 홀을 탐색한다.

이에 라인 엔드 부분에 위치한 홀을 찾을 수 있으며, 찾아낸 홀들은 506단계에서 OPC로 정확히 보정하는 것이다.

이상 설명한 바와 같이, 본 발명은 SRAM 및 플래쉬 메모리(Flash Memory)와 같은 반도체 소자의 콘택/비아 홀에서 라인엔드 부분에 있는 홀을 찾기 위하여, 홀과 게이트 층이나 M1층이 마주보는 가장자리 개수가 3인 홀을 찾도록 작성된 DRC 명령을 수행하는 것이다. 이를 통해 탐색된 라인엔드 부분의 홀들을 OPC 보정하여 형상을 개선하도록 한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, 콘택 홀 및 비아홀에서 라인 엔드부분의 홀을 DRC명령을 이용하여 쉽게 찾을 수 있으며, 이와 같이 찾게된 라인 엔드 홀들에 OPC 기법을 적용하여 홀 형상을 개선시킬 수 있는 효과가 있다.

Claims (4)

1. 삭제
2. 반도체 소자의 접속 홀 보정 방법으로서,

   상기 반도체 소자에 형성된 접속 홀에 광근접 보정기술(OPC) 보정을 수행하는 과정과,

   상기 보정된 접속 홀 중에서 라인 엔드 부분의 접속 홀을 탐색하는 과정과,

   상기 탐색된 라인엔드 부분의 접속 홀들을 OPC로 보정하는 과정을 포함하며,

   상기 탐색하는 과정은,

   상기 접속 홀과 게이트 층 또는 메탈 1의 거리가 소정의 거리만큼 되는 가장자리 부분을 찾아내는 과정과,

   찾아낸 접속 홀과 게이트 층 또는 메탈 1이 마주보는 가장자리 부분의 개수가 3인 것을 찾는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 접속 홀 보정 방법.
3. 제 2 항에 있어서,

   상기 반도체 소자는 SRAM(Static Random Access Memory) 또는 플래쉬 메모리인 것을 특징으로 하는 반도체 소자의 접속 홀 보정 방법.
4. 반도체 소자의 접속 홀 보정 방법으로서,

   상기 반도체 소자에 형성된 접속 홀에 광근접 보정기술(OPC) 보정을 수행하는 과정과,

   상기 보정된 접속 홀 중에서 라인 엔드 부분의 접속 홀을 탐색하는 과정과,

   상기 탐색된 라인엔드 부분의 접속 홀들을 OPC로 보정하는 과정을 포함하며,

   여기서, 상기 접속 홀은, 콘택 홀 또는 비아 홀인 것을 특징으로 하는 반도체 소자의 접속 홀 보정 방법.

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