JP4052622B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は,微細なゲート長を有する半導体装置に係り、特に高集積化された電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
半導体集積回路の高集積・微細化に伴い,より小さな面積に,より高密度で素子を形成することが必要になっているが、電界効果型トランジスタを有する半導体のトランジスタゲート長が短くなるにつれ、短チャネル効果やホットキャリア注入によるトランジスタの劣化が顕著に現れ、半導体装置の高集積化・微細化を進める上で大きな問題点となってきた。
【0003】
例えば、通常の電圧で使用する電界効果トランジスタでは、ゲート長が0.4μm程度までの大きさの場合には、短チャネル効果は特には顕著な問題とはなっていない。
【0004】
ここで、短チャネル効果は、電界効果トランジスタのゲート長が小さくなるに従って、閾値電圧が低下してしまう現象である。例えば、ゲート長が0.25μmよりも短くなると、急激に閾値が下がってしまう。この場合は、トランジスタの漏れ電流が急激に増加し、スイッチとしての機能が無くなり、半導体装置としての正常動作が得られなくなってしまう。
【0005】
また、ホットキャリア注入によるトランジスタの劣化は、ゲート長が短くなり、動作電圧が低下していない場合には、トランジスタの劣化が顕著となる。すなわち、ゲート酸化膜にキャリアが注入されることにより、閾値が低下してしまう。
【0006】
すなわち、動作電圧が高い場合、閾値が10%低下するまでの時間は短くなる。同じゲート長であっても、動作電圧が高くなるにつれて、閾値が低下するまでの時間は急激に短くなる。
【0007】
しかし、DRAMなどにおいては、動作電圧を低下させることは難しく、かつ、大記憶容量を小面積で実現するためには高集積化を図ることが必要であるので、ゲート長を短くしなければならず、短チャネル効果及びホットキャリア注入によるトランジスタの劣化が生じてしまう。
【0008】
この問題点を解決するために、電極部の接合深さを浅くしたり、電極形成後の熱工程を低温化したりするなど様々な工夫がなされている。
【0009】
すなわち、ソース・ドレインの接合深さを浅くして、ゲートでトランジスタのオン/オフを制御できる範囲に電極を形成して、電極部の接合深さを浅くする。
【0010】
また、ソース・ドレインの接合を形成した後、通常の熱処理工程において、900℃以下に下げて熱処理工程の低温化を図る。なお、活性化工程で行う高速昇高温でも、950℃で、10秒あるいは、1000℃で、5秒程度の短時間の熱処理を行う。
【0011】
このように電極形成後の熱処理工程を低温化することで、浅く形成されたソース・ドレインを、形成後にさらに接合深さを延ばすことがなくなる。例えば、RTA(Rapid Thermal Anneal:高速昇高温)で電極形成後の熱工程を行い、不純物を格子位置まで移動させるに十分な温度まで昇温させて、それ以上に不必要な熱を加えないようにする。
【0012】
例えば、ホットキャリア注入によるトランジスタの劣化を防ぐため、図23に示すように、LDD(Lightly Doped Drain)構造を採用し電界緩和を行い、シリコン窒化膜等をスペーサ材料として電極引き出し部の配線コンタクトを自己整合的に作成し素子の高集積化を行っている。
【0013】
すなわち、図23に示されるように半導体基板100上にゲート酸化膜101を介在させてゲート電極102が形成されている。ゲート電極102上にはシリコン窒化膜103が形成されている。また、ゲート電極102側面にはゲート後酸化膜104が形成されている。シリコン窒化膜103及びゲート後酸化膜104に接してシリコン窒化膜スペーサ105が設けられている。
【0014】
このシリコン窒化膜スペーサ105をマスクとして半導体基板100中に不純物が注入された高濃度電極拡散層106がソース・ドレインとして機能するように設けられている。また、この高濃度電極拡散層106よりもゲート電極102側の半導体基板100中にLDD107が形成されている。
【0015】
次に、図17乃至図23を用いて、従来のLDDトランジスタの製造方法を説明する。
【0016】
図17に示されるように、半導体基板100上にゲート酸化膜101を形成し、その上に所定形状のゲート電極102、シリコン窒化膜103を順次形成する。
【0017】
次に、図18に示されるようにゲート電極102側面及び半導体基板100の露出した表面上にゲート後酸化膜104を形成する。
【0018】
次に、図19に示されるようにシリコン窒化膜103、ゲート電極102、ゲート後酸化膜104をマスクとして、半導体基板100中にLDD107を形成する。
【0019】
次に、図20に示されるように全面にシリコン窒化膜スペーサ105を形成する。
【0020】
次に、図21に示されるようにシリコン窒化膜103上、半導体基板100上のシリコン窒化膜スペーサ105を除去して、ゲート電極102の側壁部分のみにシリコン窒化膜スペーサ105を形成する。
【0021】
次に、図22に示されるようにシリコン窒化膜103、シリコン窒化膜スペーサ105をマスクとして、高濃度電極拡散層106を形成する。
【0022】
次に、図23に示されるように高濃度電極拡散層106に接続するための電極コンタクト108をシリコン窒化膜スペーサ105に接して設ける。
【0023】
さらに、微細化に伴って電極部の接合深さのプロセス熱工程による変化を最小限に押さえるために高濃度電極先づくり、低濃度(LDD)電極後作りの製造方法も必要になってきている。
【0024】
すなわち、図24乃至図29を用いて従来の高濃度電極先作り、低濃度(LDD)電極後作りの製造方法を説明する。
【0025】
まず、図24に示されるように半導体基板100上にゲート酸化膜101、ゲート電極102、シリコン窒化膜103を順次、形成する。
【0026】
次に、図25に示されるようにゲート電極102側面及び半導体基板100表面上にゲート後酸化膜104を形成する。
【0027】
次に、図26に示されるように全面にシリコン窒化膜スペーサ105を形成する。
【0028】
次に、図27に示されるようにシリコン窒化膜103及びゲート電極102側壁以外からシリコン窒化膜スペーサ105を除去して、側壁形状とし、シリコン窒化膜103、ゲート電極102、及びシリコン窒化膜スペーサ105をマスクとして、高濃度電極拡散層106を不純物注入により形成する。
【0029】
次に、図28に示されるようにシリコン窒化膜スペーサ105をウエットエッチングにより除去し、ゲート電極102及びゲート後酸化膜104をマスクとして、LDD107を半導体基板100中に形成する。
【0030】
次に、図29に示されるように高濃度電極拡散層106に接続するコンタクト電極108を形成する。
【0031】
また半導体装置の用途が多様化するにつれて、一つの集積回路に多数の機能を持たせることが重要になっており、かかる目的を達成するためには多種類の電界効果型トランジスタを一つの集積回路上に形成しなくてはならない。
【0032】
すなわち、半導体記憶装置においては、メモリセルのトランジスタ、ロジック部のトランジスタ、入出力部のトランジスタなど機能に応じて、各トランジスタの特性を異ならせて、最適化が図られている。
【0033】
次に、多種類の電界効果型トランジスタを一つの集積回路上に形成する製造方法を図30乃至図37を用いて説明する。
【0034】
図30に示されるように、スイッチングトランジスタ領域110、大電流トランジスタ領域111、低電圧トランジスタ領域112が半導体基板100上に設けられる。それぞれの領域において、ゲート電極102、ゲート電極102上に形成されたシリコン窒化膜103、ゲート電極102側面上にゲート後酸化膜104が設けられる。なお、図示しないが実際には素子分離領域がスイッチングトランジスタ領域110、大電流トランジスタ領域111、低電圧トランジスタ領域112のそれぞれの間に設けられている。
【0035】
次に、図31に示されるようにスイッチングトランジスタ領域110以外にフォトリソグラフィを行うためのフォトレジスト113を形成する。スイッチングトランジスタ領域110において、シリコン窒化膜103、ゲート電極102側面上にゲート後酸化膜104をマスクとして、LDD114が形成される。つづいて、フォトレジスト113を除去後、スペーサとなるシリコン窒化膜をCVD法にて全面に形成し、アニ−ルを行う。
【0036】
次に、図32に示されるようにシリコン窒化膜スペーサ115を各トランジスタ側壁に形成し、スイッチングトランジスタ領域110以外にフォトリソグラフィを行うためのフォトレジスト116を形成する。スイッチングトランジスタ領域110におけるシリコン窒化膜103、及びシリコン窒化膜スペーサ115をマスクとして、高濃度電極117を形成する。
【0037】
次に、図33に示されるようにシリコン窒化膜スペーサ115を除去し、大電流トランジスタ領域111以外にフォトリソグラフィを行うためのフォトレジスト118を形成する。大電流トランジスタ領域111において、シリコン窒化膜103、ゲート電極102側面上にゲート後酸化膜104をマスクとして、LDD119が形成される。つづいて、フォトレジスト118を除去後、スペーサとなるシリコン窒化膜をCVD法にて全面に形成し、アニ−ルを行う。
【0038】
次に、図34に示されるようにシリコン窒化膜スペーサ120を各トランジスタ側壁に形成し、大電流トランジスタ領域111以外にフォトリソグラフィを行うためのフォトレジスト121を形成する。大電流トランジスタ領域111におけるシリコン窒化膜103、及びシリコン窒化膜スペーサ120をマスクとして、高濃度電極122を形成する。
【0039】
次に、図35に示されるようにシリコン窒化膜スペーサ120を除去し、低電圧トランジスタ領域112以外にフォトリソグラフィを行うためのフォトレジスト123を形成する。低電圧トランジスタ領域112において、シリコン窒化膜103、ゲート電極102側面上にゲート後酸化膜104をマスクとして、LDD124が形成される。つづいて、フォトレジスト123を除去後、スペーサとなるシリコン窒化膜をCVD法にて全面に形成し、アニ−ルを行う。
【0040】
次に、図36に示されるようにシリコン窒化膜スペーサ125を各トランジスタ側壁に形成し、低電圧トランジスタ領域112以外にフォトリソグラフィを行うためのフォトレジスト126を形成する。低電圧トランジスタ領域112におけるシリコン窒化膜103、及びシリコン窒化膜スペーサ125をマスクとして、高濃度電極127を形成する。
【0041】
次に、図37に示されるようにフォトレジスト126を及びシリコン窒化膜スペーサ125を除去して、3種類のトランジスタが半導体基板上に形成される。
【0042】
なお、特開平11−312740号公報の図3乃至図6などに、MOSトランジスタのゲートをマスクとして半導体基板中に低濃度不純物拡散層を形成し、さらに有機膜からなるゲート側壁を形成し、ゲート側壁をマスクとして、半導体基板中に高濃度拡散層を形成し、側壁を灰化により、除去して、厚い側壁を形成して工程を削減しつつ、拡散層の濃度勾配を緩和する製造方法が記載されている。
【0043】
【発明が解決しようとする課題】
従来、電極先作りの製造方法にてトランジスタを形成するに当たっては、図24乃至29に示すように、複雑な工程を採用しなければならず、また、電極形成のコンタクトをシリコン窒化膜の側壁を利用し自己整合的に形成することが困難であり、高性能の電界効果型トランジスタを少ない工程数でかつ高い集積度で形成するための大きな障害となっていた。
【0044】
ここで、高性能電界効果トランジスタとは、ゲート長が0.1μm程度以下の場合であっても、ゲート長が短くなることによるトランジスタの閾値の現象が回路動作の設計値から、ずれない性能を有することを指す。
【0045】
従来の電極先作りプロセスを用いて、短チャネル効果を抑制した場合であっても、ソース・ドレインへのコンタクト形成にあたって、ゲート側壁自己整合方法を採用しなければ、ゲートとソース・ドレインコンタクトとの距離を大きく設定しなければならない。すなわち、ゲートとソース・ドレインコンタクトとの距離をPEP(Photo Engraving Process)のマスクの合わせ余裕を見積もった値分、大きく設定する必要がある。このため、半導体装置のチップサイズを大きく設定する必要が出てくる。
【0046】
また、スペーサを一旦、除去した後に、再度、スペーサを形成し直すことで、電極形成のコンタクトを自己整合的に形成することは、スペーサ形成には多数回の加熱工程が必要であるため,製造工程の長期化、複雑化を招き、困難であった。
【0047】
すなわち、スペーサ形成の際には、熱CVD(Chemical Vapor Deposition)法を用いて、例えば650℃の環境下でTEOS膜を堆積させたり、725℃の環境下でシリコンナイトライド膜を堆積させている。この形成方法では、1分あたり10-3μm程度の遅い速度でスペーサとなる材料を成膜しているため、所望の厚さになるまでには、1時間程度の時間を要してしまい、製造工程の効率向上の妨げとなっている。
【0048】
さらに、一回目にスペーサを形成する際に、CVD法を利用していることから、熱が半導体基板に加わり、不純物拡散層の分布が乱れ、さらにもう一度、コンタクト形成の際の自己整合用スペーサを形成することは、不純物拡散層の分布の乱れである異常拡散がより一層、顕著になり、半導体装置の特性の悪化が起こりやすくなる。
【0049】
さらに、一旦CVD法を用いて形成されたスペーサを除去する際には、膜の性質上、シリコンナイトライド膜と酸化膜との選択比を大きく保って、ウエットエッチングする必要がある。その場合でも、ゲート電極下のゲート酸化膜がその側面からエッチングされて、トランジスタの特性に悪影響が及ぶ可能性がある。
【0050】
また、半導体の用途が多様化するにつれて、一つの集積回路に多数の機能を持たせることが重要になっており、かかる目的を達成するためには多種類の電界効果型トランジスタを一つの集積回路上に形成しなくてはならない。
【0051】
従来方法でこの目的を達成するには、電極構造の最適化を行うため多数の熱工程を用いTED効果(Transient Enhanced Diffusion)を抑制した上で、電極構造の接合深さをそれぞれの電界効果型トランジスタで最適化しなければならず、非常に複雑な工程を要し、かつ制御性よく多数の電界効果型トランジスタを作成することが困難であった。
【0052】
すなわち、図30乃至37に示されるように高濃度のソース・ドレイン電極を先に作るためのスペーサを形成し、PEPを行い、イオン注入を行う。その後、スペーサを剥離し、LDD用のPEPを行い、再度イオン注入を行う。その後、RTAを行うという一連の製造工程をトランジスタの種類に分だけ、繰り返し異なるトランジスタごとに行う必要が生じてしまい、非常に複雑な工程となっていた。
【0053】
また、各トランジスタの工程において、最初のスペーサごとに打ち込んだソース・ドレインが、他のトランジスタの形成工程中における加熱過程で、ゲート下に、その拡散層長が延びてしまう現象が起きてしまう。さらに、RIE工程がゲート周囲の半導体基板上に形成された酸化膜の位置で、停止させる。
【0054】
しかし、半導体基板表面に形成された酸化膜がRIEにより部分ごとにその厚さが異なってしまい、均一な膜厚とはなっていない。そのため、イオン注入を行う前の半導体基板表面上に残存した酸化膜の厚さのばらつきが大きくなり、イオン注入の際に半導体基板中に打ち込まれる深さのばらつきが大きくなって、不純物が形成される領域の制御性が悪化してしまう。
【0055】
TED効果は、不純物導入のイオン注入において、導入された欠陥を介して、通常よりも早い速度で拡散することである。TED効果により、不純物を格子間位置に留めておくと、その不純物がTED効果により異常に早く拡散する。従って、熱が加わる前に、必ず活性化のRTAなどのアニ−ルを行い、不純物を適正な格子位置に移動させることが必要である。
【0056】
ここで、TED効果を生じさせる熱はCVD法によりシリコン酸化膜を堆積させる際の熱程度でも生じてしまうため、TED効果による不純物の異常拡散を防ぐには、絶縁膜などの堆積工程ごとにアニ−ルを繰り返し行う必要がある。
【0057】
すなわち、従来はSiNやSiO2で、スペーサが形成されていて、熱CVDにより、650℃から725℃程度の2段階の加熱工程を施して、スペーサが形成されるまでには多くの時間を要していた。
【0058】
さらに形成されたスペーサを除去するには、ウエットエッチングやドライエッチングを用いる必要があり、工程の複雑化を招いていた。
【0059】
本発明の目的は以上のような従来技術の課題を解決することにある。
【0060】
特に、本発明の目的は、高性能な電界効果型トランジスタを、用途に合わせて製造工程の複雑化を招くことなく、作成することができ、かつ半導体装置の集積度を画期的に向上させることが可能な半導体装置及びその製造方法を提供することである。
【0061】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板上にゲート電極及びこのゲート電極上にゲート電極上部絶縁膜を形成する工程と、前記半導体基板上、前記ゲート電極周囲上及び前記ゲート電極上部絶縁膜上に、第1拡散層マスク材として、リソグラフィーの反射防止膜として用いられる乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を形成する工程と、前記第1拡散層マスク材上にレジストを形成し、前記レジストに開口を設けて、前記開口部分の前記第1拡散層マスク材を前記ゲート電極及び前記ゲート電極上部絶縁膜側面に残すように、除去する工程と、残された前記第1拡散層マスク材をマスクとして前記半導体基板中に第1拡散層を形成する工程と、灰化処理によって、残された前記第1拡散層マスク材を除去する工程と、前記ゲート電極及び前記ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第2拡散層を形成する工程と、前記ゲート電極及前記ゲート電極上部絶縁層側面にゲート側壁を形成する工程と、前記ゲート側壁に接し、かつ、前記第1拡散層に接続する電極コンタクトを形成する工程とを有することを特徴とする半導体装置の製造方法である。
【0062】
さらに、本発明の別の特徴は、半導体基板上に第1ゲート電極を形成し、この第1ゲート電極上に第1ゲート電極上部絶縁膜を形成する工程と、前記半導体基板上に第2ゲート電極を形成し、この第2ゲート電極上に第2ゲート電極上部絶縁膜を形成する工程と、前記半導体基板上、前記第1ゲート電極周囲上、前記第1ゲート電極上部絶縁膜上、前記第2ゲート電極周囲上及び前記第2ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第1拡散層マスク材として形成する工程と、前記第1拡散層マスク材上に第1レジストを形成する工程と、前記第1領域の前記第1レジストを除去する工程と、前記第1拡散層マスク材を前記第1ゲート電極側面及び前記第1ゲート電極上部絶縁膜側面に第1の厚さ分残すように、前記第1ゲート電極周辺から除去する工程と、前記第1ゲート電極側面及び前記第1ゲート電極上部絶縁膜側面に残された前記第1拡散層マスク材をマスクとして前記半導体基板中に第1拡散層を形成する工程と、灰化処理によって、残された前記第1レジスト及び前記第1拡散層マスク材を除去する工程と、前記半導体基板上、前記第1ゲート電極周囲上、前記第1ゲート電極上部絶縁膜上、前記第2ゲート電極周囲上及び前記第2ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第2拡散層マスク材として形成する工程と、前記第2拡散層マスク材上に第2レジストを形成する工程と、前記第2領域の前記第2レジストを除去する工程と、前記第2拡散層マスク材を前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁膜側面に前記第1の厚さと異なる第2の厚さ分残すように、前記第2ゲート電極周辺から除去する工程と、前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁膜側面に残された前記第2拡散層マスク材をマスクとして前記半導体基板中に第2拡散層を形成する工程と、灰化処理によって、残された前記第2レジスト及び前記第2拡散層マスク材を除去する工程と、前記第1ゲート電極側面及び前記第1ゲート電極上部絶縁層側面に第1ゲート側壁を形成する工程と、前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁層側面に第2ゲート側壁を形成する工程と、を有することを特徴とする半導体装置の製造方法である。
【0064】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【0065】
(第1の実施の形態)
本発明による第1の実施の形態を図1乃至図10を用いて説明する。ここでは、本発明を利用した高濃度ソース・ドレイン電極先作りプロセスを使用したLDD型電界効果型トランジスタの製造方法を説明する。
【0066】
ここで、高濃度ソース・ドレイン電極先作りとは、ソース・ドレイン電極となる高濃度拡散層を先に作成し、その後にLDD層を形成する方法を意味する。
【0067】
このように高濃度ソース・ドレイン電極先作りの製造方法を用いることで、従来生じていたLDD形成後のスペーサ形成時の熱工程による拡散により、LDD層がゲート下に延びてしまい、トランジスタ特性が設計値からずれてしまうことを防止できる。
【0068】
図2は、半導体基板1上にゲート酸化膜2を形成し、その上にゲート電極材料を堆積して、シリコン窒化膜4をマスク材として加工して、ゲート電極3を形成した後の断面形状を示す。
【0069】
次に、図3に示されるようにゲート電極3表面を必要に応じて酸化して、ゲート後酸化膜5をゲート電極3の側面及び半導体基板1表面上に形成する。ゲート後酸化膜5は例えば、膜厚約10nm程度で形成されている。
【0070】
なお、シリコン窒化膜4表面には後酸化膜は形成されない。
【0071】
すなわち、ゲート電極越しにLDD領域形成のための不純物イオン注入を行う際に、ゲート材料に不純物が打ち込まれることを防止するために、ゲート電極表面を酸化することが適切である。
【0072】
次に図4に示す様に、有機膜被覆層(通常はリソグラフィー用の反射防止膜)6を必要膜厚に応じて塗布した後にリソグラフィー用のレジスト7を塗布し、電極形成用のリソグラフィーを行う。有機膜の塗布工程は例えば1分以内で、行うことができ、きわめて短時間で形成できる。
【0073】
ここで、使用される有機膜被覆層としては、常温又は、250℃程度までの温度の下で、塗布が可能であることが必要である。また、10-1μm程度の厚さの膜が形成された有機膜被覆層上に追従性良く形成できる性質、すなわちカバレッジが良好な性質を持った有機膜であることが必要である。さらに有機膜に求められる性質としては、有機膜形成後に有機膜上にレジストを形成しても膜の性質が悪化しないことが必要である。さらにRIEを用いて、レジストと選択比を取りながら加工が可能であり、イオン注入のマスク材として利用が可能であることが必要である。さらに、レジストの剥離工程において、簡単に剥離できる性質が有機膜に求められる。
【0074】
上述のような性質を有する有機膜は、リソグラフィー用の反射防止膜として用いられている有機膜が利用できる。有機膜としては例えば、乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、さらにアクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物などが利用できる。リソグラフィー用の反射防止膜は、下地の凹凸による反射を防止するために、レジスト下に塗布していたのに対して、本実施の形態では、下地の反射を防止することを主目的とするのではなく、加工用の膜として用いている。
【0075】
ここで、有機膜の膜厚は、例えば、約0.01μm程度から約0.数μm程度の厚さが用いられ、特に約0.07μmから約0.1μm程度の膜厚が好ましい。すなわち、後の工程で形成するLDD領域が形成される部分の長さに対応した分の厚さをこの有機膜の膜厚となるように形成する。
【0076】
次に、図5に示されるように、レジストを堆積し、リソグラフィーにて開口を設けて、異方性ドライエッチングにより全面に対して加工を行い、開口部分以外のレジストが覆っている部分の下方の電極形成部には有機膜被覆層が残る。こうして、有機膜被覆層スペーサ8をゲート3側面に形成し、他の領域からは有機膜被覆層は除去する。
【0077】
次に、図6に示されるように、ゲート3、ゲート3上のシリコン窒化膜4、ゲート3側面の有機膜被覆層スペーサ8をマスクとして、不純物注入を行って、高濃度ソース・ドレイン拡散層9を形成する。
【0078】
この工程において、従来例の図20において示した工程の形態と比べて、スペーサ材料が異なることで、スペーサ形成時の温度を下げることが可能となる。このため、ウエル部分の不純物濃度プロファイルが加熱の影響でなだらかになってしまう現象を抑制できる。また、さらにスペーサのRIE加工において、半導体基板表面上に酸化膜が残る量を従来例に比べて減らすことが可能である。
【0079】
この時、電極形成部以外の部分においてはリソグラフィー用のフォトレジストで覆われており不純物は注入されない。
【0080】
次に、図7に示されるようにその後通常のリソグラフィー後のレジスト剥離処理を行った段階で、高濃度のソース・ドレイン拡散層9が簡単に形成される。
【0081】
すなわち、スペーサのみを剥離し、ゲート電極上のシリコン酸化膜を残した形状がレジスト剥離処理を行うことで、得ることができる。形成された有機膜の側壁は、灰化処理で剥離する。有機膜はウエットエッチングを用いて除去する必要がないため、ゲート酸化膜側面への悪影響がなく、トランジスタ特性の悪化が防止できる。
【0082】
これに対し、従来例では、図27と図28に示される工程の間においては、ゲート電極上のシリコン窒化膜が、スペーサ窒化膜を剥離する工程で、剥がれて、本実施の形態のような形状は得ることはできない。
【0083】
ここで、高濃度ソース・ドレインは、通常用いられる高濃度のソース・ドレインを指し、例えば1015/cm2台のイオン注入時のドーズ量の不純物が含有されている。すなわち、少なくとも1×1017/cm3から2×1017/cm3以上であり、ピーク位置では、1×1020/cm 3を越える濃度で形成されている。
【0084】
次に、図8に示されるように、シリコン窒化膜4、ゲート3、及びゲート後酸化膜5をマスクとして、半導体基板1中に必要に応じて比較的濃度の低いLDD或いは比較的濃度の高いエクステンションと呼ばれる不純物注入を行い、LDD(エクステンション)10を得る。
【0085】
ここで、比較的濃度の低いLDDは、例えば1×1013/cm2程度のイオン注入ドーズ量であり、ピーク位置では例えば1×1018/cm3程度の濃度である。
【0086】
比較的濃度の高いエクステンションでは、例えば、1×1014/cm2程度のイオン注入ドーズ量であり、ピーク位置では例えば1×1019/cm3程度の濃度である。この後で、半導体基板中に形成されたソース・ドレイン高濃度拡散層9及びLDD(エクステンション)10内の不純物を活性化させるために加熱を行う。
【0087】
次に、図9に示されるように、必要に応じてシリコン窒化膜等でスペーサ11を形成すれば自己整合的に電極コンタクトを形成することが出来る。このスペーサの厚さは、トランジスタの耐圧により、例えば0.2μm程度の厚さで形成される。
【0088】
次に、図1に示されるように全面にCVD等により絶縁膜を被覆した後、コンタクトホールを開孔し、そこに導電膜を埋めこみ、所望の電極を接続して半導体装置が得られる。
【0089】
スペーサ11に接して、ソース・ドレイン高濃度拡散層9に接続するようにコンタクト電極12を形成する。こうして、ゲート側壁に設けられたスペーサ11に自己整合的にコンタクト電極12が形成できることで、高集積化を図ることができる。
【0090】
このようにスペーサ11に自己整合的にコンタクト電極12を形成できることで、ソース・ドレイン高濃度拡散層9の領域内にコンタクト電極12との位置合わせ余裕を設けておく必要が無く、トランジスタ動作を行う上で、必要最小限の領域をソース・ドレイン高濃度拡散層9の領域として形成すればよい。
【0091】
こうして、本実施の形態の半導体装置は、半導体基板1と、この半導体基板1上に形成されたゲート電極3と、このゲート電極3側面に接して設けられたスペーサ11と、前記ゲート電極3上に形成され、前記スペーサ11に側面を囲われたゲート電極上部絶縁膜4と、前記スペーサ11に接して設けられたコンタクト電極12と、このコンタクト電極12に接続され、前記スペーサ11以外の膜である有機膜8をマスクとして用いて、前記半導体基板1中に形成された高濃度ソース・ドレイン拡散層9と、この高濃度ソース・ドレイン拡散層9形成後に、前記半導体基板1中に前記ゲート電極3をマスクとして形成されたLDD(エクステンション)10とを有して構成される。
【0092】
形成された有機膜被覆層スペーサを灰化処理で剥離するが、この灰化処理は加熱工程でないため、通常のイオン注入やPEPにおいて使用される加熱工程以外に本実施の形態を行うことで、加熱を行う必要や製造工程の追加はない。そのため、ショートチャネル効果やホットキャリア注入によるトランジスタの劣化を招くことを防止できる。このように本実施の形態では、ゲート長が0.1μm程度以下のトランジスタであっても高集積化を果たしつつ、トランジスタの高性能化を得ることができる。
【0093】
なお、製造方法において、図2に示される工程の前に半導体基板表面全体にNMOSトランジスタ形成の場合、非常に薄い濃度のリンなどの不純物を導入してもよい。
【0094】
さらに、図9に示される工程の後に、有機膜被覆層スペーサ及びゲートをマスクとして、ハロー(Halo)イオン注入として、半導体基板表面に対して角度20度でNMOSトランジスタ形成の場合、ホウ素などの不純物を例えば、濃度約4×1013/cm2程度で導入してもよい。このハローイオン注入が行われて、ハロー不純物領域13がLDD10を囲むように形成された状態は図10に示される。
【0095】
なお、さらに不純物注入の注入角度、ドーズ量などを変えて、多数回有機膜被覆層スペーサを用いて、不純物導入、加熱を行うことで多段階の不純物領域を半導体基板中に設けることも可能である。
【0096】
さらに、有機膜被覆層スペーサを半導体基板中に導入する多段階の不純物領域に合わせて、複数回、異なる膜厚で形成し、不純物導入、加熱、側壁除去の工程を繰り返すことで、より複雑な多種類の不純物拡散層をゲート近傍の半導体基板中に形成することも可能である。
【0097】
(第2の実施の形態)
本実施の形態にかかる半導体装置の製造方法を図11乃至図16を用いて説明する。
【0098】
図11に示すように半導体基板1上にそれぞれトランジスタが形成されて、スイッチングトランジスタが形成されるスイッチングトランジスタ領域20、大電流トランジスタが形成される大電流トランジスタ領域21、低電圧トランジスタが形成される低電圧トランジスタ領域22が設けられる。各トランジスタは、第1の実施の形態同様に、半導体基板1上に、ゲート酸化膜2を介してゲート3が設けられている。
【0099】
ゲート3の側面には、ゲート後酸化膜5が形成されている。ゲート3上表面上には、シリコン窒化膜4が形成されている。ここで、各トランジスタ上方に有機膜が形成され、半導体基板1、ゲート後酸化膜5、シリコン窒化膜4の全表面が覆われている。ここで、まず大電流トランジスタ領域21のみをレジスト23から露出させて、リソグラフィーを行う。
【0100】
次に、大電流トランジスタ領域21内のトランジスタの側壁のみに有機膜スペーサ24を形成し、大電流トランジスタ領域21内からは他の有機膜を除去する。その後、有機膜スペーサ24を不純物注入のマスクとして利用し、高濃度ソース/ドレイン領域25を形成する。大きい電流駆動力が必要な大電流トランジスタ領域21においては、ゲート端から高濃度ソース・ドレインまでの距離を短くするなどの設定をスペーサの膜厚を変更して、調整することで、より大きい電流値を取ることができる。
【0101】
次に、図12に示されるように、有機膜被覆層6を灰化処理と洗浄処理によって剥離すれば、高温の熱工程を経ること無しに電界効果型トランジスタが形成できる。ここで、高温の熱工程とは、スペーサ酸化膜、窒化膜を熱CVDで堆積する工程を指し、本実施の形態によれば、反射防止膜の塗布によりスペーサを形成することで、このような高温の熱工程が不要となる。ここで、有機膜スペーサ24を除去した後、シリコン窒化膜4、ゲート3、ゲート後酸化膜5をマスクとして、半導体基板1中に不純物を注入して、LDD26を形成する。
【0102】
この後、スイッチングトランジスタ領域20、低電圧トランジスタ領域23を順次、同様にそれぞれ最適な特性となるようにスペーサの厚さや不純物濃度を調整して、製造する。
【0103】
ここで、電界効果トランジスタを最適化するとは、各トランジスタのゲート長が微細化されて短い状況でも、閾値が設計値からずれることを防止するように、実効ゲート長を設定することをいう。
【0104】
スイッチング特性が重要な機能であるスイッチングトランジスタ領域20では、ゲート端から高濃度ソース・ドレインまでの距離を長くし、スペーサの膜厚を変更して、調整することで、カットオフ特性を向上させる。また、低電圧トランジスタ領域では、小面積化のために、ゲート端から高濃度ソース・ドレインまでの距離を短く設定する。
【0105】
その後、フォトレジストと有機膜被覆層を灰化処理と洗浄処理によって剥離し、活性化のアニ−ルを行って電界効果型トランジスタを形成する。ここで、図13に示されるように有機膜からなる有機膜スペーサ24を除去した後、シリコン窒化膜4、ゲート3、ゲート後酸化膜5をマスクとして、半導体基板1中に不純物を注入して、LDD層26を形成する。
【0106】
ここで、LDD層はゲート長が短い場合、あるいは、ソース・ドレインの電界が極度に強い場合などに形成することが好ましい。
【0107】
次に、図14に示されるように他のトランジスタ領域において最適な側壁厚さとなるように新たに第2有機膜被覆層27を全面に形成する。以下、既に形成されたトランジスタ領域と同様にレジスト28を用いて、高濃度ソース・ドレイン領域を形成し、第2有機膜被覆層27を除去し、LDDを形成し、さらに他のトランジスタ領域を順次、同様の製造工程を繰り返すことで形成する。
【0108】
図14の工程の後に、通常、層間絶縁膜などを上に堆積するが、その堆積工程の前であって、半導体装置内の全てのトランジスタを形成後、アニ−ルを1回行う。ここで、アニ−ルの温度は例えば、1050℃で、3秒間のアニ−ルから950℃で、10秒間程度のアニ−ルの範囲内にて実施する。
【0109】
次に、図15に示されるように必要に応じてシリコン窒化膜等でスペーサ11を形成すれば自己整合的に電極コンタクトを形成することが出来る。このスペーサの厚さは、トランジスタの耐圧により、例えば0.2μm程度の厚さで形成される。
【0110】
次に、全面にCVD等により絶縁膜を被覆した後、コンタクトホールを開孔し、そこに導電膜を埋めこみ、所望の電極を接続して図15に示した半導体装置を得る。
【0111】
スペーサ11に接して、ソース・ドレイン高濃度拡散層9に接続するようにコンタクト電極12を形成する。こうして、ゲート側壁に設けられたスペーサ11に自己整合的にコンタクト電極12が形成できることで、高集積化を図ることができる。
【0112】
このように半導体装置内の全てのトランジスタについて、同様の手法を用いて、最適な電界効果トランジスタを形成することができる。この後に不純物活性化のアニールを一回行えば最終的にTED効果による異常拡散を抑え、各電界効果トランジスタが最適にかつ容易なプロセスで形成することができる。
【0113】
すなわち、本実施の形態ではスペーサの形成にあたって、熱工程が無く、反射防止膜の塗布のみでスペーサが形成できる。このため、スペーサ形成を異種のトランジスタごとに必要回数分繰り返し行っても、熱によるTED効果やRIEによる酸化膜の膜減り現象が生じることはない。このように、トランジスタごとに設計された位置に対して正確に不純物を注入して、不純物拡散層を形成することができる。
【0114】
このように必要回数分、トランジスタごとにスペーサ形成、イオン注入、スペーサ除去の工程を繰り返し行っても、それぞれの工程中には、熱工程が存在しないため、TED効果が生じる可能性は低い。全てのトランジスタの形成工程が終了した時点で、例えば層間絶縁膜を形成する工程における熱の影響によるTED効果を抑制するために、1回のみ不純物を活性化させるためのRTAを実施する。
【0115】
様々な電界効果型トランジスタが混在する半導体集積回路において効率よく様々な用途に応じた電界効果型トランジスタを作成することが可能になる。
【0116】
ここで、オフ状態の時に電流を流さず、オン状態の時に少量の電流が流れることで十分なスイッチングとランジスタと、大電流を流すことが必要な大電流トランジスタとを同一半導体装置上に搭載する場合、スイッチングトランジスタの側壁はその厚さが例えば、ゲート幅が0.75μm程度より小さい場合、0.3μm程度と厚めに設定する。
【0117】
また、大電流トランジスタでは、ゲート幅が0.75μm程度より小さい場合、その側壁は0.2μmから千分の数μm程度の薄い膜厚とする。大電流トランジスタでは、側壁を薄くすることで、LDD長を短くして, 寄生抵抗の上昇を防いでいる。
【0118】
本実施の形態においても、第1の実施の形態同様にハロー不純物領域を形成することができる。
【0119】
さらに、第1の実施の形態同様に有機膜被覆層スペーサ形成、半導体基板への不純物導入、加熱、有機膜被覆層スペーサ除去の工程を複数回導入する不純物や有機膜被覆層スペーサの膜厚を変えて繰り返すことにより、複数種類の不純物領域を半導体基板上に形成することができる。
【0120】
本実施の形態によれば、メモリと論理回路などを混載した混載半導体装置において、トランジスタごとに最適化されたトランジスタを工程数の増加を抑制して、製造することが可能である。すなわち、トランジスタごとの様様なゲート長に合わせ込むようにそれぞれのソース・ドレインを形成する際に、サイズの異なるトランジスタごとに個別にスペーサの堆積、PEP、イオン注入、スペーサの剥離、RTAといった一連の製造工程の繰り返しを避けることが可能である。このように本実施の形態では、PEPとイオン注入の製造工程をサイズの異なるトランジスタごとに繰り返すことで、混載半導体装置を得ることができ、製造工程数が大幅に削減できる。
【0121】
本実施の形態においても第1の実施の形態同様の効果を有している。
【0122】
(第2の実施の形態の変形例)
本変形例では、特徴の異なるトランジスタであってもそれぞれのLDD領域が同じ特性で形成できる場合に適用できる。この場合、図16に示されるようにトランジスタ領域ごとに高濃度ソース・ドレイン領域を順次形成して、有機膜をすべて除去した後に、それぞれのゲート、ゲート上のシリコン窒化膜、ゲート後酸化膜をマスクとして、LDD領域を不純物注入により形成できる。レジストと有機膜被覆層を灰化処理と洗浄処理によって剥離すれば、高温の熱工程を経ること無しに電界効果型トランジスタが形成できる。ここで、高温の熱工程とは、スペーサ酸化膜、窒化膜を熱CVDで堆積する工程を指し、本実施の形態によれば、反射防止膜の塗布によりスペーサを形成することで、このような高温の熱工程が不要となる。
【0123】
このように形成することで、LDD領域形成工程を1度に行い、工程数を削減することができる。また、最適な電界効果型トランジスタを高温の熱工程を経ること無しに最適に形成することができる。全てのトランジスタの形成工程が終了した時点で、例えば層間絶縁膜を形成する工程における熱の影響によるTED効果を抑制するために、1回のみ不純物を活性化させるためのRTAを実施する。
【0124】
本実施の形態においても、第1の実施の形態同様にハロー不純物領域を形成することができる。
【0125】
さらに、第1の実施の形態同様に有機膜被覆層スペーサ形成、半導体基板への不純物導入、加熱、有機膜被覆層スペーサ除去の工程を複数回導入する不純物や有機膜被覆層スペーサの膜厚を変えて繰り返すことにより、複数種類の不純物領域を半導体基板上に形成することができる。
【0126】
なお、上記各実施の形態において、有機膜を用いてスペーサを形成していたが、有機膜と同様の特性を有する膜であれば、無機膜など他の膜を用いることも可能である。
【0127】
本発明はDRAMなどの揮発性半導体記憶装置、不揮発性半導体記憶装置、論理LSI、又はメモリ混載論理LSIなど大規模集積回路を有する半導体装置において適用される。
【0128】
【発明の効果】
本発明によれば、高性能な電界効果型トランジスタを、用途に合わせて製造工程の複雑化を招くことなく、作成することができ、かつ半導体装置の集積度を画期的に向上させることが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態における半導体装置の構造を示す断面図。
【図2】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図3】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図4】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図5】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図6】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図7】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図8】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図9】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図10】 本発明の第1の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図11】 本発明の第2の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図12】 本発明の第2の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図13】 本発明の第2の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図14】 本発明の第2の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図15】 本発明の第2の実施の形態における半導体装置の構造を示す断面図。
【図16】 本発明の第2の実施の形態の変形例における半導体装置の製造方法の一工程を示す断面図。
【図17】 従来のLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図18】 従来のLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図19】 従来のLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図20】 従来のLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図21】 従来のLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図22】 従来のLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図23】 従来のLDD構造の半導体装置の構造を示す断面図。
【図24】 従来の電極先作りLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図25】 従来の電極先作りLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図26】 従来の電極先作りLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図27】 従来の電極先作りLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図28】 従来の電極先作りLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図29】 従来の電極先作りLDD構造の半導体装置の製造方法の一工程を示す断面図。
【図30】 従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図31】 従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図32】 従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図33】 従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図34】 従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図35】 従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図36】 従来の複数のトランジスタを最適化する半導体装置の製造方法を示す断面図。
【図37】 従来の複数のトランジスタを最適化する半導体装置の製造方法を示す断面図。
【符号の説明】
1 半導体基板
2 ゲート酸化膜
3 ゲート
4 シリコン窒化膜
5 ゲート後酸化膜
6 有機膜被覆層
7,28 レジスト
8 有機膜被覆層スペーサ
9,25 高濃度ソース・ドレイン拡散層
10,26 LDD(エクステンション)
11 スペーサ
12 コンタクト電極
13 ハロー不純物領域
20 スイッチングトランジスタ領域
21 大電流トランジスタ領域
22 低電圧トランジスタ領域
23 フォトレジスト
24 有機膜スペーサ
27 第2有機被膜
Claims (7)
- 半導体基板上にゲート電極及びこのゲート電極上にゲート電極上部絶縁膜を形成する工程と、
前記半導体基板上、前記ゲート電極周囲上及び前記ゲート電極上部絶縁膜上に、第1拡散層マスク材として、リソグラフィーの反射防止膜として用いられる乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を形成する工程と、
前記第1拡散層マスク材上にレジストを形成し、前記レジストに開口を設けて、前記開口部分の前記第1拡散層マスク材を前記ゲート電極及び前記ゲート電極上部絶縁膜側面に残すように、除去する工程と、
残された前記第1拡散層マスク材をマスクとして前記半導体基板中に第1拡散層を形成する工程と、
灰化処理によって、残された前記第1拡散層マスク材を除去する工程と、
前記ゲート電極及び前記ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第2拡散層を形成する工程と、
前記ゲート電極及前記ゲート電極上部絶縁層側面にゲート側壁を形成する工程と、
前記ゲート側壁に接し、かつ、前記第1拡散層に接続する電極コンタクトを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1拡散層マスク材を前記ゲート電極及び前記ゲート電極上部絶縁膜側面に残すように、除去する工程において、形成される前記第1拡散層の前記半導体基板中の位置に応じた厚さを有して、前記第1拡散層マスク材が残るように除去されることを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体基板上に第1ゲート電極を形成し、この第1ゲート電極上に第1ゲート電極上部絶縁膜を形成する工程と、
前記半導体基板上に第2ゲート電極を形成し、この第2ゲート電極上に第2ゲート電極上部絶縁膜を形成する工程と、
前記半導体基板上、前記第1ゲート電極周囲上、前記第1ゲート電極上部絶縁膜上、前記第2ゲート電極周囲上及び前記第2ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第1拡散層マスク材として形成する工程と、
前記第1拡散層マスク材上に第1レジストを形成する工程と、
前記第1領域の前記第1レジストを除去する工程と、
前記第1拡散層マスク材を前記第1ゲート電極側面及び前記第1ゲート電極上部絶縁膜側面に第1の厚さ分残すように、前記第1ゲート電極周辺から除去する工程と、
前記第1ゲート電極側面及び前記第1ゲート電極上部絶縁膜側面に残された前記第1拡散層マスク材をマスクとして前記半導体基板中に第1拡散層を形成する工程と、
灰化処理によって、残された前記第1レジスト及び前記第1拡散層マスク材を除去する工程と、
前記半導体基板上、前記第1ゲート電極周囲上、前記第1ゲート電極上部絶縁膜上、前記第2ゲート電極周囲上及び前記第2ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び1−メトキシ−2−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第2拡散層マスク材として形成する工程と、
前記第2拡散層マスク材上に第2レジストを形成する工程と、
前記第2領域の前記第2レジストを除去する工程と、
前記第2拡散層マスク材を前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁膜側面に前記第1の厚さと異なる第2の厚さ分残すように、前記第2ゲート電極周辺から除去する工程と、
前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁膜側面に残された前記第2拡散層マスク材をマスクとして前記半導体基板中に第2拡散層を形成する工程と、
灰化処理によって、残された前記第2レジスト及び前記第2拡散層マスク材を除去する工程と、
前記第1ゲート電極側面及び前記第1ゲート電極上部絶縁層側面に第1ゲート側壁を形成する工程と、
前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁層側面に第2ゲート側壁を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2ゲート電極側面及び前記第2ゲート電極上部絶縁層側面に第2ゲート側壁を形成する工程の後に、
前記第1ゲート側壁に接し、かつ、前記第1拡散層に接続する第1電極コンタクトを形成する工程と、
前記第2ゲート側壁に接し、かつ、前記第2拡散層に接続する第2電極コンタクトを形成する工程と、
を有することを特徴とする請求項3記載の半導体装置の製造方法。 - 灰化処理によって、残された前記第1レジスト及び前記第1拡散層マスク材を除去する工程は、前記第1領域の第1拡散層マスク材を除去し、前記第1ゲート電極及び前記第1ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第3拡散層を形成し、残された前記第1レジスト及び前記第1拡散層マスク材を除去する工程からなることを特徴とする請求項3または請求項4に記載の半導体装置の製造方法。
- 灰化処理によって、残された前記第2レジスト及び前記第2拡散層マスク材を除去する工程の後に、前記第1ゲート電極及び前記第1ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第3拡散層を形成し、前記第2ゲート電極及び前記第2ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第4拡散層を形成する工程をさらに有することを特徴とする請求項3または請求項4に記載の半導体装置の製造方法。
- 残された前記第2拡散層マスク材を除去する工程の後に、加熱を行い、半導体基板中の第1拡散層及び第2拡散層中の不純物を活性化する工程をさらに有することを特徴とする請求項3乃至6に記載のいずれか1項の半導体装置の製造方法。
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