JP2009252837A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】耐圧が改善され、信頼性が向上した不揮発性半導体メモリ及びその製造方法を与える。
【解決手段】半導体記憶装置は、半導体基板１１上に形成され、オキシナイトライド化された第１ゲート絶縁膜１４ａを含む第１トランジスタと、半導体基板１１上に形成された第２ゲート絶縁膜１４ｂと、第２ゲート絶縁膜１４ｂ上の少なくとも一部に形成されたバリア膜２０を含む第２トランジスタとを備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とする。
【選択図】図１
【解決手段】半導体記憶装置は、半導体基板１１上に形成され、オキシナイトライド化された第１ゲート絶縁膜１４ａを含む第１トランジスタと、半導体基板１１上に形成された第２ゲート絶縁膜１４ｂと、第２ゲート絶縁膜１４ｂ上の少なくとも一部に形成されたバリア膜２０を含む第２トランジスタとを備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とする。
【選択図】図１
Description
本発明は、半導体記憶装置に関し、特に、耐圧が改善された不揮発性メモリ及びその製造方法に関する。
データを電気的に書き込み、消去できる不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が周知である。ＥＥＰＲＯＭのひとつとして、電気的一括消去が可能なフラッシュＥＥＰＲＯＭがある。
フラッシュＥＥＰＲＯＭの代表として、ＮＡＮＤ型フラッシュメモリが周知である。ＮＡＮＤ型フラッシュメモリは高集積化が容易であり、広く使用されている。
従来の半導体装置において、リーク電流を減少させるべく、ゲート絶縁膜をオキシナイトライド化する方法がある（例えば、特許文献１）。この方法を上記ＮＡＮＤフラッシュメモリに応用し、セル領域のゲート絶縁膜をオキシナイトライド化しゲート絶縁膜の信頼性を上げる試みがなされている。
しかし、この方法では、トランジスタ領域のゲート絶縁膜もオキシナイトライド化されるため、ゲート絶縁膜中の固定電荷により閾値電圧が低下するという問題がある。これを回避するべく、チャネル領域の不純物拡散濃度を濃くする方法があるが、そうすると今度はトランジスタ特性として必要な耐圧が得られない、（例えば、サーフェースブレークダウン耐圧等）という問題が新たに生じる。
特開２００６−１１４８１６号公報
本発明は、高電圧動作周辺トランジスタの耐圧が改善され、メモリセルトランジスタまたは低電圧動作周辺トランジスタの信頼性が向上した不揮発性半導体メモリ及びその製造方法を与えることを目的とする。
本発明の一つの態様において、半導体記憶装置は、半導体基板上に形成され、オキシナイトライド化された第１ゲート絶縁膜を含む第１トランジスタと、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の少なくとも一部に形成されたバリア膜を含む第２トランジスタとを備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とする。
本発明の他の態様において、半導体記憶装置を製造する方法は、第１トランジスタが形成される領域の半導体基板上に第１ゲート絶縁膜が形成され、かつ、第２トランジスタが形成される領域の前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜が形成する工程と、前記第２ゲート絶縁膜上にバリア膜を形成する工程と、前記バリア膜をマスクとして、前記第１ゲート絶縁膜をオキシナイトライド化する工程を備えることを特徴とする。
本発明によれば、高電圧動作周辺トランジスタの耐圧が改善され、メモリセルトランジスタまたは低電圧動作周辺トランジスタの信頼性が向上した不揮発性半導体メモリ及びその製造方法を与えることができる。
［半導体記憶装置の実施の形態］
＜第１実施形態＞
以下、図面を参照しながら、本発明に係る半導体記憶装置の第１実施形態について詳細に説明する。
＜第１実施形態＞
以下、図面を参照しながら、本発明に係る半導体記憶装置の第１実施形態について詳細に説明する。
図１は、本発明の第１実施形態に係る不揮発性メモリのセル領域と周辺トランジスタ領域の概略的な断面図である。説明の都合上、各構成要素の縮尺は実際と異なる。
第１実施形態に係る不揮発性メモリは、第１トランジスタに相当するメモリセルトランジスタ（ＭＣ）及び該メモリセルトランジスタ（ＭＣ）を制御する第２トランジスタに相当する高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）を備える。ここで、ゲートを分離するための絶縁層を省略して示している。
まず、メモリセルトランジスタ（ＭＣ）の構成について説明する。メモリセルトランジスタ（ＭＣ）は、Ｐ型シリコン基板１１と、シリコン基板１１の上に例えばシリコン酸化膜から成るゲート絶縁膜１４ａを介して形成されたゲート電極１８ａを備える。ゲート電極１８ａは、例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る浮遊ゲート１５ａ、該浮遊ゲート１５ａの上に堆積されたゲート間絶縁膜１６ａ、該浮遊ゲート１５ａ上にゲート間絶縁膜１６ａを介して堆積された制御ゲート１７ａから構成される。ゲート絶縁膜１４ａは、後述するように、オキシナイトライド化され、例えば、膜厚８ｎｍ程度のオキシナイトライド膜ＳｉＯｘＮｙにより構成されている。このオキシナイトライド膜は、データの書き込み／消去の際に浮遊ゲート１５ａと半導体基板１１との間を往復する電子のトラップを減少させる効果を有する。
浮遊ゲート１５ａの上部には例えば厚さが約７ｎｍ〜約２０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ａが堆積されている。ゲート間絶縁膜１６ａの上部には、例えば導電性ポリシリコンが堆積された制御ゲート１７ａが形成されている。
ゲート電極１８ａの側面には、例えばシリコン窒化膜から成るサイドウォール１９ａが形成されている。
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ａを挟むようにして、自己整合的に、ソース又はドレインを構成する、例えばリン（Ｐ）等の不純物がドープされたＮ型不純物拡散領域１２ａ、１２ａ’が形成されている。
ここで、メモリセル領域のＰ型シリコン基板１１は、不純物濃度がＰ型シリコン基板１１よりも濃いＰ型ウエルであってもよい。その結果、メモリセルトランジスタ（ＭＣ）の閾値が上昇し、微細化によりゲート長が短くなってもカットオフ特性が良くなる。Ｎ型不純物拡散領域１２ａ、１２ａ’に挟まれた半導体基板１１の表面にはメモリセルトランジスタ（ＭＣ）の閾値電圧を調整するチャネル領域が形成される場合がある。
また、メモリセルトランジスタ（ＭＣ）もゲート電極１８ａに電圧を加えて浮遊ゲート１５ａ下の半導体基板１１の表面にチャネルを形成することからＭＯＳトランジスタの一種であるといえる。
次に、高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）の構成について説明する。ここで、高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）とは、例えば、３０Ｖ程度の電圧で動作するトランジスタをいう。高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）は、Ｐ型シリコン基板１１と、該Ｐ型シリコン基板１１上に形成された例えばシリコン酸化膜から成るゲート絶縁膜１４ｂ及び後述するバリア膜２０を介して形成されたゲート電極１８ｂを備える。ゲート電極１８ｂは、例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る下側ゲート１５ｂ、該下側ゲート１５ｂ上に堆積されたゲート間絶縁膜１６ｂ、該下側ゲート１５ｂ上にゲート間絶縁膜１６ｂを介して堆積された上側ゲート１７ｂから構成される。ゲート絶縁膜１４ｂは、例えば、５Ｖから３０Ｖ程度の高耐圧が得られるように、例えば２０ｎｍから５０ｎｍ程度の膜厚を有する。第１実施形態では、このゲート絶縁膜１４ｂの上に、膜厚が５ｎｍ程度の、例えば窒化シリコン膜（ＳｉＮ）から成るバリア膜２０が堆積されている。第１実施形態によれば、バリア膜２０の存在によって、ゲート絶縁膜１４ｂはオキシナイトライド化されない。すなわち、ゲート絶縁膜１４ｂの窒素原子濃度は、ゲート絶縁膜１４ａの窒素原子濃度より低い。下側ゲート１５ｂの上部には例えば厚さが約７ｎｍ〜約２０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ｂが堆積されている。ゲート間絶縁膜１６ｂには、下側ゲート１５ｂの上面の略中央部に開口部１３が設けられている。ゲート間絶縁膜１６ｂの上部には、例えば導電性ポリシリコンが堆積された上側ゲート１７ｂが形成されている。
上側ゲート１７ｂは、上記した開口部１３を通じて下側ゲート１５ｂと電気的に接続する。この構造により、高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）のゲート電極１８ｂは１層構造を有する。
ゲート電極１８ｂの側面には、例えばシリコン窒化膜、またはシリコン酸化膜から成るサイドウォール１９ｂが形成されている。
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ｂを挟むようにして、自己整合的に、ソース及びドレインをそれぞれ形成する、例えばリン（Ｐ）等の不純物がドープされたＮ型不純物拡散領域１２ｂ、１２ｂ’が形成されている。
ここで、高電圧動作周辺トランジスタ領域のＰ型シリコン基板１１はＰ型ウエルであってもよい。Ｎ型不純物拡散領域１２ｂ、１２ｂ’に挟まれた半導体基板１１の表面には高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）の閾値電圧を調整するチャネル領域が形成される場合がある。
［製造方法の実施の形態］
次に、上記したＮＡＮＤフラッシュメモリの製造方法の実施の形態について図面を参照しながら説明する。図２から図１８は、本実施の形態に係るＮＡＮＤフラッシュメモリの製造工程を説明したものである。
次に、上記したＮＡＮＤフラッシュメモリの製造方法の実施の形態について図面を参照しながら説明する。図２から図１８は、本実施の形態に係るＮＡＮＤフラッシュメモリの製造工程を説明したものである。
まず、工程１として、図２に示すように、フォトリソグラフィー技術により、周辺トランジスタ領域を覆うマスク（図示せず）を形成し、メモリセル領域にイオンインプランテーション法を用い、例えばＢを注入し、ｐウエルを形成する。その後、マスクを除去し、シリコン基板などの半導体基板１１の表面に例えば熱酸化処理を施し、例えばシリコン酸化膜から成るゲート絶縁膜１４を例えば膜厚４０ｎｍで形成する。
次に、工程２として、図３に示すように、例えば減圧ＣＶＤ法により例えば窒化シリコン膜のようなバリア膜２０を例えば膜厚５ｎｍで堆積する。バリア膜２０としては、窒化シリコン膜以外であっても後述するオキシナイトライド化処理後にマスクとして機能するものであればよく、例えば、フッ化シリコン（ＳｉＦ４）膜などでもよい。
次に、工程３として、図４に示すように、表面全体にレジストを塗布し、フォトリソグラフィー技術により、周辺トランジスタ領域を覆うレジストマスク２１を形成する。
次に、工程４として、図５に示すように、周辺メモリセル領域のバリア膜２０を熱燐酸またはＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法により除去し、続いてシリコン酸化膜１４を希フッ酸（ＤＨＦ）等によりウエットエッチングして除去する。その結果、メモリセル領域の半導体基板の表面が露出する。
次に、工程５として、図６に示すように、周辺トランジスタ領域のレジストマスク２１をＯ２アッシング等により剥離する。
次に、工程６として、図７に示すように、熱酸化処理を行い、メモリセル領域の半導体基板上にシリコン酸化膜のようなベース酸化膜２２を例えば膜厚８ｎｍで形成する。この際、高電圧動作周辺トランジスタ側のシリコン酸化膜１４の膜厚はバリア膜２０に覆われているため増加しない。
次に、工程７として、図８に示すように、例えば、アンモニア（ＮＨ３）ガスまたは酸化窒素（Ｎ２Ｏ）ガスの雰囲気中で、１１００℃の高温にてアニール処理してオキシナイトライド化を行うことにより、オキシナイトライド膜（ＳｉＯｘＮｙ）から成るゲート絶縁膜１４ａを形成する。このとき、周辺トランジスタ領域の酸化膜１４ｂは、バリア膜２０がマスクとなっているため、オキシナイトライド化されない。
次に、工程８として、図９に示すように、プラズマＣＶＤ法等により、例えばリン（Ｐ）を所定の濃度でドープした膜厚１００ｎｍの第１ポリシリコン膜１５、例えばＯＮＯ（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）膜のようなゲート間絶縁膜１６、例えばリン（Ｐ）を所定の濃度でドープした厚さ５０ｎｍのポリシリコン膜２４、及び例えばＴＥＯＳ膜のような膜厚１５０ｎｍのシリコン酸化膜２５を順に堆積する。
次に、工程９として、図１０に示すように、シリコン酸化膜２５の上にレジストを塗布し、フォトリソグラフィー技術により、上記した開口部１３を形成すべき領域に開口を有するマスク２６を形成する。
次に、工程１０として、図１１に示すように、該マスク２６を使って、ＲＩＥ等のドライエッチングによりシリコン酸化膜２５を選択的に除去する。次いで、シリコン酸化膜２５をハードマスクとして、第１のポリシリコン膜１５の途中までＲＩＥ等の異方性エッチングによりエッチングを行い、溝２７を選択的に形成する。
次に、工程１１として、図１２に示すように、マスク２６及びシリコン酸化膜２５を例えば希フッ酸（ＤＨＦ）によるウエットエッチングにより除去する。
次に、工程１２として、図１３に示すように、第２のポリシリコン膜１７をＣＶＤ法等により例えば膜厚１００ｎｍで堆積する。このとき、溝２７にも第２のポリシリコン膜１７が埋め込まれる。
次に、工程１３として、図１４に示すように、表面全体にフォトレジストを塗布しパターニングして、ゲート電極１８ａ及びゲート電極１８ｂを形成するべき領域を被覆するマスク３０を形成する。
次に、工程１４として、図１５に示すように、マスク３０を使ってＲＩＥ等の異方性エッチングを行い、ゲート電極１８ａ及びゲート電極１８ｂを選択的に形成する。この際、ポリシリコン膜２４及び第２のポリシリコン膜１７はそれぞれ一体としてメモリセルトランジスタ（ＭＣ）の制御ゲート１７ａ及び高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）の上側ゲート１７ｂを構成する。次いで、Ｏ２アッシング等によりマスク３０を剥離する。
次に、工程１５として、図１６に示すように、例えば、シリコン窒化膜を堆積し、その後異方性エッチングによりゲート電極１８ａ及びゲート電極１８ｂのそれぞれの側面にサイドウォール１９ａ及び１９ｂを形成する。
次に、工程１６として、図１７に示すように、半導体基板１１の表層部に、サイドウォール１９ａ及び１９ｂをマスクとして、例えばリン（Ｐ）を例えば１×１０１８ｃｍ−３の濃度でイオン注入し、Ｎ型不純物拡散領域１２ａ、１２ｂ、１２ａ’、１２ｂ’を自己整合的に形成する。
次に、工程１７として、図１８に示すように、例えばプラズマＣＶＤ法によりＴＥＯＳ膜のような層間絶縁膜を表面全体に堆積し、ゲート電極１８ａ、ゲート電極１８ｂの間に埋め込む。次いで、表面をＣＭＰ等により平坦化処理して、ゲート分離層２９ａ、２９ｂを形成する。この際、ゲート電極１７ａ、１７ｂがストッパー膜として機能する。ゲート分離層２９ａはメモリセルトランジスタＭＣのゲート電極１８ａ同士を電気的に分離し、ゲート分離層２９ｂは高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）のゲート電極１８ｂと他の素子を電気的に分離する。
従来のＮＡＮＤフラッシュメモリは、メモリセルトランジスタ側のゲート絶縁膜と同様に高電圧動作周辺トランジスタ側のゲート絶縁膜もオキシナイトライド化されていた。ここで、オキシナイトライド膜は正の固定電荷を有することが知られている。この正の固定電荷の影響により高電圧動作周辺トランジスタ側のゲート絶縁膜のフラットバンド電圧Ｖｆｄは低下する方向へシフトし、高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）の閾値電圧が低下してしまう。その対策として、従来は、チャネル領域の不純物濃度を上げてフラットバンド電圧Ｖｆｄの低下を補償していた。具体的には、Ｎ型チャネルのトランジスタの場合、チャネル領域に予めボロン（Ｂ）等をイオン注入していた。その結果、ソースとチャネルとの間で空乏層が広がらずジャンクション耐圧が劣化し、３０Ｖ程度の高電圧で動作させた場合、サーフェースブレークダウン、リーク電流の増加等の問題が生じる危険性があった。
これに対して、本発明では、メモリセルトランジスタ側のゲート絶縁膜はオキシナイトライド化されているため電子トラップ効果を抑制することが可能である。さらに、高電圧動作周辺トランジスタ側のゲート絶縁膜１４ｂはバリア膜２０に覆われているため、その下側のゲート絶縁膜１４ｂはオキシナイトライド化されない。また、バリア膜２０を構成するシリコン窒化膜が正の固定電荷を有するとしても、比較的厚いゲート絶縁膜１４ｂにより半導体基板１１から離隔されているため、その影響は小さく、フラットバンド電圧Ｖｆｂのシフトによる閾値電圧の変動も無視できる。したがって、チャネル領域の不純物濃度を上げる必要がないため、ソースとチャネルとの間で空乏層が広がり、十分な耐圧を確保することができる。
ここで、「オキシナイトライド化されない」とは、「半導体基板１１とゲート絶縁膜１４ｂの境界付近のゲート絶縁膜１４ｂがオキシナイトライド化されない」を意味する。上述のように半導体基板１１付近に固定電荷が存在することにより、フラットバンド電圧Ｖｆｂのシフトが問題となるからである。すなわち、バリア膜２０とゲート絶縁膜１４ｂの境界付近のゲート絶縁膜１４ｂがオキシナイトライド化されていても発明の効果になんら影響を与えることは無い。
また、バリア膜２０が存在することによる高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）のスイッチング動作にも影響は無い。バリア膜が、例えば、絶縁膜であれば、ゲート絶縁膜とバリア膜を積層したものが高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）のゲート絶縁膜として機能するからである。また、バリア膜が、例えば、導電体であってもゲート電極の一部として機能するので高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）のスイッチング動作にも影響は無い。
また、周辺トランジスタ領域において、チャネル領域にイオン注入を行わず、チャネル領域の不純物濃度を半導体基板の不純物濃度まで下げることも可能であり、工程省略が可能となる。さらに、閾値電圧を上げる必要が無いため、ウエル領域までも省略することができる。
また、周辺トランジスタ領域において、チャネル領域にイオン注入を行わず、チャネル領域の不純物濃度を半導体基板の不純物濃度まで下げることも可能であり、工程省略が可能となる。さらに、閾値電圧を上げる必要が無いため、ウエル領域までも省略することができる。
このように本実施の形態に係るＮＡＮＤフラッシュメモリによれば、メモリセルトランジスタのゲート絶縁膜による電子トラップ効果を抑制しつつ高電圧動作周辺トランジスタの耐圧を十分に確保することができる。結果として、信頼性の高いＮＡＮＤフラッシュメモリを提供することが可能となる。
＜第２実施形態＞
図１９は、本発明の第２実施形態に係る半導体装置の低電圧動作周辺トランジスタ領域と高電圧動作周辺トランジスタ領域の概略的な断面図である。ここで、第１実施形態と異なる点は、メモリセルトランジスタの代わりに低電圧動作周辺トランジスタが形成されている点である。また、第１実施形態と同じ部分は同一の符号を付し、説明を省略する。
図１９は、本発明の第２実施形態に係る半導体装置の低電圧動作周辺トランジスタ領域と高電圧動作周辺トランジスタ領域の概略的な断面図である。ここで、第１実施形態と異なる点は、メモリセルトランジスタの代わりに低電圧動作周辺トランジスタが形成されている点である。また、第１実施形態と同じ部分は同一の符号を付し、説明を省略する。
第１トランジスタに相当する低電圧動作周辺トランジスタ（ＬＶ-Ｔｒ）の構成について説明する。ここで、低電圧動作周辺トランジスタとは、例えば、１．０〜５．０Ｖ程度の電圧で動作するトランジスタをいう。低電圧動作周辺トランジスタ（ＬＶ-Ｔｒ）は、Ｐ型シリコン基板１１と、該Ｐ型シリコン基板１１上に形成された例えばシリコン酸化膜から成るゲート絶縁膜１４ｃを介して形成されたゲート電極１８ｃを備える。ゲート電極１８ｃは、例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る下側ゲート１５ｃ、該下側ゲート１５ｃ上に堆積されたゲート間絶縁膜１６ｃ、該下側ゲート１５ｃ上にゲート間絶縁膜１６ｃを介して堆積された上側ゲート１７ｃから構成される。ゲート絶縁膜１４ｃは、オキシナイトライド化され、例えば、膜厚２ｎｍから１０ｎｍ程度程度のオキシナイトライド膜ＳｉＯｘＮｙにより構成されている。このオキシナイトライド膜は、ゲート絶縁膜１４ｃ中の電子のトラップを減少させ、ゲート電極１８ｃと半導体基板１１のリーク電流を減らすことができる。
ここで、ゲート絶縁膜１４ｃの窒素原子濃度は、ゲート絶縁膜１４ｂの窒素原子濃度より高くなる。下側ゲート１５ｂの上部には例えば厚さが約７ｎｍ〜約２０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ｃが堆積されている。ゲート間絶縁膜１６ｃには、下側ゲート１５ｃの上面の略中央部に開口部１３ｃが設けられている。ゲート間絶縁膜１６ｃの上部には、例えば導電性ポリシリコンが堆積された上側ゲート１７ｃが形成されている。
上側ゲート１７ｃは、上記した開口部１３ｃを通じて下側ゲート１５ｃと電気的に接続する。この構造により、低電圧動作周辺トランジスタ（ＬＶ-Ｔｒ）のゲート電極１８ｃは１層構造を有する。
ゲート電極１８ｃの側面には、例えばシリコン窒化膜、またはシリコン酸化膜から成るサイドウォール１９ｃが形成されている。
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ｃを挟むようにして、自己整合的に、ソース及びドレインをそれぞれ形成する、例えばリン（Ｐ）等の不純物がドープされたＮ型不純物拡散領域１２ｂ、１２ｂ’が形成されている。
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ｃを挟むようにして、自己整合的に、ソース及びドレインをそれぞれ形成する、例えばリン（Ｐ）等の不純物がドープされたＮ型不純物拡散領域１２ｂ、１２ｂ’が形成されている。
ここで、低電圧動作周辺トランジスタ領域のＰ型シリコン基板１１は、不純物濃度がＰ型シリコン基板１１よりも濃いＰ型ウエルであってもよい。その結果、低電圧動作トランジスタ（ＬＶ-Ｔｒ）の閾値が上昇し、微細化によりゲート長が短くなってもカットオフ特性が良くなる。Ｎ型不純物拡散領域１２ｃ、１２ｃ’に挟まれた半導体基板１１の表面には低電圧動作トランジスタ（ＬＶ-Ｔｒ）の閾値電圧を調整するチャネル領域が形成される場合がある。
＜第３実施形態＞
図２０は、本発明の第３実施形態に係る半導体装置の不揮発性メモリのセル領域、低電圧動作周辺トランジスタ領域と高電圧動作周辺トランジスタ領域の概略的な断面図である。ここで、第１実施形態と異なる点は、第１トランジスタとして、第１実施形態のメモリセルトランジスタに加え、第２実施形態の低電圧動作周辺トランジスタが形成されている点である。また、第１及び第２実施形態と同じ部分は同一の符号を付し、説明を省略する。
図２０は、本発明の第３実施形態に係る半導体装置の不揮発性メモリのセル領域、低電圧動作周辺トランジスタ領域と高電圧動作周辺トランジスタ領域の概略的な断面図である。ここで、第１実施形態と異なる点は、第１トランジスタとして、第１実施形態のメモリセルトランジスタに加え、第２実施形態の低電圧動作周辺トランジスタが形成されている点である。また、第１及び第２実施形態と同じ部分は同一の符号を付し、説明を省略する。
図２０に示すように、メモリセルトランジスタ（ＭＣ）のゲート絶縁膜１４ａと同様のゲート絶縁膜１４ｃを有する低電圧動作トランジスタ（ＬＶ-Ｔｒ）を同時に有することにより、高電圧動作周辺トランジスタの耐圧が改善され、メモリセルトランジスタ及び低電圧動作周辺トランジスタの信頼性が向上した不揮発性半導体メモリが得られる。
また、製造工程において、低電圧動作周辺トランジスタ（ＬＶ-Ｔｒ）のゲート絶縁膜１４ｃを図２から図８の工程に示すメモリセルトランジスタ（ＭＣ）のゲート絶縁膜１４ａと同様に製造することができる。さらに、低電圧動作周辺トランジスタ（ＬＶ-Ｔｒ）のゲート電極１７ｃを図９から図１６の工程に示す高電圧動作周辺トランジスタ（ＨＶ-Ｔｒ）のゲート電極１７ｂと同様に製造することができる。 すなわち、第１実施形態から工程を増やすことなく、第３実施形態の構造を製造することが可能である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記したメモリセルトランジスタをＮＡＮＤフラッシュメモリ及びＮＯＲフラッシュメモリに適用することができる。さらには、第２実施形態のように、ロジック回路にも適用可能である。
１１・・・半導体基板、 １２ａ・・・ソース領域、 １２ａ’・・・ドレイン領域、 １３・・・開口部、 １４ａ・・・ゲート絶縁膜、 １４ｂ・・・ゲート絶縁膜、 １５ａ・・・浮遊ゲート、 １５ｂ・・・下側ゲート、 １６ａ・・・ゲート間絶縁膜、 １６ｂ・・・ゲート間絶縁膜、 １７ａ・・・制御ゲート、 １７ｂ・・・上側ゲート、 １８ａ・・・ゲート電極、 １８ｂ・・・ゲート電極、 １９ａ・・・サイドウォール、 １９ｂ・・・サイドウォール。
Claims (5)
- 半導体基板上に形成され、オキシナイトライド化された第１ゲート絶縁膜を含む第１トランジスタと、
前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上の少なくとも一部に形成されたバリア膜を含む第２トランジスタとを備え、
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とすることを特徴とする半導体記憶装置。 - 前記第２トランジスタは、前記バリア膜上にゲート電極が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚いことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
- 第１トランジスタが形成される領域の半導体基板上に第１ゲート絶縁膜を形成し、かつ、第２トランジスタが形成される領域の前記半導体基板上に前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上にバリア膜を形成する工程と、
前記バリア膜をマスクとして、前記第１ゲート絶縁膜をオキシナイトライド化する工程を備えることを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にバリア膜を形成する工程と、
トランジスタが形成される第１領域において前記絶縁膜及び前記バリア膜を除去し、前記半導体を露出する工程と、
前記絶縁膜及びバリア膜が除去された前記第１領域に第１ゲート絶縁膜を形成する工程と、
前記バリア膜をマスクとして、前記第１ゲート絶縁膜をオキシナイトライド化する工程と
を備えたことを特徴とする半導体記憶装置の製造方法。
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