KR0144904B1 - 고내압용 모스 트랜지스터 및 그 제조방법 - Google Patents

Abstract

고내압용 MOS 트랜지스터에 대해 기재되어 있다.

반도체기판 상에 형성된 게이트절연막, 게이트절연막 상에 형성된 게이트전극, 게이트전극의 좌, 우측 반도체기판에 형성된 불순물 확산층 중, 적어도 일측에, 제1 저농도, 중농도 및 고농도의 불순물층이 서로 중첩되어 형성된 불순물 확산층 및 불순물 확산층이 서로 중첩되어 형성된 불순물 확산층 및 불순물 확산층의 적어도 일측 가장자리에, 게이트전극과 오버랩되어 반도체기판에 형성된 제2 저농도 불순물층을 포함하는 것을 특징으로 한다.

따라서, 채널의 길이를 작게 하면서도 더 높은 동작전압 특성과, 더 나은 전기적 특성을 얻을 수 있다. 또한, 마스크의 수를 줄일 수 있어 공정을 단순화 할 수 있다.

Description

고내압용 모스 트랜지스터 및 그 제조방법

제1도는 종래의 고내압용 모스 트랜지스터를 도시한 단면도이다.

제2도는 본 발명의 제1실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다.

제3a도 내지 제3g도는 상기 제2도의 모스 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도이다.

제4도는 본 발명의 제2실시예에 의한 고내압용 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.

제5a도 및 제5b도는 본 발명의 제3실시예에 의한 고내압용 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명

40:반도체기판44:P웰

46:중농도 불순물층(N)54:저농도 불순물층(N^-)

58:채널스톱층60:필드산화막

62:게이트 오버랩 불순물층(GON^-)64:게이트전극

66:고농도 불순물층(N⁺)68:가드링(P⁺)

70,72:절연막74:소오스/드레인 전극

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 드레인이 3중의 불순물층이 형성되며, 게이트전극과 필드산화막이 중첩된 부분에 저농도의 불순물층이 형성된 고내압용 모스(Metal-Oxide Silicon:이하 MOS라 칭함) 트랜지스터 및 그 제조방법에 관한 것이다.

고내압 및 저저항을 필요로하는 반도체저장의 일 예로서, 액정표시소자에 사용되는 드라이버 집적회로(이하, 구동 IC라 한다)를 들수 있다.

일반적으로, 구동 IC는 주변기기와 접속하여 동작해야 하므로, 높은 내압(high breakdown voltage), 높은 동작 전압(high operating voltage), 높은 구동 전류(high driver current) 및 낮은 동작 저항(low on state resistance) 등을 필요로 한다. 이와 같은 요건을 만족시키기 위하여, 구동 IC는 저농도로 도우프된 고정항의 확산등을 갖도록 설계하는 것이 일반적이다. 그러나, 저농도로 도우프된 확산층의 농도를 낮출수록 내압은 커지게 되지만, 구동 전류능력 및 동작전압은 낮아지게 된다. 또한 저농도의 확산층은 동작저항(Row)의 증가를 초래하고, 이로 인해 칩의 크기를 증가시켜야만 하는 문제점을 야기한다.

고내압용 MOS 트랜지스터로, 일반적으로 디 모스(Double Diffused MOS:이하 DMOS라 청함)를 사용하거나 엘디디(Lightly Doped DRAIN, 이하 LDD라 칭함) 또는 디디디(Double Diffused Drain:이하 DDD라 칭함) 구조의 모스 전계효과 트랜지스터(MOS Field Effect Transistor:MOSFET)를 사용하게 되는데, DMOS의 경우는 동작전압을 높이는 데는 절대적으로 유리한 구조이나 소자 하나가 차지하는 면적이 상대적으로 크다는 단점이 있다. DDD 또는 LDD 구조의 트랜지스터의 경우는 충분히 높은 최고 동작전압((VO_P)ma 정도)를 얻기가 어렵다.

이와 같은 문제점들을 극복하기 위하여 동일한 칩 면적을 사용하여 더 높은 최고 동작전압과 더 큰 드레인 전류(I_ds)를 얻고 더 낮은 구동저항(R_ON)을 얻기 위하여 통상의 DDD(또는 MIDDD:Mask Islanded DDD)구조를 구성하는 N^-소오스/드레인과 N⁺소오스/드레인에, N소오스/드레인 (N은 N⁺보다는 불순물 농도가 낮으나, N^-보다는 불순물 농도가 높다)을 추가한 이른바 씨디디(Complex 정도 Diffused Drain:이하 CDD라 칭함) 구조를 제안하였다.

제1도는 종래의 방법에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다. 이는 미국 특허출원 제4,990,982(발명의 명칭:SEMICONDUCTOR DEVICE OF HIGH BREAKDOWN VOLTAGE, 발명자:Kayoko Omoto등, 특허일자:1991년 2월 5일)를 참조한 것으로, CDD구조를 도시한다.

제1도에 있어서, 도면부호 10은 반도체기판을 12는 N소오스를, 14는 N⁺드레인을, 16은 게이트산화막을, 18 및 28은 산화막을, 20은 게이트전극을, 22는 N^-드레인을, 24는 N드레인을, 26은 N^-영역을, 30은 중간절연막을, 32a 및 32b는 접촉창을 34a 및 34b는 소오스 및 드레인 전극을 나타낸다.

상기 제1도에 도시된 CDD 구조에서는, N^-영역의 이온주입량을 높여 주어 I_sub전류의 두 번째 험프(hump) 값을 낮추어 줌으로써 최대 동작 전압을 높일 수 있다.

그러나, 벌크 펀치쓰루 브레이크다운(Bulk Punchthrough Breakdown)특성을 개선하게 위해서는 N^-소오스/드레인의 접합을 얕게(shallow)형성하여야 하나, 게이트와 N^-소오스/드레인의 불충분한 오버 렙(over lap)으로 인해 드레인 전류(I_SD)의 감소와 동작저항(R_on)의 증가를 초래한다.

따라서 본 발명의 목적은 드레인 전류와 동작저항의 특성을 향상시킬 수 있는 고내압용 MOS 트랜지스터를 제공함에 있다.

본 발명의 다른 목적은 소자의 면적을 줄일 수 있는 고내압용 MOS 트랜지스터를 제공함에 있다.

본 발명의 또다른 목적은 상기 고내압용 MOS 트랜지스터를 제조하는데 있어서 그 적합한 제조방법을 제공함에 있다.

상기 목적 및 다른 목적을 달성하게 위한 본 발명에 의한 고내압용 MOS 트랜지스터는

반도체기판 상에 형성된 게이트절연막;

상기 게이트절연막 상에 형성된 게이트전극;

상기 게이트전극의 좌, 우측 반도체기판에 형성된 불순물 확산층 중 적어도 일측에 제1저농도, 중농도 및 고농도의 불순물층이 서로 중첩되어 형성된 불순물 확산층: 및

상기 불순물 확산층의 적어도 일측 가장자리에 상기 게이트전극과 오버랩되어 반도체기판에 형성된 제2저농도의 불순물층을 포함하는 것을 특징으로 한다.

상기 불순물 확산층이 형성되는 일측은 드레인측인 것이 바람직하다.

상기 게이트전극과 오버 랩되는 저농도 불순물층은 상기 게이트전극과 부분 또는 전영역이 오버 랩되는 것이 바람직하다.

상기 또다른 목적을 달성하기 위한 본 발명의 고내압용 MOS 트랜지스터의 제조방법은

반도체기판에 불순물이온을 중농도로 주입하여 중농도의 불순물층을 형성하는 제1공정:

반도체기판 상에 폴리실리콘을 적층하는 제2공정:

상기 폴리실리콘막 상에 실리콘질화막을 적층하는 제3공정:

채널영역과 고농도의 소오스/드레인 영역 사이의 상기 실리콘질화막 폴리실리콘막을 식각하여 홈을 형성하는 제4공정:

불순물이온을 저농도로 주입하여 제1저농도의 불순물층을 형성하는 제5공정:

상기 홈에 필드산화막을 형성하는 제6공정:

상기 실리콘질화막 제거하는 제7공정:

상기 폴리실리콘막을 식각마스크로 하여 불순물이온을 저농도로 주입함으로써 제2저농도 불순물층을 형성하는 제8공정:

결과물 상에 게이트산화막 및 게이트전극을 형성하는 제9공정 및

불순물이온을 고농도로 주입하여 고농도의 불순물층을 형성하는 제10공정을 포함하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.

상기 제4공정에서 폴리실리콘을 300Å 정도 식각하고, 상기 제7공정 후 필드산화막을 2,000Å 정도 식각하는 공정을 추가하는 것이 바람직하다.

상기 제1공정은 반도체기판에 인(P)이온을 180KeV의 주입에너지와 1.0×10¹³원자/cm²의 주입량으로 주입하는 공정으로 진행되고, 상기 제5공정은 인 이온을 180KeV의 주입에너지와 4.5×10¹²원자/cm²의 주입량으로 주입하는 공정으로 진행되고, 상기 제8공정은 인(P) 이온을 100KeV의 주입에너지와, 5.0×10¹¹원자/cm²의 주입량으로 반도체기판에 주입하는 공정으로 진행되며, 상기 제10공정은 인 이온을 5.0×10¹⁵원자/cm²의 주입에너지로 주입하는 공정으로 진행되는 것이 바람직하다.

상기 제10공정 후에, 이불화붕소(BF₂) 이온을 반도체가판에 주입하여 가드링을 형성하는 공정을 추가하는 것이 바람직하다.

상기 또다른 목적을 달성하기 위한 본 발명의 고내압용 MOS 트랜지스터의 다른 제조방법은

반도체기판에 불순물이온을 중농도로 주입하여 중농도의 불순물층을 형성하는 제1공정:

불순물이온을 저농도로 주입하여 제1저농도의 불순물층을 형성하는 제2공정:

반도체기판 상에 폴리실리콘을 적층하는 제3공정:

상기 폴리실리콘막 상에 실리콘질화막을 적층하는 제4공정:

채널영역과 고농도의 소오스/드레인영역 사이의 상기 실리콘질화막과 폴리실콘막을 식각하여 홈을 형성하는 제5공정:

상기 홈에 필드산화막을 형성하는 제6공정:

상기 실리콘질화막을 제거하는 제7공정:

상기 폴리실리콘막을 식각마스크로 하여 불순물이온을 저농도로 주입함으로써 제2 저농도 불순물층을 형성하는 제8공정:

결과물 상에 게이트산화막 및 게이트전극을 형성하는 제9공정: 및

불순물이온을 고농도로 주입하여 고농도의 불순물층을 형성하는 제10공정을 포함하는 것을 특징으로 한다.

상기 또다른 목적을 달성하기 위한 본 발명의 고내압용 MOS 트랜지스터의 또다른 제조방법은

반도체기판에 불순물이온을 중농도로 주입하여 중농도의 불순물층을 형성하는 제1공정:

반도체기판 상에 실리콘질화막을 적층하는 제2공정:

상기 실리콘질화막 상에 산화막을 적층하는 제3공정:

채널영역과 고농도의 소오스/드레인영역 사이의 상기 산화막과 실리콘질화막을 식각하여 반도체기판을 노출시키는 개구부를 형성하는 제4공정:

불순물이온을 저농도로 주입하여 제1 저농도 불순물층을 형성하는 제5공정:

반도체기판을 산화시켜 필드산화막을 형성하는 제6공정:

상기 실리콘질화막의 일부를 습식식각하는 제7공정:

상기 실리콘질화막 상의 산화막을 제거하는 제8공정:

저농도의 불순물이온을 주입하여 제2 저농도 불순물층을 형성하는 제9공정:

결과물 상에 게이트산화막 및 게이트전극을 형성하는 제10공정 및

불순물이온을 고농도로 주입하여 고농도의 불순물층을 형성하는 제11공정을 포함하는 것을 특징으로 한다.

상기 제7공정시 실리콘질화막을 3,000~7,000Å 정도 식각하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

[구조]

제2도는 본 발명의 제1실시예에 의한 제조된 고내압용 MOS 트랜지스터를 도시한 단면도로서 저농도, 중농도 및 고농도의 불순물층이 서로 겹쳐지게 형성된 CDD구조와 게이트전극 가장자리의 반도체기판에 게이트 오버 랩 저농도의 불순물층(Gate Over lap N^-, GON^-라 칭함)이 형성된 구조의 MOS 트랜지스터를 도시한다.

제2도에 있어서, 도면부호 40은 반도체기판을, 44는 P웰을, 46은 N소오스/드레인을, 54는 N^-소오스/드레인을, 58은 채널스톱층을, 60은 필드산화막을, 62는 GON^-소오스/드레인을, 63은 게이트절연막을, 64는 게이트전극을, 66은 N⁺소오스/드레인을, 68은 P⁺가드링을, 70 및 72는 절연막을, 74는 소오스/드레인 전극을 각각 나타낸다.

소오스/드레인은 저농도 불순물층(N^-, 54), 중농도 불순물층(N,46) 및 고농도 불순물층(N⁺,66)이 서로 겹쳐진 CDD 구조로 형성되어 있다. 중농도 불순물층(46)의 채널영역측 경계면은 저농도 불순물층(54)내에 위치하고, 고농도 불순물층(66)의 채널영역측 경계면은 중농도 불순물층(46)의 채널영역측 경계면과 일치하거나 중농도 불순물층(46)내에 위치한다.

또한, 고농도 불순물층(66)의 반도체기판 하부측의 경계면은, 상기 고농도 불순물층(66)이 반도체기판(40)과 접합을 형성하지 않도록, 상기 저농도 불순물층(54) 및/또는 중농도 불순물층(46) 내에 위치한다. 중농도 불순물층(46)과 반도체기판이 접합을 이루도록, 저농도 불순물층(54)의 반도체기판 하부측 경계면은 상기 중농도 불순물층(46) 내에 위치하거나, 상기 중농도 불순물층(46)의 반도체기판이 접합을 이루도록, 저농도 불순물층(54)의 반도체기판 하부측 경계면은, 상기 중농도 불순물층(46)내에 위치하거나, 상기 중농도 불순물층(46)의 반도체기판 하부측의 경계면과 일치하는 것이 바람직하다. 이때, 상기 저농도 불순물층(54)과 반도체기판이 접합을 이루도록, 상기 저농도 불순물층(54)의 반도체기판 하부측의 경계면의 위치와 중농도 불순물층(46)의 반도체기판 하부측의 경계면의 위치를 바꾸어 형성할 수도 있다.

폴리실리콘으로 형성된 게이트전극(64)이 게이트절연막(63) 상부에 형성되어 있고, 상기 게이트전극 가장자리의 반도체기판에는, 상기 게이트전극과 오버 랩되어 GON^-(62)가 형성되어 있다. 상기 GON^-(62)은 게이트전극과 부분적으로 오버 랩되거나, 전영역이 오버 랩될수 있다. 또한 상기 GON^-(62)은 게이트전극의 일측에만 형성될 수도 있으나, 게이트전극의 양측에 형성되는 것이 바람직하다.

채널저지를 위한 P⁺가 드링(68)이 상기 CDD 구조의 MOS 트랜지스터를 둘러싸는 형태로 형성되어 있다.

소오스/드레인 전극(74)은 MOS 트랜지스터가 형성되어 있는 구조상에 반도체기판 전체에 걸쳐 형성된 절연막(72 및 74)을 관통하여 CDD 구조의 소오스/드레인과 접속되어 있다.

[제조방법]

제3a도 내지 제3g도는 상기 제2도의 MOS 트랜지스터의 제조방법을 공정별로 설명하기 위한 단면도들이다.

본 발명의 제1실시예에 의한 고내압용 MOS 트랜지스터의 제조공정은 (a) P웰 및 N소오스/드레인 형성, (b) N^-소오스/드레인 형성, (c) P^-소오스/드레인 및 채널스톱층 형성,(d) 필드산화막 형성, (e) GON^-형성, (f) 게이트전극, N⁺소오스/드레인 및 P⁺가드링 형성, (g) 절연막 및 소오스/드레인전극 형성공정으로 진행된다.

먼저, 제3a도는 P웰(44) 및 N소오스/드레인(46)을 형성하는 공정을 도시한 것으로서, 이는 패드산화막(42)을 형성하는 제1공정, P웰을 형성하기 위한 감광막패턴(도시되지 않음)을 형성하는 제2공정, P웰(44)을 형성하는 제3공정, 중농도 불순물층(46)층 형성하는 제4공정, 상기 감광막페턴을 제거하는 제5공정, 폴리실리콘막(48) 및 실리콘질화막(5)을 순차적으로 적층하는 제6공정 및 상기 실리콘질화막 및 폴리실리콘막을 패너닝하여 홈을 형성하는 제7공정으로 진행된다.

구체적으로 패드산화막(42)을 형성하는 제1공정은 비저항이 약 20Ω-cm인 P형의 반도체기판 상에, 약 900Å 정도의 두께로 성장시켜 이루어진다.

P웰(44)을 형성하는 제3공정은 감광막 패턴이 형성된 반도체기판에 예컨대 보론(B) 이온을 80KeV의 에너지 4×10¹²원자/cm²의 주입량으로 주입하고 1,150℃에서 30시간동안 드라이브-인(drive-in)함으로써 이루어진다.

N소오스/드레인(46)을 형성하는 제4공정은 N소오스/드레인을 형성하기 위한 사진작업 후 인(P) 이온을 180KeV의 에너지, 1×10¹³원자/cm²의 주입량으로 주입함으로써 이루어진다.

폴리실콘막(48) 및 실리콘질화막(50)을 형성하는 제6공정은 패드산화막(42)상에, 예컨대 1,000Å 정도의 두께로 폴리실리콘을 적층한 후 상기 폴리실리콘층 상에 예컨대 2,000Å 정도의 두께로 실리콘질화물을 적층함으로써 이루어진다.

실리콘질화막 및 폴리실리콘막을 패너닝하는 제7공정은 실리콘질화막(50) 상에 채녈영역과 고농도의 소오스/드레인이 형성될 영역 사이의 실리콘질화막을 노출시키는 모양의 감광막패턴(도시되지 않음)을 형성한 다음, 상기 감광막패턴을 식각마스크로 하여 개구된 부분의 실리콘질화막을 식각함으로써 이루어진다.

이때 폴리실리콘막(48)의 상부가 오버 에치(over etch) 되도록 한다. 잔여 폴리실리콘의 두께에 따라 후속되는 필드산화막을 형성하는 공정시, 측면산화(Bird's Beak)의 크기가 결정된다. 즉, 잔여 폴리실리콘의 두께가 얇을수록 버즈비크의 길이가 증가하게 되는데, 폴리실리콘을 300~350Å 정도 오버 에치하는 것이 바람직하다.

제3b는 N^-소오스/드레인을 형성하기 위한 이온주입 공정을 도시한 것으로서, 이는 N^-소오스/드레인 형성을 위한 감광막패턴(52)을 형성하는 제1공정 및 저농도 불순물이온을 주입하는 제2공정으로 진행된다.

구체적으로, 감광막패턴(52)을 형성하는 상기 제1공정은 실리콘질화막 패턴이 형성된 결과물 상에 N^-소오스/드레인이 형성하기 위한 마스크를 이용하여 N^-소오스/드레인이 형성될 영역을 노출시키는 감광막패턴(52)을 형성함으로써 이루어진다.

상기 제2공정은 인(P) 이온을 180KeV의 에너지 4.5×10¹²원자/cm²의 주입량으로 반도체기판에 주입함으로써 이루어진다.

제3C도는 P^-소오스/드레인(58) 및 채널스톱층을 형성하는 공정을 도시한 것으로서, 이는 P^-소오스/드레인을 형성하기 위한 감광막패턴(56)을 형성하는 제1공정, P^-소오스/드레인을 형성하는 제2공정 및 채널스톱층 형성을 위한 불순물이온을 주입하는 제3공정으로 진행된다.

구체적으로 감광막패턴(56)을 형성하는 상기 제1공정은 실리콘질화막 패턴이 형성된 결과물 상에, P^-소오스/드레인이 형성하기 위한 마스크를 이용하여, P^-소오스/드레인이 형성될 영역을 노출시키는 감광막패턴(56)을 형성함으로써 이루어진다.

상기 제2공정은 보론(B) 이온을 60KeV의 에너지 6×10¹²원자/cm²의 주입량으로 반도체기판에 주입함으로써 이루어진다. 이때, 필드 트랜지스터의 동작을 억제하기 위한 채널스톱층도 함께 형성된다.

제3D도는 필드산화막(60)을 형성하는 공정을 도시한 것으로서, 이는 감광막패턴(56)을 제거하는 제1공정, 필드산화막(60)을 형성하는 제2공정으로 진행된다.

구체적으로 필드산화막을 형성하는 상기 제2공정은 반도체 기판을 산화분위기에 노출시켜 홈이 형성된 부분에 9,500Å 정도 두께의 필드산화막(60)을 형성한다. 이때 홈이 형성된 부분의 폴리실리콘도 산화된다. 그리고 N^-및 P^-소오스/드레인을 형성하기 위한 이온주입층의 불순물충의 확산되어 N^-및 P^-불순물확산층이 형성된다.

제3e도는 게이트 오버랩 불순물층(GON^-,62)을 형성하는 공정을 도시한 것으로서, 실리콘질화막 패턴(제4c도의 50)을 제거하는 제1공정, 필드산화막의 일부를 식각하는 제2공정 및 GON^-를 형성하는 제3공정으로 진행된다.

제1공정에서는, 인산용액을 사용하여 상기 실리콘질화막 패턴을 식각한다.

제2공정에서는, GON^-을 형성하기 위하여, 예컨대 완충 산화막 식각액(B.O.E.)을 사용하여 상기 필드산화막을 2,000Å 정도 식각한다.

제3공정에서는 상기 폴리실리콘을 마스크로하여 반도체기판에 인(P)이온을 100KeV의 에너지, 5.0×10¹¹원자/cm²의 주입량으로 주입한다. 이때, 상기 폴리실리콘층을 이온주입 마스크로 사용함으로써 GON^-형성을 위한 사진공정을 줄일 수 있다.

제3f도는 게이트전극(64), N⁺소오스/드레인(66) 및 가드링(68)을 형성하는 공정을 도시한 것으로서 이는 문턱전압을 조절하기 위하여 이온주입하는 제1공정, 게이트절연막(63)을 형성하는 제2공정, 게이트전극(64)을 형성하는 제3공정, N⁺소오스/드레인(66)을 형성하는 제4공정, 가드링 형성을 위한 제3감광막패턴(도시되지 않음)을 형성하는 제5공정 및 가드링(68)을 형성하는 제6공정으로 진행된다.

구체적으로 문턱전압 조절용 이온을 주입하는 상기 제1공정에서는 남아있는 폴리실리콘(제4D도의 48)을 제거한 후 보론(B)이온을 40KeV의 에너지 4.0×10¹¹원자/cm²의 주입량으로 주입한다.

게이트절연막(63)을 형성하는 상기 제2공정에서는 남아있는 패드산화막을 완전히 제거한 후 예컨대 열산화막을 1,200Å 정도의 두께로 성장시킨다.

게이트전극(64)을 형성하는 상기 제3공정에서는 상기 게이트절연막(63)을 상에 예컨대 고농도로 불순물이 도우프된 폴리실리콘을 4,000Å 정도 적층한 후 패터닝한다.

N⁺소오스/드레인(66)을 형성하는 상기 제4공정에서는 인(P) 이온을 60KeV의 에너지, 5.0×10¹⁵원자/cm²의 주입량으로 주입한다.

가드링을 형성하는 제6공정에서는 이불화 붕소(BF₂)를 50KeV의 에너지 5.0×10¹⁵원자/cm²의 주입량으로 반도체기판에 주입함으로써 가드링을(68)을 형성한다.

제3g도는 절연층(70 및 72) 및 소오스/드레인 전극(74)을 형성하는 공정을 도시한 것으로서 이는 결과물 전면에 절연막(70 및 72)을 형성하는 제1공정, 상기 절연막 상에 접촉창 형성을 위한 감광막패턴(도시하지 않음)을 형성하는 제2공정, 상기 절연층을 패터닝하여 소오스/드레인을 표면으로 노출시키는 접촉창을 형성하는 제3공정 및 소오스/드레인 전극을 형성하는 제4공정으로 진행된다.

구체적으로 절연막(70 및 72)을 형성하는 상기 제1공정에서는 결과물 전면에 예컨대 고온산화막(HTO)(70)과 보론-인을 함유한 실리콘(BPSG)(72)를 각각 2,000 및 7,000Å 정도의 두께로 적층한다.

접촉창을 형성하는 제3공정에서는 반도체기판의 표면이 노출될 때까지 상기 절연막을 식각함으로써 소오스/드레인을 표면으로 노출시키는 접촉상을 형성한다.

그 외의 공정은 통상적인 방법을 사용하여 진행한다.

본 발명의 제1실시예에 따르면 채널의 길이를 작게하면서도 더 높은 동작전압 특성과 더 나은 전기적 특성을 가진 MOS 트랜지스터를 제조할 수 있다.

[제2실시예]

제4도는 본 발명의 제2실시예를 설명하기 위한 단면도로서 도면 참조부호 80은 감광막패텅을 나타내며 제3a도 내지 제3g도와 동일한 참조부호는 동일한 부분을 나타낸다.

상기 본 발명의 제2실시예는 저농도(N^-) 불순물층(54)을 실리콘질화막 전층전에 형성함으로써, 채널의 수평방향의 불순물확산을 억제하여 펀치쓰루 브레이크다운 특성을 개선할 수 있는 방법이다. 그외의 공정은 본 발명의 제1실시예와 동일한 벙법으로 진행된다.

[제3실시예]

제5a도 및 제5b도는 본 발명의 제3실시예를 설명하기 위한 단면도로서, 필드산화막을 형성하기 위한 마스크로써 폴리실리콘/실리콘질화막 대신 실리콘질화막/산화막을 사용한 경우이다. 제3a도 내지 제3g도와 동일한 참조부호는 동일한 부분을 나타낸다.

제5a도는 실리콘산화막 패턴(50) 및 산화막 패턴(90)을 형성하는 공정을 도시한 것으로 패드산화막(42) 및 P웰(44)이 형성되어 있는 결과물 상에 실리콘질화막과 산화막을 각각 1,000Å 정도의 두께로 형성하는 제1공정 결과물 상에 활성영역에 개구부를 갖는 감광막패턴(도시되지 않음)을 형성하는 제2공정, 상기 감광막패턴을 마스크로 하여 개구된 부분의 산화막 및 실리콘질화막을 차례로 식각함으로써 산화막 패턴(90) 및 실리콘질화막 패턴(50)을 형성하는 제3공정으로 진행된다.

제5B도는 필드산화막(60)을 형성하는 공정을 도시한 것으로서, 제1실시예에서의 동일한 방법으로 저농도 불순물층(58)을 형성한 후 반도체기판을 산화시켜 필드산화막(60)을 형성하는 제1공정, 상기 실리콘질화막 패턴의 일부 식각하는 제2공정으로 진행된다.

제2공정에서 실리콘질화막 패턴(50)은 예컨대 인산용액을 사용한 습식식각에 의해 식각되는데 이는 후공정에서 GON^-를 형성하기 위함이다. 상기 실리콘질화막을 식각하는 양은 GON^-채널측 수평방향의 길이를 고려하여 전기적 특성에 적절한 정도로 식각하는데, 3,500~7,000Å 정도가 바람직하다.

상기 제2공정 후 산화막 패턴(90)이 통상의 산화막 식각방법에 의해 제거되고 이후위 공정은 제1실시예와 동일한 방법으로 진행되머 최종적으로 제3G도와 동일한 구조를 가진다.

본 발명의 제3실시예를 따르면 GON^-의 채널측의 수평길이를 조절할 수 있다.

상술한 본 발명에 의한 MOS 트랜지스터에 따르면 CDD 구조와 GON^-을 사용함으로써 채널의 길이를 작게 하면서도 더 높은 동작전압 특성과 더 나은 전기적 특성을 얻을 수 있다. 또한 본 발명의 제조방법에 따르면 마스크의 수를 줄일 수 있어 공정을 단순화할 수 있다.

본 발명은 상기 실시예에 한정되지 않고 예를 들어 필드산화막을 본 발명에서 사용한 선택적 폴리 산화(Selective Poly Oxidation:SEPOX)방법 외에도, 국부 산화(Local Oidation Silicon:LOCOS)방법 또는 다른 방법에 의해 형성할 수 있으며, 그 외에도 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 많은 변형이 가능하다.

Claims (12)

1. 반도체기판 상에 형성된 게이트절연막: 상기 게이트절연막 상에 형성된 게이트전극: 상기 게이트전극의 좌, 우측 반도체기판에 형성된 불순물 확산층중 적어도 일측에 제1저농도, 중농도 및 고농도의 불순물층이 서로 중첩되어 형성된 불순물 확산층: 및 상기 불순물 확산층의 적어도 일측 가장자리에 상기 게이트전극과 오버랩되어 반도체기판에 형성된 제2저농도 불순물층을 포함하는 것을 특징으로 하는 고내압용 MOS 트랜지스터.
2. 제1항에 있어서, 상기 불순물 확산층이 형성되는 일측은 드레인측인 것을 특징으로 하는 고내압용 MOS 트랜지스터.
3. 제1항에 있어서, 상기 게이트전극과 오버 랩되는 저농도 불순물층은 상기 게이트전극과 부분 또는 전영역이 오버 랩되는 것을 특징으로 하는 고내압용 MOS 트랜지스터.
4. 반도체기판에 불순물이온을 중농도로 주입하여 중농도의 불순물층을 형성하는 제1공정: 반도체기판 상에 폴리실리콘막을 적층하는 제2공정: 상기 폴리실리콘막 상에 실리콘질화막을 적층하는 제3공정: 채널영역과 고농도의 소오스/드레인영역 사이의 상기 실리콘질화막과 폴리실리콘막을 식각하여 홈을 형성하는 제4공정: 불순물이온을 저농도로 주입하여 제1저농도로 불순물층을 형성하는 제5공정: 상기 홈에 필드산화막을 형성하는 제6공정: 상기 실리콘질화막을 제거하는 제7공정: 상기 폴리실리콘막을 식각마스크로 하여 불순이온물을 저농도로 주입함으로써 제2저농도 불순물층을 형성하는 제8공정: 결과물상에 게이트산화막 및 게이트전극을 형성하는 제9공정: 및 불순물이온을 고농도로 주입하여 고농도의 불순물층을 형성하는 제10공정을 포함하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
5. 제4항에 있어서, 상기 제4공정에서 폴리실리콘을 300Å 정도 식각하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
6. 제4항에 있어서, 상기 제7공정 후 필드산화막을 2,000Å 정도 식각하는 공정을 추가하는 것을 특징으로 하는 고내압용 MOS 트랜지스터 제조방법.
7. 제4항에 있어서, 상기 제8공정은 인(P)이온을 100KeV의 주입에너지와 5.0×10¹¹원자/cm²의 주입량으로 반도체기판에 주입하는 공정으로 진행되는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
8. 제4항에 있어서, 상기 제1공정은 반도체기판에 인(P)이온을 180KeV의 주입에너지와, 1.0×10¹³원자/cm²의 주입량으로 주입하는 공정으로 진행되고, 상기 제5공정은 인 이온을 180KeV의 주입에너지와, 4.5×10¹²원자/cm²의 주입량으로 주입하는 공정으로 진행되고, 상기 제10공정은 인 이온을 5.0×10¹⁵cm²의 주입에너지로 주입하는 공정으로 진행되는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
9. 제4항에 있어서, 상기 제10공정 후에 이불화붕소(BF₂)이온을 반도체기판을 주입하여 가드링을 형성하는 공정을 추가하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
10. 반도체기판에 불순물이온을 중농도로 주입하여 중농도의 불순물층을 형성하는 제1공정: 불순물이온을 저농도로 주입하여 제1저농도의 불순물층을 형성하는 제2공정: 반도체기판 상에 폴리실리콘막을 적층하는 제3공정: 상기 폴리실리콘막 상에 실리콘질화막을 적층하는 제4공정: 채널영역과 고농도의 소오스/드레인영역 사이의 상기 실리콘질화막과 폴리실리콘막을 식각하여 홈을 식각하여 형성하는 제5공정: 상기 홈에 필드산화막을 형성하는 제6공정; 상기 실리콘질화막을 제거하는 제7공정; 상기 폴리실리콘막을 식각마스크로 하여 불순물이온을 저농도로 주입함으로써 제2저농도 불순물층을 형성하는 제8공정; 결과물 상에 게이트산화막 및 게이트전극을 형성하는 제9공정; 및 불순물이온을 고농도로 주입하여 고농도의 불순물층을 형성하는 제10공정을 포함하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
11. 반도체기판에 불순물이온을 중농도로 주입하여 중농도의 불순물층을 형성하는 제1공정; 반도체기판 상에 실리콘질화막을 적층하는 제2공정; 상기 실리콘질화막 상에 산화막을 적층하는 제3공정; 채널영역과 고농도의 소오스/드레인영역 사이의 상기 산화막과 실리콘질화막을 식각하여 반도체기판을 노출시키는 개구부를 형성하는 제4공정; 불순물이온을 저농도로 주입하여 제1저농도 불순물층을 형성하는 제5공정; 반도체기판을 산화시켜 필드산화막을 형성하는 제6공정; 상기 실리콘질화막의 일부를 습식식각하는 제7공정; 상기 실리콘질화막 상의 산화막을 제거하는 제8공정; 저농도의 불순물이온을 주입하여 제2저농도 불순물층을 형성하는 제9공정; 결과물 상에 게이트산화막 및 게이트전극을 형성하는 제10공정; 불순물이온을 고농도로 주입하여 고농도의 불순물층을 형성하는 제11공정을 포함하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.
12. 제11항에 있어서, 상기 제7공정시, 실리콘질화막을 3,000~7,000Å 정도 식각하는 것을 특징으로 하는 고내압용 MOS 트랜지스터의 제조방법.