JPH0754636B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0754636B2 JPH0754636B2 JP19176987A JP19176987A JPH0754636B2 JP H0754636 B2 JPH0754636 B2 JP H0754636B2 JP 19176987 A JP19176987 A JP 19176987A JP 19176987 A JP19176987 A JP 19176987A JP H0754636 B2 JPH0754636 B2 JP H0754636B2
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関する。
従来、EPROMの書込回路としては、第４図で示すよう
に、Ｎチャネルエンハンスメント型MOSトランジスタQ1
のドレイン電極が電源端子１に、ゲート電極が第１の制
御信号端子２（書込制御信号出力線）に、ソース電極が
出力端子３およびＮチャネルエンハンスメント型MOSト
ランジスタQ2のドレイン電極に接続され、そのＮチャネ
ルエンハンスメント型MOSトランジスタQ2のゲート電極
が第２の制御信号端子４（デゴーダ側からの制御信号
線）に接続された構成を有しており、ＮチャネルMOSト
ランジスタQ2のソース電極は浮遊ゲートと制御ゲートと
を有するアバランシェ注入型ＮチャネルMOSトランジス
タM1（メモリ素子）のドレイン電極に電流を供給する。
ＮチャネルメモリトランジスタM1〜M3の制御ゲート電極
は第３の制御信号端子（ワード線）に接続され、ソース
電極はグランドに接地されて構成されていた。
に、Ｎチャネルエンハンスメント型MOSトランジスタQ1
のドレイン電極が電源端子１に、ゲート電極が第１の制
御信号端子２（書込制御信号出力線）に、ソース電極が
出力端子３およびＮチャネルエンハンスメント型MOSト
ランジスタQ2のドレイン電極に接続され、そのＮチャネ
ルエンハンスメント型MOSトランジスタQ2のゲート電極
が第２の制御信号端子４（デゴーダ側からの制御信号
線）に接続された構成を有しており、ＮチャネルMOSト
ランジスタQ2のソース電極は浮遊ゲートと制御ゲートと
を有するアバランシェ注入型ＮチャネルMOSトランジス
タM1（メモリ素子）のドレイン電極に電流を供給する。
ＮチャネルメモリトランジスタM1〜M3の制御ゲート電極
は第３の制御信号端子（ワード線）に接続され、ソース
電極はグランドに接地されて構成されていた。
アバランシェ注入型ＮチャネルMOSトランジスタM1の電
圧・電流特性は第５図（ａ）で示したようになってお
り、負性抵抗領域は、ソース領域，基板，ドレイン領域
で形成される寄生NPNバイポーラ型トランジスタが、あ
る基板電流以上流れてオン状態になって生じるものであ
ることはよく知られており、この時、ドレイン領域近傍
で生ずる雪崩降状現象によって生じた電子が浮遊ゲート
に一定量注入されることにより書込が行われる。従って
メモリトランジスタM1に前述の書込回路を接続したと
き、書込を可能とするため、第５図（ｂ）に示すよう
に、負荷線が書込開始点より高い電圧位置（図中の△＞
０）にくるように、書込時に第1,第2,第３の制御信号端
子にそれぞれ各トランジスタのしきい電圧以上を加えト
ランジスタQ1,Q2,M1をオンさせて書込を行なう必要があ
った。
圧・電流特性は第５図（ａ）で示したようになってお
り、負性抵抗領域は、ソース領域，基板，ドレイン領域
で形成される寄生NPNバイポーラ型トランジスタが、あ
る基板電流以上流れてオン状態になって生じるものであ
ることはよく知られており、この時、ドレイン領域近傍
で生ずる雪崩降状現象によって生じた電子が浮遊ゲート
に一定量注入されることにより書込が行われる。従って
メモリトランジスタM1に前述の書込回路を接続したと
き、書込を可能とするため、第５図（ｂ）に示すよう
に、負荷線が書込開始点より高い電圧位置（図中の△＞
０）にくるように、書込時に第1,第2,第３の制御信号端
子にそれぞれ各トランジスタのしきい電圧以上を加えト
ランジスタQ1,Q2,M1をオンさせて書込を行なう必要があ
った。
なお、第５図（ｂ）において、VthはトランジスタQ1,Q2
のしきい電圧のうちいずれか低い方である。ただし、書
込時には、第１の制御端子2,第２の制御端子の電圧を電
源端子１の電圧VDDとする。
のしきい電圧のうちいずれか低い方である。ただし、書
込時には、第１の制御端子2,第２の制御端子の電圧を電
源端子１の電圧VDDとする。
しかしながら、上述した従来の不揮発性半導体記憶回路
は、書込に対する劣化，及び書込特性の安定性という面
から２つの大きな問題点があった。その第１は負荷であ
るトランジスタQ1,Q2はメモリトランジスタM1の書込を
可能とするため負荷線が書込開始点より高い電圧位置
（△＞０）にくるようにバイアス設定するため、書込時
の電流値Ｉは非常に大きなものとなり、消費電力が著し
く大きくなること及び、書込時の基板と浮遊ゲート間の
絶縁膜の劣化が大きくなるという欠点があった。また問
題点の第２は、トランジスタQ1,Q2とメモリトランジス
タM1の構造が例えば１層ポリシリコン構造と２層ポリシ
リコン構造という違いがあり、製造時のゲート酸化膜厚
のばらつき等により電流値が各々変化するため、トラン
ジスタQ2負荷線が書込開始点に対して十分電圧が高い範
囲にくるようマージンを大きくとらなければいけないと
いう設計上の大きな制限があり、またこのことは先に述
べた消費電力の面からも不利であった。
は、書込に対する劣化，及び書込特性の安定性という面
から２つの大きな問題点があった。その第１は負荷であ
るトランジスタQ1,Q2はメモリトランジスタM1の書込を
可能とするため負荷線が書込開始点より高い電圧位置
（△＞０）にくるようにバイアス設定するため、書込時
の電流値Ｉは非常に大きなものとなり、消費電力が著し
く大きくなること及び、書込時の基板と浮遊ゲート間の
絶縁膜の劣化が大きくなるという欠点があった。また問
題点の第２は、トランジスタQ1,Q2とメモリトランジス
タM1の構造が例えば１層ポリシリコン構造と２層ポリシ
リコン構造という違いがあり、製造時のゲート酸化膜厚
のばらつき等により電流値が各々変化するため、トラン
ジスタQ2負荷線が書込開始点に対して十分電圧が高い範
囲にくるようマージンを大きくとらなければいけないと
いう設計上の大きな制限があり、またこのことは先に述
べた消費電力の面からも不利であった。
本発明の不揮発性半導体記憶装置は、浮遊ゲート及び制
御ゲートを有するアバランシェ注入型ＮチャネルMOSト
ランジスタからなるメモリ素子と、前記メモリ素子に電
流を供給する書込回路とを含んでなる不揮発性半導体記
憶装置において、前記書込回路は、前記メモリ素子の浮
遊ゲート及び制御ゲートと同一工程で形成された浮遊ゲ
ート及び制御ゲートを有するＰチャネルMOSトランジス
タのソース電極および基板電極をそれぞれ電源端子に接
続し制御ゲート電極を第１の制御端子に接続した負荷
と、前記アバランシェ注入型ＮチャネルMOSトランジス
タおよび前記ＰチャネルMOSトランジスタの浮遊ゲート
のゲート酸化膜と同一工程で形成されたゲート酸化膜を
有するＮチャネルMOSトランジスタのドレイン電極、基
板電極およびゲート電極をそれぞれ前記ＰチャネルMOS
トランジスタのドレイン電極、接地端子および第２の制
御端子に接続したセレクタとを有し、前記ＮチャネルMO
Sトランジスタのソース電極から前記メモリ素子に電流
を供給するというものである。
御ゲートを有するアバランシェ注入型ＮチャネルMOSト
ランジスタからなるメモリ素子と、前記メモリ素子に電
流を供給する書込回路とを含んでなる不揮発性半導体記
憶装置において、前記書込回路は、前記メモリ素子の浮
遊ゲート及び制御ゲートと同一工程で形成された浮遊ゲ
ート及び制御ゲートを有するＰチャネルMOSトランジス
タのソース電極および基板電極をそれぞれ電源端子に接
続し制御ゲート電極を第１の制御端子に接続した負荷
と、前記アバランシェ注入型ＮチャネルMOSトランジス
タおよび前記ＰチャネルMOSトランジスタの浮遊ゲート
のゲート酸化膜と同一工程で形成されたゲート酸化膜を
有するＮチャネルMOSトランジスタのドレイン電極、基
板電極およびゲート電極をそれぞれ前記ＰチャネルMOS
トランジスタのドレイン電極、接地端子および第２の制
御端子に接続したセレクタとを有し、前記ＮチャネルMO
Sトランジスタのソース電極から前記メモリ素子に電流
を供給するというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
この実施例は、浮遊ゲート及び制御ゲートを有するアバ
ランシェ注入型ＮチャネルMOSトランジスタからなるメ
モリ素子M1…と、メモリ素子M1…に電流を供給する書込
回路６とを含んでなる不揮発性半導体記憶装置におい
て、前記書込回路は、前記メモリ素子の浮遊ゲート及び
制御ゲートと同一工程で形成された浮遊ゲート及び制御
ゲートを有するＰチャネルMOSトランジスタのソース電
極および基板電極をそれぞれ電源端子に接続し制御ゲー
ト電極を第１の制御端子に接続した負荷と、前記アバラ
ンシェ注入型ＮチャネルMOSトランジスタおよび前記Ｐ
チャネルMOSトランジスタの浮遊ゲートのゲート酸化膜
と同一工程で形成されたゲート酸化膜を有するＮチャネ
ルMOSトランジスタのドレイン電極、基板電極およびゲ
ート電極をそれぞれ前記ＰチャネルMOSトランジスタの
ドレイン電極、接地端子および第２の制御端子に接続し
たセレクタとを有し、前記ＮチャネルMOSトランジスタ
のソース電極から前記メモリ素子に電流を供給するとい
うものである。つまり、従来例のＮチャネルエンハンス
メントトランジスタQ1の代りにＰチャネルエンハンスメ
ントトランジスタP1を使用したものであり、P1はメモリ
素子M1…と同型の、浮遊ゲート及び制御ゲートを有する
アバランシェ注入型MOSトランジスタであり、ただ導電
型が逆になっているだけである。又、使用時に浮遊ゲー
トに電荷を注入するわけではない。
ランシェ注入型ＮチャネルMOSトランジスタからなるメ
モリ素子M1…と、メモリ素子M1…に電流を供給する書込
回路６とを含んでなる不揮発性半導体記憶装置におい
て、前記書込回路は、前記メモリ素子の浮遊ゲート及び
制御ゲートと同一工程で形成された浮遊ゲート及び制御
ゲートを有するＰチャネルMOSトランジスタのソース電
極および基板電極をそれぞれ電源端子に接続し制御ゲー
ト電極を第１の制御端子に接続した負荷と、前記アバラ
ンシェ注入型ＮチャネルMOSトランジスタおよび前記Ｐ
チャネルMOSトランジスタの浮遊ゲートのゲート酸化膜
と同一工程で形成されたゲート酸化膜を有するＮチャネ
ルMOSトランジスタのドレイン電極、基板電極およびゲ
ート電極をそれぞれ前記ＰチャネルMOSトランジスタの
ドレイン電極、接地端子および第２の制御端子に接続し
たセレクタとを有し、前記ＮチャネルMOSトランジスタ
のソース電極から前記メモリ素子に電流を供給するとい
うものである。つまり、従来例のＮチャネルエンハンス
メントトランジスタQ1の代りにＰチャネルエンハンスメ
ントトランジスタP1を使用したものであり、P1はメモリ
素子M1…と同型の、浮遊ゲート及び制御ゲートを有する
アバランシェ注入型MOSトランジスタであり、ただ導電
型が逆になっているだけである。又、使用時に浮遊ゲー
トに電荷を注入するわけではない。
第２図（ａ）に示すように、Ｐチャネルエンハンスメン
ト型トランジスタP1を負荷とする負荷曲線は三極管領域
と５極管領域を持っており、P1とＮチャネルエンハンス
メント型トランジスタQ2を直列接続した負荷の負荷線は
第２図（ｂ）で示すようになり、これを先に示したメモ
リ素子のＩ−Ｖ曲線と重ね合わせると書込時の電流値が
第５図（ｂ）を用いて説明をした従来例と比較して低く
おさえられる事がわかる。
ト型トランジスタP1を負荷とする負荷曲線は三極管領域
と５極管領域を持っており、P1とＮチャネルエンハンス
メント型トランジスタQ2を直列接続した負荷の負荷線は
第２図（ｂ）で示すようになり、これを先に示したメモ
リ素子のＩ−Ｖ曲線と重ね合わせると書込時の電流値が
第５図（ｂ）を用いて説明をした従来例と比較して低く
おさえられる事がわかる。
なお、第２図（ｂ）でVth（Q2）はトランジスタQ2のし
きい電圧である。
きい電圧である。
そして従来の様にパターン構造上の寸法（Ｌ寸法、絶縁
膜厚等）において例えばゲート酸化膜がうすくなってき
てメモリトランジスタのオン電流がふえてきた場合、書
込開始点と負荷線との電圧差（△）が小さくなり書込に
くくなるのに対し、メモリ素子と同じ二層構造を有する
Ｐチャネル型トランジスタP1が負荷となっているため、
メモリトランジスタのオン電流がふえてきた場合に同様
にＰチャネル型トランジスタのオン電流もふえ、しきい
電圧・オン抵抗値も下がり、Ｎチャネル型トランジスタ
のドレイン電圧も上がることになり結局負荷線は第２図
（ｃ）の実線で示した様に書込に対してマージンができ
る方向にシフトし（△１→△２）書込特性を悪化させな
い。ただし、トランジスタQ2のしきい電圧もVth（Q2）
からVth′（Q2）に低下するものとする。また書込時の
電流値の電源電圧依存性においても、通常の一層構造を
有するＰチャネル型トランジスタの電流値に対して、ゲ
ート電圧の変動は二層ポリシリコン構造にした場合、基
板と一層目のポリシリコンゲート間容量と、一層目と二
層目のポリシリコンゲート間の容量により一部容量分割
され変動幅が一層構造に比べ小さくでき書込時の電流値
の変動幅を小さくして消費電力を小さく押える事が可能
となった。
膜厚等）において例えばゲート酸化膜がうすくなってき
てメモリトランジスタのオン電流がふえてきた場合、書
込開始点と負荷線との電圧差（△）が小さくなり書込に
くくなるのに対し、メモリ素子と同じ二層構造を有する
Ｐチャネル型トランジスタP1が負荷となっているため、
メモリトランジスタのオン電流がふえてきた場合に同様
にＰチャネル型トランジスタのオン電流もふえ、しきい
電圧・オン抵抗値も下がり、Ｎチャネル型トランジスタ
のドレイン電圧も上がることになり結局負荷線は第２図
（ｃ）の実線で示した様に書込に対してマージンができ
る方向にシフトし（△１→△２）書込特性を悪化させな
い。ただし、トランジスタQ2のしきい電圧もVth（Q2）
からVth′（Q2）に低下するものとする。また書込時の
電流値の電源電圧依存性においても、通常の一層構造を
有するＰチャネル型トランジスタの電流値に対して、ゲ
ート電圧の変動は二層ポリシリコン構造にした場合、基
板と一層目のポリシリコンゲート間容量と、一層目と二
層目のポリシリコンゲート間の容量により一部容量分割
され変動幅が一層構造に比べ小さくでき書込時の電流値
の変動幅を小さくして消費電力を小さく押える事が可能
となった。
次に、この実施例の製造方法について説明する。
第３図（ａ）〜（ｅ）は本発明の一実施例の製造方法を
説明するための工程順に配置した半導体チップの断面図
である。
説明するための工程順に配置した半導体チップの断面図
である。
まず、第３図（ａ）に示すように、Ｐ型Si基板１上にホ
トレジストマスク８を形成して、例えばリンのイオン注
入（150keV、1.0×1012cm-2）によりＮウェル９を形成
し、しかる後第３図（ｂ）に示すように、通常の選択酸
化法により厚さ約1.0μｍのフィールド酸化膜10を形成
して素子領域を区画し、しかる後、厚さ約50nmの第１の
ゲート酸化膜11を成長させ、しかる後、厚さ約300nmの
第１の多結晶シリコン膜を成長させたのち選択的にエッ
チング除去してメモリトランジスタM1,M2,M3の浮遊ゲー
ト12−１〜12−３、及びＰチャネルトランジスタP1の一
層目のゲート13を形成する。しかる後、第３図（ｃ）に
示すように、厚さ約50nmの第２のゲート酸化膜14を成長
させた後、厚さ約600nmの第２の多結晶シリコン層を成
長させ、選択的にエッチング除去しM1〜M3の制御ゲート
15−１〜15−３、P1の二層目のゲート16、Q2のゲート17
を形成する。次に、第３図（ｄ）に示すように、Ｎチャ
ネル部分にホトレジストマスクを設けてＰチャネルトラ
ンジスタのソース・ドレイン領域であるP+拡散層18を例
えばボロンのイオン注入（50keV、5.0×1015cm-2）によ
り形成しＮチャネルトランジスタはその逆でＰチャネル
部分にホトレジストマスクをして、例えばヒ素のイオン
注入（100keV、5.0×1015cm-2）によりソース・ドレイ
ン領域であるN+拡散層19を形成し、次に、第３図（ｅ）
に示すように厚さ約1.0μｍの層間膜20を成長させコン
タクト孔をあけて、厚さ約1.0μｍのアルミニウム配線2
1を設ける。
トレジストマスク８を形成して、例えばリンのイオン注
入（150keV、1.0×1012cm-2）によりＮウェル９を形成
し、しかる後第３図（ｂ）に示すように、通常の選択酸
化法により厚さ約1.0μｍのフィールド酸化膜10を形成
して素子領域を区画し、しかる後、厚さ約50nmの第１の
ゲート酸化膜11を成長させ、しかる後、厚さ約300nmの
第１の多結晶シリコン膜を成長させたのち選択的にエッ
チング除去してメモリトランジスタM1,M2,M3の浮遊ゲー
ト12−１〜12−３、及びＰチャネルトランジスタP1の一
層目のゲート13を形成する。しかる後、第３図（ｃ）に
示すように、厚さ約50nmの第２のゲート酸化膜14を成長
させた後、厚さ約600nmの第２の多結晶シリコン層を成
長させ、選択的にエッチング除去しM1〜M3の制御ゲート
15−１〜15−３、P1の二層目のゲート16、Q2のゲート17
を形成する。次に、第３図（ｄ）に示すように、Ｎチャ
ネル部分にホトレジストマスクを設けてＰチャネルトラ
ンジスタのソース・ドレイン領域であるP+拡散層18を例
えばボロンのイオン注入（50keV、5.0×1015cm-2）によ
り形成しＮチャネルトランジスタはその逆でＰチャネル
部分にホトレジストマスクをして、例えばヒ素のイオン
注入（100keV、5.0×1015cm-2）によりソース・ドレイ
ン領域であるN+拡散層19を形成し、次に、第３図（ｅ）
に示すように厚さ約1.0μｍの層間膜20を成長させコン
タクト孔をあけて、厚さ約1.0μｍのアルミニウム配線2
1を設ける。
以上の説明から明らかなようにメモリトランジスタM1〜
M3と負荷トランジスタP1とは導電型式以外は同じであ
り、２つのゲート絶縁膜の厚さも同じになる。なお、P1
のしきい電圧は、Ｎウェルの不純物濃度、第1,第２のゲ
ート酸化膜の厚さ以外に、一層目、二層目のゲートの面
積比で変えることもできる。
M3と負荷トランジスタP1とは導電型式以外は同じであ
り、２つのゲート絶縁膜の厚さも同じになる。なお、P1
のしきい電圧は、Ｎウェルの不純物濃度、第1,第２のゲ
ート酸化膜の厚さ以外に、一層目、二層目のゲートの面
積比で変えることもできる。
以上説明したように本発明はアバランシェ注入型Ｎチャ
ネルメモリトランジスタと同型のＰチャネルエンハンス
メント型トランジスタを書込回路の負荷とする事によ
り、不揮発性半導体記憶装置の書込時の電流値を少なく
し、消費電力を少なくすることができる効果がある。
又、メモリトランジスタとＰチャネルエンハンスメント
型トランジスタの構造を同一にすることにより、たとえ
ばゲート酸化膜のばらつきに対しても書込特性に余裕が
とれ、また上述の書込時の電流値も電源電圧依存性は通
常の１層ポリシリコン構造のＰチャネルエンハンスメン
ト型トランジスタで構成した場合と比べても小さくかつ
安定して製造できる。従って不揮発性半導体記憶装置の
信頼性が改善される効果もある。
ネルメモリトランジスタと同型のＰチャネルエンハンス
メント型トランジスタを書込回路の負荷とする事によ
り、不揮発性半導体記憶装置の書込時の電流値を少なく
し、消費電力を少なくすることができる効果がある。
又、メモリトランジスタとＰチャネルエンハンスメント
型トランジスタの構造を同一にすることにより、たとえ
ばゲート酸化膜のばらつきに対しても書込特性に余裕が
とれ、また上述の書込時の電流値も電源電圧依存性は通
常の１層ポリシリコン構造のＰチャネルエンハンスメン
ト型トランジスタで構成した場合と比べても小さくかつ
安定して製造できる。従って不揮発性半導体記憶装置の
信頼性が改善される効果もある。
第１図は本発明の一実施例の回路図、第２図（ａ）〜
（ｃ）はそれぞれＰチャネルトランジスタP1の負荷曲
線、メモリトランジスタの電圧−電流特性と負荷線との
関係を示す特性図、第１ゲート酸化膜がうすくなったと
きの変化を示す特性図、第３図（ａ）〜（ｅ）は一実施
例の製造方法を説明するための工程順に配置した半導体
チップの断面図、第４図は従来例の回路図、第５図
（ａ）はメモリトランジスタの電圧・電流特性図、第５
図（ｂ）は従来例のメモリトランジスタの電圧−電流特
性と負荷線との関係を示す特性図である。 １……電源端子、２……第１の制御端子、３……出力端
子、４……第２の制御端子、５−１〜５−３……第３の
制御端子、６……書込回路、７……Ｐ型Si基板、８……
ホトレジストマスク、９……Ｎウェル、10……フィール
ド酸化膜、11……第１のゲート酸化膜、12−１〜12−３
……浮遊ゲート、13……一層目のゲート、14……第２の
ゲート酸化膜、15−１〜15−３……制御ゲート、16……
二層目のゲート、17……Q2のゲート、18……P+拡散層、
19……N+拡散層、20……層間膜、21……アルミニウム配
線、I0,I1,I2……書込電流値（I0＞I2＞I1）、M1〜M3…
…メモリトランジスタ（アバランシェ注入型Ｎチャネル
MOSトランジスタ）、P1……負荷トランジスタ（アバラ
ンシェ注入型ＰチャネルMOSトランジスタ）、Q1,Q2……
ＮチャネルMOSトランジスタ。
（ｃ）はそれぞれＰチャネルトランジスタP1の負荷曲
線、メモリトランジスタの電圧−電流特性と負荷線との
関係を示す特性図、第１ゲート酸化膜がうすくなったと
きの変化を示す特性図、第３図（ａ）〜（ｅ）は一実施
例の製造方法を説明するための工程順に配置した半導体
チップの断面図、第４図は従来例の回路図、第５図
（ａ）はメモリトランジスタの電圧・電流特性図、第５
図（ｂ）は従来例のメモリトランジスタの電圧−電流特
性と負荷線との関係を示す特性図である。 １……電源端子、２……第１の制御端子、３……出力端
子、４……第２の制御端子、５−１〜５−３……第３の
制御端子、６……書込回路、７……Ｐ型Si基板、８……
ホトレジストマスク、９……Ｎウェル、10……フィール
ド酸化膜、11……第１のゲート酸化膜、12−１〜12−３
……浮遊ゲート、13……一層目のゲート、14……第２の
ゲート酸化膜、15−１〜15−３……制御ゲート、16……
二層目のゲート、17……Q2のゲート、18……P+拡散層、
19……N+拡散層、20……層間膜、21……アルミニウム配
線、I0,I1,I2……書込電流値（I0＞I2＞I1）、M1〜M3…
…メモリトランジスタ（アバランシェ注入型Ｎチャネル
MOSトランジスタ）、P1……負荷トランジスタ（アバラ
ンシェ注入型ＰチャネルMOSトランジスタ）、Q1,Q2……
ＮチャネルMOSトランジスタ。
Claims (1)
- 【請求項１】浮遊ゲート及び制御ゲートを有するアバラ
ンシェ注入型ＮチャネルMOSトランジスタからなるメモ
リ素子と、前記メモリ素子に電流を供給する書込回路と
を含んでなる不揮発性半導体記憶装置において、前記書
込回路は、前記メモリ素子の浮遊ゲート及び制御ゲート
と同一工程で形成された浮遊ゲート及び制御ゲートを有
するＰチャネルMOSトランジスタのソース電極および基
板電極をそれぞれ電源端子に接続し制御ゲート電極を第
１の制御端子に接続した負荷と、前記アバランシェ注入
型ＮチャネルMOSトランジスタおよび前記ＰチャネルMOS
トランジスタの浮遊ゲートのゲート酸化膜と同一工程で
形成されたゲート酸化膜を有するＮチャネルMOSトラン
ジスタのドレイン電極、基板電極およびゲート電極をそ
れぞれ前記ＰチャネルMOSトランジスタのドレイン電
極、接地端子および第２の制御端子に接続したセレクタ
とを有し、前記ＮチャネルMOSトランジスタのソース電
極から前記メモリ素子に電流を供給することを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19176987A JPH0754636B2 (ja) | 1987-07-30 | 1987-07-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19176987A JPH0754636B2 (ja) | 1987-07-30 | 1987-07-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435798A JPS6435798A (en) | 1989-02-06 |
| JPH0754636B2 true JPH0754636B2 (ja) | 1995-06-07 |
Family
ID=16280212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19176987A Expired - Lifetime JPH0754636B2 (ja) | 1987-07-30 | 1987-07-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754636B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160393A (en) * | 1979-05-31 | 1980-12-13 | Sanyo Electric Co Ltd | Read voltage setting system for semiconductor memory |
| DE3684351D1 (de) * | 1985-04-18 | 1992-04-23 | Nec Corp | Programmierbarer festwertspeicher mit reduzierter programmierspeisespannung. |
-
1987
- 1987-07-30 JP JP19176987A patent/JPH0754636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435798A (en) | 1989-02-06 |
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