KR20050071907A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 (1) 반도체 기판에 소자격리막을 형성하여 활성영역을 정의하는 단계와, (2) 상기 반도체 기판의 표면으로부터 각각 서로 다른 깊이에서 높은 농도기울기를 가지도록 제 1 웰영역 형성 이온 주입공정 및 제 2 웰영역 형성 이온 주입공정을 순차적으로 실시하는 단계와, (3) 상기 단계 (2)의 결과물 상에 임계전압 조절용 이온을 주입하는 단계와, (4) 상기 활성영역 상에 게이트 전극을 형성하는 단계와, (5) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (6) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다.

본 발명에 따른 반도체 소자의 제조방법은, CMOS 논리 소자(NMOS 또는 PMOS 소자)의 제조 공정에 있어, 웰 형성 이온 주입 시 이온 주입 에너지와 주입량의 조절에 의해 리트로그레이드 웰(retrograde well)을 형성하여 펀치스루(punchthrough)가 발생할 수 있는 지역에 대한 국부적인 도펀트의 양 및 프로파일을 조절할 수 있도록 함으로써, 소스/드레인 간격이 좁아짐에 따라 펀치스루 특성이 악화되는 것을 방지하여 그 특성을 개선할 수 있는 이점이 있다.

Description

반도체 소자의 제조방법{Method for Forming Semi-conductor Device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 CMOS 논리 소자, 특히 NMOS(또는 PMOS) 소자 등의 제조 공정에 있어, 웰 형성 이온 주입 시 이온 주입 에너지와 주입량의 조절에 의해 리트로그레이드 웰(retrograde well)을 형성함으로써, 소스/드레인 간격이 좁아짐에 따라 펀치스루(punchthrough) 특성이 악화되는 것을 방지하여 그 특성을 개선할 수 있도록 하는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지게 되며, 게이트 전극의 채널 길이도 또한 작아지고 있는 것이다. 하지만, 상기 반도체 소자의 집적화는 그 집적도가 높지 않았을 당시에는 소자의 특성에 큰 문제가 발생하지 아니하였으나, 고집적화가 진행됨에 따라 소자 특성에 있어 그 한계에 직면하게 되었다.

특히, 반도체 소자의 채널의 길이가 0.13[㎛] 이하로 작아짐에 따라 소자의 전기적 특성을 확보하기 위해서는 소자의 소스와 드레인 간의 펀치스루 특성의 중요성은 더욱 더 커지게 되었다.

MOS소자에서 웰 영역을 형성함에 있어, 종래에는 웰형성 도펀트의 특성 상의 요인에 의해 그 도펀트가 주입공정 이후에 웰 영역의 원하는 깊이에 분포하기 보다는 일반적으로는 웰영역의 표면에 집중적으로 분포하여 소자의 펀치스루 특성을 악화시키고, 더불어 소자의 특성 또한 저하시키는 문제가 있었다.

더욱이, 종래 NMOS소자에 있어 웰영역을 형성하기 위하여 보론(boron) 이온을 적용하는 경우에는 후속 열처리 공정을 거치게 되면서 상기 보론 원소가 기판의 표면으로 확산되게 됨에 따라 그 소자의 전기적 특성이 더욱 악화되는 문제점이 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 웰형성 이온 주입 공정에 의해 주입된 도펀트가 표면 가까이에만 집중하여 분포함으로써 발생하는 펀치스루 특성의 악화 및 그에 따른 소자 특성의 저하를 방지하여 소자의 특성을 향상시키는 것을 특징으로 하는 반도체소자의 제조방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 반도체 기판에 소자격리막을 형성하여 활성영역을 정의하는 단계와, (2) 상기 반도체 기판의 표면으로부터 각각 서로 다른 깊이에서 높은 농도기울기를 가지도록 제 1 웰영역 형성 이온 주입공정 및 제 2 웰영역 형성 이온 주입공정을 순차적으로 실시하는 단계와, (3) 상기 단계 (2)의 결과물 상에 임계전압 조절용 이온을 주입하는 단계와, (4) 상기 활성영역 상에 게이트 전극을 형성하는 단계와, (5) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (6) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.

본 발명에서 상기 단계 (2)는 제 3 웰영역 형성 이온 주입공정을 더 포함하는 것이 바람직하다.

본 발명에서 상기 제 1 및 제 2웰영역 형성 이온 주입공정 또는 상기 제 1 내지 제 3 웰영역 형성 이온 주입공정에 의해 형성되는 웰 영역은 각각 리트로그레이드 웰 구조를 이루는 것이 바람직하다.

본 발명에서 상기 반도체 소자는 NMOS형 소자로서, 상기 제 1 및 제 2 웰영역 형성 이온 주입공정 또는 제 1 내지 제 3 웰영역 형성 이온 주입공정에 사용되는 이온은 보론(boron) 이온인 것이 바람직하다.

본 발명에서 상기 임계전압 조절용 이온은 보론 이온인 것이 바람직하다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다.

도 1 내지 도 11은 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 도 1 내지 도 11을 참조하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.

우선, 도 1에 도시된 바와 같이, 반도체 기판(101) 상에 제 1 산화막(102) 및 제 1 질화막(103)을 증착한 후, 소자 분리막(shallow trench isolation)을 형성하기 위한 포토 레지스트 마스크(104)를 형성한다.

다음으로, 도 2에 도시된 바와 같이, 상기 포토 레지스트 마스크(104)를 이용하여 소자분리막(105) 형성을 위한 식각공정을 실시한 후, 포토 레지스트 마스터(104)를 제거한다. 그런 후, 소자분리막 형성용 물질(예를 들어, SiO₂)을 증착하여 매립하며, 화학적, 기계적 평탄화공정(Chemical Mechanical Polishing)을 실시하고 제 1 질화막(103)을 제거한다.

도 3에 도시된 바와 같이, 이후 진행될 이온 주입 공정을 위한 포토 레지스트 마스크(107)를 형성한 후, 웰(well) 영역(106) 형성을 위하여 제 1 웰영역 형성 이온 주입공정을 실시한다. 여기서, 반도체 소자는 NMOS형일 수 있으며, 웰 영역(106) 형성을 위하여 주입되는 이온은 p형 타입의 이온(예를 들어, 보론 이온)인 것을 특징으로 한다. 도 3에 도시된 그래프는 제 1 웰영역 형성 이온의 깊이에 따른 밀도를 도시한 것으로서, 상기 제 1 웰영역 형성 이온은 웰영역(106)의 하부에서 집중된 농도 기울기를 가진다. 이 때, 상기 제 1 웰영역 형성 이온 주입공정에 의해 형성되는 웰 영역은 리트로그레이드 웰 구조를 이루며, 상기 이온 주입 공정은 250~350[keV], 2E13~4E13 [atoms/㎠]의 공정조건 하에서 이루어진다.

이후, 도 4에 도시된 바와 같이, 제 2 웰영역 형성 이온 주입공정을 실시한다. 여기서, 상기 웰 영역 형성을 위하여 주입되는 이온은 p형 타입의 이온(예를 들어, 보론 이온)인 것을 특징으로 한다. 도 4에 도시된 그래프는 제 1 및 제 2 웰영역 형성 이온의 깊이에 따른 밀도를 도시한 것으로서, 상기 제 2 웰영역 형성 이온은 웰영역(106) 내에서 상기 제 1 웰 영역 형성 이온보다 상부의 위치에서 집중된 농도 기울기를 가진다. 이 때, 상기 제 2 웰영역 형성 이온 주입공정에 의해 형성되는 웰 영역은 리트로그레이드 웰 구조를 이루며, 상기 이온 주입 공정은 150~250[keV], 1E13~3E13 [atoms/㎠]의 공정조건 하에서 이루어진다.

이어서, 도 5에 도시된 바와 같이, 상기 제 2 웰영역 형성 이온 주입공정 이후에 제 3 웰영역 형성 이온 주입공정을 실시한다. 여기서, 상기 웰 영역 형성을 위하여 주입되는 이온은 p형 타입의 이온(예를 들어, 보론 이온)인 것을 특징으로 한다. 도 5에 도시된 그래프는 제 1 내지 제 3 웰영역 형성 이온의 깊이에 따른 밀도를 도시한 것으로서, 상기 제 3 웰영역 형성 이온은 웰영역(106) 내에서 상기 제 2 웰 영역 형성 이온보다 상부의 일정 위치에서 집중된 농도 기울기를 가진다. 이 때, 상기 제 3 웰영역 형성 이온 주입공정에 의해 형성되는 웰 영역은 리트로그레이드 웰 구조를 이루며, 상기 이온 주입 공정은 60~100[keV], 4E13~6E13 [atoms/㎠]의 공정조건 하에서 이루어진다.

상기 제 1 내지 제 3 웰영역 형성 이온을 주입한 이후, 도 6에 도시된 바와 같이, 임계전압 조절용 이온을 주입한다. 특히, 여기서 상기 임계 전압 조절용 이온의 주입공정은 보론 이온을 이용하여 할 수 있으며, 상기 공정은 15~25[keV], 0.5E13~1.5E13[atoms/㎠]의 조건 하에서 행해지는 것이 바람직하다. 이 때, 주입된 임계전압 조절용 이온의 밀도는 웰 영역(106)의 표면 부근에서 상대적으로 높으며, 아래로 내려감에 따라 서서히 그 밀도는 줄어드는 양상을 띠게 된다.

이와 같이, 본 발명은 MOS 소자에 있어서, 웰영역(106)을 형성하기 위한 웰영역 형성 이온을 주입함에 있어, 이온 주입 에너지와 주입되는 도펀트의 양을 조절하여 수차례에 걸친 별도의 이온 주입공정을 실시하고, 특히 리트로그레이드 웰 구조를 가지는 웰 영역(106)을 형성함으로써, 웰 형성 이온이 웰영역(106)의 표면 부근에만 집중적으로 분포하게 되는 것을 방지하여 소자의 펀치스루 특성을 개선할 수 있다.

다음으로, 도 7에 도시된 바와 같이, 먼저 포토레지스트 마스크(107)를 제거하고, 제 1 산화막(102)을 제거한다.

그런 후, 게이트 전극 형성을 위해 그 결과물의 전면에 게이트 산화막(108) 및 폴리실리콘막(109)을 순차적으로 증착한 후, 도 8에 도시된 바와 같이, 포토 레지스트 마스킹 및 식각공정을 거쳐 게이트 전극을 형성한다.

상기 결과물에 대하여, 도 9에 도시된 바와 같이, 포토 레지스트 마스크(110)를 형성한 후, 저농도 불순물 이온주입 공정을 통해 상기 게이트 전극의 양측의 기판에 LDD(lightly doped drain)영역(111)을 형성한다.

도 10에 도시된 바와 같이, 상기 패터닝된 포토레지스트 마스크(110)를 이용하여 할로우 불순물 이온 주입공정을 통해 상기 LDD영역(111) 하부에 할로우 영역(112)을 형성한다. 이 때, 상기 할로우 불순물 이온으로는 보론 이온을 이용할 수 있으며, 그 적용 조건은 20~30[keV], 4-6E13[atoms/㎠]인 것이 바람직하다.

상기 패터닝 된 포토 레지스트 마스크(110)를 제거하고, 전면에 제 2 산화막(113) 및 제 2 질화막(114)을 순차적으로 증착한 후, 도 11에 도시된 바와 같이, 에치백 공정을 이용하여 상기 게이트 전극의 양측면에 스페이서를 형성한다.그런 후, 상기 스페이서를 마스크로 소스/드레인 이온 주입공정을 실시하여 기판에 소스/드레인 영역(115)을 형성한다.

이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은, CMOS 논리 소자(NMOS 또는 PMOS소자)의 제조 공정에 있어, 웰 형성 이온 주입 시 이온 주입 에너지와 주입량의 조절에 의해 리트로그레이드 웰(retrograde well)을 형성하여 펀치스루가 발생할 수 있는 지역에 대한 국부적인 도펀트의 양 및 프로파일을 조절할 수 있도록 함으로써, 소스/드레인 간격이 좁아짐에 따라 펀치스루 특성이 악화되는 것을 방지하여 그 특성을 개선할 수 있는 이점이 있다.

도 1 내지 도 11은 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 도시한 것이다.

<도면의 주요부분에 대한 부호의 설명>

101 : 반도체 기판 102 : 제 1 산화막

103 : 제 1 질화막 104 : 포토 레지시터 마스크

105 : 소자분리막 106 : 웰 영역

107 : 포토레지스트 마스크 108 : 게이트 산화막

109 : 폴리실리콘막 110 : 포토레지스트 마스크

111 : LDD 영역 112 : 할로우 영역

113 : 제 2 산화막 114 : 제 2 질화막

115 : 소스/드레인 영역

Claims (6)

1. (1) 반도체 기판에 소자격리막을 형성하여 활성영역을 정의하는 단계와,

   (2) 상기 반도체 기판의 표면으로부터 각각 서로 다른 깊이에서 높은 농도기울기를 가지도록 제 1 웰영역 형성 이온 주입공정 및 제 2 웰영역 형성 이온 주입공정을 순차적으로 실시하는 단계와,

   (3) 상기 단계 (2)의 결과물 상에 임계전압 조절용 이온을 주입하는 단계와,

   (4) 상기 활성영역 상에 게이트 전극을 형성하는 단계와,

   (5) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와,

   (6) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 전극을 형성하는 단계를

   포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서, 상기 단계 (2)는 제 3 웰영역 형성 이온 주입공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1항 또는 제 2항에 있어서, 상기 제 1 및 제 2웰영역 형성 이온 주입공정, 또는 상기 제 1 내지 제 3 웰영역 형성 이온 주입공정에 의해 형성되는 웰 영역은 각각 리트로그레이드 웰 구조를 이루는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항 또는 제 2항에 있어서, 상기 반도체 소자는 NMOS형 소자로서, 상기 제 1 및 제 2 웰영역 형성 이온 주입공정 또는 제 1 내지 제 3 웰영역 형성 이온 주입공정에 사용되는 이온은 보론(boron) 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 3항에 있어서, 상기 반도체 소자는 NMOS형 소자로서, 상기 제 1 및 제 2 웰영역 형성 이온 주입공정 또는 제 1 내지 제 3 웰영역 형성 이온 주입공정에 사용되는 이온은 보론(boron) 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 5항에 있어서, 상기 임계전압 조절용 이온은 보론 이온인 것을 특징으로 하는 반도체 소자의 제조방법.