KR100541704B1 - 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법 - Google Patents

금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법에 관한 것으로, 게이트 전극에는 열안정성이 우수한 코발트(Co) 살리사이드로 두껍게 형성하므로써, 게이트 전극의 저항을 낮출 수 있어 소자 구동 속도를 높일 수 있다. 또한, 확산층에는 살리사이드 형성시 실리콘 소모가 적어 얕은 접합 형성이 가능한 니켈(Ni) 살리사이드로 형성하므로써, 얕은 접합을 형성할 수 있어 접합 누설 전류를 낮추고 소자의 단채널 효과를 효과적으로 줄일 수 있다.

Description

금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법{METHOD OF MANUFACTURE SEMICONDUCTOR DEVICE HAVING STRUCTURE OF METAL SALICIDE}
도 1 내지 도 5는 본 발명에 의한 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 샬로우 트렌치 분리막
3 : 게이트 산화막 4 : 게이트 폴리 실리콘막
5 : LDD 스페이서 또는 게이트 스페이서 6 : 소스/드레인 영역
7 : 희생 산화막 8 : 제 1 금속막
9 : 살리사이드막 10 : 제 2 금속막
11 : 살리사이드막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 전극의 저항을 낮추어 소자의 구동 속도를 높일 수 있으며, 또한 접합누설 전류를 낮추고 소자의 단채널 효과를 효과적으로 줄일 수 있는 금속 살리사이드(Metal Salicide) 구 조를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 되어 게이트 길이가 0.15㎛ 이하로 줄어 들게 됨에 따라 게이트 길이 감소에 따른 문턱전압의 단채널 효과 증가가 큰 문제로 대두되고 있다. 따라서, 이러한 단채널 효과를 줄이기 위해서는 확산층의 측면 확산을 최대한 억제하여 유효채널길이를 크게해야 한다. 이는 소스/드레인의 확산층의 깊이 감소를 요하고 있다.
하지만, 이러한 확산층의 깊이 감소는 고집적 소자에서 접합누설전류의 증대를 유발하고 있어 문제가 되고 있으며, 특히 금속 살리사이드 구조를 사용하고 있는 고속도의 로직소자에서는 금속 살리사이드의 비정상적 성장이나 금속 확산 등이 수반되어 더욱 심각한 문제가 되고 있다. 따라서, 접합층의 깊이가 감소됨에 따라 살리사이드의 두께를 낮추어야 하나, 두께가 낮아지면 금속 살리사이드의 열안정성이 나빠져 저항이 급격히 증가하는 문제를 유발하므로 그 감소에 한계가 있다. 최근에는, 실리콘 소모가 적은 니켈 살리사이드를 적용하여 이 문제를 부분적으로 해결하고자 하는 시도가 행해지고 있으나 열 안정성이 매우 나쁘기 때문에 사용에 제한을 받고 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 확산층에는 살리사이드 형성시 실리콘 소모가 적어 얕은 접합 형성이 가능한 니켈(Ni) 살리사이드로 형성하고, 게이트 전극에는 열안정성이 우수한 코발트(Co) 살리사이드로 형성하므로써, 소자의 특성을 향상시킨 금속 살리사이드(Metal Salicide) 구조를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법은,
샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 웰(Well)을 형성한 다음 게이트를 한정하는 단계;
상기 게이트 한정 후 NM/PM 이온을 주입한 후 상기 게이트 측벽에 LDD 스페이서를 형성하는 단계;
상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계;
상기 게이트의 상부 및 스페이서를 제외한 상기 구조물 위에 희생산화막을 선택적으로 형성하는 단계;
상기 구조물 위에 살리사이드 형성을 위한 제 1 금속막을 형성하는 단계;
상기 구조물 위에 제 1 어닐(anneal) 공정을 실시하여 상기 게이트의 상부에 살리사이드막을 형성하는 단계;
상기 구조물 위에 선택적인 습식각을 통해 미반응 금속을 제거하고 제 2 어닐 공정을 실시하여 상태변을 완성하는 단계;
상기 소스/드레인 영역 위에 살리사이드막을 형성하기 위한 제 2 금속막을 상기 구조물 위에 형성하는 단계; 및
상기 구조물 위에 제 3 어닐 공정을 실시하여 상기 소스/드레인 영역 위에 살리사이드막을 형성한 후 상기 제 2 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 희생 산화막은 스핀 코팅으로 200∼500Å 정도의 두께로 코팅하는 것을 특징으로 한다.
상기 제 1 금속막은 스퍼터링 방법에 의해 코발트(Co)를 증착하는 것을 특징으로 한다.
상기 제 2 금속막은 실리콘 소모가 적은 니켈(Ni)을 사용하여 형성하는 것을 특징으로 한다.
상기 제 1 어닐 공정 시 열처리 온도는 450℃∼550℃ 정도인 것을 특징으로 한다.
상기 제 2 어닐 공정 시 열처리 온도는 700℃∼800℃ 정도인 것을 특징으로 한다.
상기 제 3 어닐 공정 시 열처리 온도는 400℃∼550℃ 정도인 것을 특징으로 한다.
상기 희생 산화막의 제거는 저농도의 불화수소(HF) 용액을 이용하여 습식각하는 것을 특징으로 한다.
상기 제 1 금속막 또는 상기 제 2 금속막의 잔류 금속 제거를 위해 선택적인 습식각을 추가로 사용하는 것을 특징으로 한다.
상기 선택적인 습식각은 "황산 : 과수"의 혼합액을 이용하는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1 내지 도 5는 본 발명에 의한 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저 도 1에 도시된 바와 같이, 실리콘(Si) 기판(1) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(2)을 형성한다. 이 때, 상기 STI막(2)은 절연막(또는 산화막)으로 충진(fill) 및 화학적기계적연마(CMP) 공정으로 액티브 이외의 영역을 처리한다(평탄화).
그 다음, 상기 실리콘 기판(1) 내에 P웰 및 N웰을 형성한다.
상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.
그 다음, 게이트 산화막(3)과 폴리 실리콘막(4)을 증착한 후 패터닝 공정을 통해 게이트 전극을 형성한다. 이때, 폴리 실리콘막(4)은 등방성 식각된다.
그 다음, 상기 구조물 위에 NM/PM 이온을 주입한다.
그 다음, 상기 실리콘 기판(1)에 LDD 확산층을 형성하기 위한 이온 주입을 실시한다.
그 다음, 상기 게이트 측벽에 LDD 스페이서(5)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(6)을 형성한다.
그 다음, 도 2에 도시된 바와 같이, 게이트(4)의 상부 및 스페이서(5)를 제외한 영역에 희생산화막(7)을 선택적으로 형성한다.
그 다음, 상기 구조물 위에 살리사이드 형성을 위한 제 1 금속막(8)을 형성한다.
그 다음, 도 3에 도시된 바와 같이, 폴리 실리콘(Si)과의 결합(Alloy)을 위한 제 1 어닐(anneal) 공정을 실시한 후 상기 게이트(4)의 상부에 코발트(Co) 살리사이드막(9)을 형성한다.
그 다음, 선택적인 습식각을 통해 미반응 금속(8)을 제거하고 제 2 어닐 공정을 실시하여 상태변을 완성한다.
그 다음, 도 4에 도시된 바와 같이, 상기 소스/드레인 영역(6) 위에 살리사이드막을 형성하기 위한 제 2 금속막(10)을 상기 도 3의 구조물 위에 형성한다.
그 다음, 도 5에 도시된 바와 같이, 제 3 어닐(anneal) 공정을 실시하여 상기 소스/드레인 영역(6) 위에 니켈(Ni) 살리사이드막(11)을 형성한다.
그 다음, 상기 제 2 금속막(10)을 제거한다.
상기 구성에서, 상기 희생 산화막(7)은 평탄화 특성이 있는 스핀 코팅을 이용하여 200∼500Å 정도의 두께로 코팅하며, 살리사이드 형성을 위한 제 1 금속막(8)은 열안정성이 우수한 코발트(Co)를 사용하며, 상기 제 2 금속막(10)은 실리콘 소모가 적은 니켈(Ni)을 사용하여 형성한다.
그리고, 상기 제 1 어닐 공정 시 열처리 온도는 450℃∼550℃ 정도이고, 상 기 제 2 어닐 공정 시 열처리 온도는 700℃∼800℃ 정도이며, 상기 제 3 어닐 공정 시 열처리 온도는 400℃∼550℃ 정도이다.
또한, 잔류 금속 제거를 위한 선택적인 습식각은 "황산 : 과수"의 혼합액을 이용한다.
이상에서 설명한 바와 같이, 본 발명에 의한 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법에 의하면, 게이트 전극에는 열안정성이 우수한 코발트(Co) 살리사이드로 두껍게 형성하므로써, 게이트 전극의 저항을 낮출 수 있어 소자 구동 속도를 높일 수 있다. 또한, 확산층에는 살리사이드 형성시 실리콘 소모가 적어 얕은 접합 형성이 가능한 니켈(Ni) 살리사이드로 형성하므로써, 얕은 접합을 형성할 수 있어 접합 누설 전류를 낮추고 소자의 단채널 효과를 효과적으로 줄일 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 웰(Well)을 형성한 다음 게이트를 한정하는 단계;
    상기 게이트 한정 후 NM/PM 이온을 주입한 후 상기 게이트 측벽에 LDD 스페이서를 형성하는 단계;
    상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계;
    상기 게이트의 상부 및 스페이서를 제외한 상기 구조물 위에 희생산화막을 선택적으로 형성하는 단계;
    상기 구조물 위에 살리사이드 형성을 위한 제 1 금속막을 형성하는 단계;
    상기 구조물 위에 제 1 어닐(anneal) 공정을 실시하여 상기 게이트의 상부에 살리사이드막을 형성하는 단계;
    상기 구조물 위에 선택적인 습식각을 통해 미반응 금속을 제거하고 제 2 어닐 공정을 실시하여 상태변을 완성하는 단계;
    상기 소스/드레인 영역 위에 살리사이드막을 형성하기 위한 제 2 금속막을 상기 구조물 위에 형성하는 단계; 및
    상기 구조물 위에 제 3 어닐 공정을 실시하여 상기 소스/드레인 영역 위에 살리사이드막을 형성한 후 상기 제 2 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막은 스퍼터링 방법에 의해 코발트(Co)를 증착하는 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 금속막은 실리콘 소모가 적은 니켈(Ni)을 사용하여 형성하는 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 어닐 공정 시 열처리 온도는 450℃∼550℃ 정도인 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 어닐 공정 시 열처리 온도는 700℃∼800℃ 정도인 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 3 어닐 공정 시 열처리 온도는 400℃∼550℃ 정도인 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 금속막 또는 상기 제 2 금속막의 잔류 금속 제거를 위해 선택적인 습식각을 추가로 사용하는 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 선택적인 습식각은 "황산 : 과수"의 혼합액을 이용하는 것을 특징으로 하는 금속 살리사이드 구조를 갖는 반도체 소자의 제조 방법.
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