JPH07335843A

JPH07335843A - 半導体記憶装置

Info

Publication number: JPH07335843A
Application number: JP6156787A
Authority: JP
Inventors: Hideaki Kameyama; 英明亀山; Hidefumi Mukoda; 英史向田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-06-15
Filing date: 1994-06-15
Publication date: 1995-12-22

Abstract

(57)【要約】【目的】特に出荷後に発生した過消去を救済して、フ
ラッシュメモリ等の出荷後における不良発生率を抑え、
その信頼性を高める。【構成】２層ゲート構造型のメモリセルが格子状に配
置されてなるメモリアレイと全消去モードに供される消
去制御回路とを備えるフラッシュメモリ等において、例
えば消去制御回路による全消去モードの一環として、消
去終了後、メモリセルが過消去状態にないかを順次判定
するステップＳＴ８の機能と、過消去状態にあるメモリ
セルが結合されるワード線に＋１２Ｖ程度の高電圧を印
加しその基板部に回路の接地電位を印加してＦＮトンネ
ル現象による書き込みを選択的に行うステップＳＴ９の
機能とを追加し、特にフラッシュメモリ等がユーザに出
荷された後の全消去動作によるメモリセルの過消去を救
済する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、全消去モードを有するフラッシュメモリ等
に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる２層ゲート構造型のメモリセル
が格子状に配置されてなるメモリアレイをその基本構成
要素とし、例えばワード線に結合される所定数のメモリ
セルを単位として保持情報の一括消去を行ういわゆるブ
ロック消去型のフラッシュメモリがある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、消去制御回路を内蔵し、消去単位とな
るブロックを順次指定してすべてのメモリセルの保持情
報を自律的に消去しうる全消去モードを有するブロック
消去型のフラッシュメモリを開発した。

【０００４】このフラッシュメモリが全消去モードとさ
れるとき、消去制御回路は、図８に示されるように、ま
ずステップＳＴ２１によりすべてのメモリセルに対して
論理“０”のデータを予め書き込むプレライトを実行し
た後、ステップＳＴ２２によりブロックアドレスを初期
設定し、ブロック単位の消去動作を開始する。この消去
動作は、ステップＳＴ２３による指定されたブロックの
メモリセルに対する消去パルスの印加動作と、ステップ
ＳＴ２４によるベリファイリードつまり指定されたメモ
リセルの保持情報が論理“１”に変化したことを識別す
るための消去判定動作とを繰り返すことにより行われ
る。消去判定の結果、指定されたメモリセルが充分な消
去状態になると、ステップＳＴ２５による最終アドレス
判定と、ステップＳＴ２６によるブロックアドレスのカ
ウントアップとが繰り返され、すべてのブロックに関す
る消去動作が終了した時点で全消去モードが終了する。
この結果、フラッシュメモリのユーザは、全消去モード
のためのコマンドを入力するだけで、フラッシュメモリ
のすべてのメモリセルに対する消去動作を実行すること
ができ、これによってフラッシュメモリの利便性が高め
られる。

【０００５】一方、フラッシュメモリを構成する２層ゲ
ート構造型メモリセルは、周知のように、書き込み特性
及び消去特性にバラツキを有し、その保持情報の消去動
作が行われた結果、まれに過消去状態となる場合が発生
する。過消去状態となったメモリセルは、正常な消去状
態にあるメモリセルのしきい値電圧が例えば＋０．５Ｖ
（ボルト）程度とされるのに対して、例えば−０．５Ｖ
程度の負のしきい値電圧を有するものとされ、対応する
ワード線が回路の接地電位つまり０Ｖのような非選択状
態にある場合でもオン状態となる。このため、読み出し
時には、同一のビット線に結合される過消去状態のメモ
リセルによって書き込み状態にある指定セルが消去状態
と誤判定され、また書き込み時には、同一ビット線に結
合される過消去状態のメモリセルを介して電流が流され
ることによってビット線の書き込み電位が低下し、指定
セルに対する書き込みが困難となる。

【０００６】これに対処するため、本願発明者等は、過
消去状態のメモリセルが結合されるワード線に＋１２Ｖ
のような高電圧を印加し、その基板部に回路の接地電位
つまり０Ｖを印加し、対応するビット線及びソース線を
開放状態としてワード線ディスターブテストを実行する
ことにより、いわゆるＦＮ（ＦｏｗｌｅｒＮｏｒｄｈ
ｅｉｍ：ファウラー・ノルトハイム）トンネル現象によ
る書き込みを行い、過消去状態にあるメモリセルのしき
い値電圧を＋０．５Ｖ程度に回復させる方法を考えた。
ところが、この方法は、あくまでメーカにおけるテスト
機能の一つであることから、出荷前のフラッシュメモリ
の過消去を防止しその製品歩留まりを高めるには有効と
なるが、出荷後つまりユーザの手元で発生する過消去に
対しては何ら効をなさない。この結果、フラッシュメモ
リ等の出荷後における不良発生率が高くなり、その信頼
性が低下するという問題が生じた。

【０００７】この発明の目的は、特に出荷後の過消去を
救済しうるフラッシュメモリ等の半導体記憶装置を実現
することにある。この発明の他の目的は、出荷後におけ
るフラッシュメモリ等の不良発生率を抑え、その信頼性
を高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２層ゲート構造型のメモリセ
ルが格子状に配置されてなるメモリアレイと全消去モー
ドに供される消去制御回路とを具備するフラッシュメモ
リ等において、例えば消去制御回路による全消去モード
の一環として、消去終了後、メモリセルが過消去状態に
ないかを順次判定する機能と、過消去状態にあるメモリ
セルが結合されるワード線に＋１２Ｖ程度の高電圧を印
加しその基板部に回路の接地電位を印加し対応するビッ
ト線及びソース線を開放状態としてＦＮトンネル現象に
よる書き込みを選択的に行う機能とを追加する。

【００１０】

【作用】上記した手段によれば、フラッシュメモリ等が
ユーザに出荷された後でも、全消去モードの一環として
過消去状態となったメモリセルのしきい値電圧を所定値
まで回復し、救済することができる。この結果、出荷後
におけるフラッシュメモリ等の不良発生率を抑え、その
信頼性を高めることができる。

【００１１】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹ及びＹスイッチＹＳの一実施例の部分的な
回路図が示されている。これらの図をもとに、まずこの
実施例のフラッシュメモリの構成及び動作の概要につい
て説明する。なお、図２の各回路素子ならびに図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。

【００１２】図１において、フラッシュメモリは、半導
体基板面の大半を占めて配置されるメモリアレイＭＡＲ
Ｙをその基本構成要素とする。メモリアレイＭＡＲＹ
は、特に制限されないが、図２に示されるように、水平
方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗ
ｍと、垂直方向に平行して配置されるｎ＋１本のビット
線Ｂ０〜Ｂｎとを含む。これらのワード線及びビット線
の交点には、（ｍ＋１）×（ｎ＋１）個の２層ゲート構
造型のメモリセルＭＣが格子状に配置される。このう
ち、同一の行に配置されたｎ＋１個のメモリセルＭＣの
ゲートつまりコントロールゲートは、対応するワード線
Ｗ０〜Ｗｍにそれぞれ共通結合され、そのソースは対応
するソース線Ｓ０〜Ｓｍにそれぞれ共通結合される。ま
た、メモリアレイＭＡＲＹの同一の列に配置されたｍ＋
１個のメモリセルＭＣのドレインは、対応するビット線
Ｂ０〜Ｂｎにそれぞれ共通結合される。

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸ
Ｄに結合され、選択的に所定の選択レベル又は非選択レ
ベルとされる。また、メモリアレイＭＡＲＹを構成する
ソース線Ｓ０〜Ｓｍは、その右方においてソーススイッ
チＳＳに結合され、選択的に所定の選択レベル又は非選
択レベルとされる。ＸアドレスデコーダＸＤ及びソース
スイッチＳＳには、ＸアドレスバッファＸＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給される。ま
た、ＸアドレスバッファＸＢには、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが
供給され、消去制御回路ＥＣから同ビットの消去Ｘアド
レス信号ＥＸ０〜ＥＸｉが供給される。

【００１４】ＸアドレスバッファＸＢは、フラッシュメ
モリが通常の読み出しモード又は書き込みモードで選択
状態とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉを
介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り
込み、保持する。また、フラッシュメモリが全消去モー
ドとされるとき、消去制御回路ＥＣから供給される消去
Ｘアドレス信号ＥＸ０〜ＥＸｉを取り込み、保持する。
そして、これらのＸアドレス信号又は消去Ｘアドレス信
号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し、Ｘア
ドレスデコーダＸＤ及びソーススイッチＳＳに供給す
る。

【００１５】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹの対応するワー
ド線Ｗ０〜Ｗｍを所定の選択レベル又は非選択レベルと
する。この実施例において、書き込みモードにおけるワ
ード線Ｗ０〜Ｗｍの選択レベルは、特に制限されない
が、＋１２Ｖのような比較的絶対値の大きな正電位の高
電圧ＶＰＰとされ、その非選択レベルは接地電位ＶＳＳ
つまり０Ｖとされる。また、読み出しモードにおけるワ
ード線Ｗ０〜Ｗｍの選択レベルは＋５Ｖのような電源電
圧ＶＣＣとされ、その非選択レベルは接地電位ＶＳＳと
される。さらに、フラッシュメモリが消去モードとされ
るとき、選択状態にあるワード線Ｗ０〜Ｗｍのレベルは
接地電位ＶＳＳとされ、非選択状態にあるワード線Ｗ０
〜Ｗｍは開放状態とされる。なお、各モードにおけるワ
ード線Ｗ０〜Ｗｍ等の選択レベル及び非選択レベルなら
びにメモリアレイＭＡＲＹの接続状態については、後で
詳細に説明する。

【００１６】一方、ソーススイッチＳＳは、Ｘアドレス
バッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘ
ｉをデコードして、メモリアレイＭＡＲＹの対応するソ
ース線Ｓ０〜Ｓｍを所定の選択レベル又は非選択レベル
とする。フラッシュメモリが書き込みモード又は読み出
しモードとされるとき、すべてのソース線Ｓ０〜Ｓｍの
レベルは接地電位ＶＳＳとされる。また、フラッシュメ
モリが消去モードとされるとき、選択状態にあるソース
線Ｓ０〜Ｓｍのレベルは高電圧ＶＰＰとされ、非選択状
態にあるソース線Ｓ０〜Ｓｍはすべて開放状態とされ
る。

【００１７】次に、メモリアレイＭＡＲＹを構成するビ
ット線Ｂ０〜Ｂｎは、図２に例示されるように、Ｙスイ
ッチＹＳの対応するＮチャンネル型のスイッチＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）Ｎ１〜Ｎ８等を介して、８
本の共通データ線ＣＤ０〜ＣＤ７に選択的に接続され
る。ＹスイッチＹＳを構成するスイッチＭＯＳＦＥＴＮ
１〜Ｎ８等のゲートは、順次８個ずつ共通結合され、Ｙ
アドレスデコーダＹＤから対応するビット線選択信号Ｙ
Ｓ０〜ＹＳｐがそれぞれ共通に供給される。なお、ビッ
ト線選択信号のビット数ｐ＋１が、ｐ＋１＝（ｎ＋１）／８なる関係にあることは言うまでもない。

【００１８】ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴＮ１〜Ｎ８等は、対応するビット線選択信号ＹＳ
０〜ＹＳｐがハイレベルとされることで８個ずつ選択的
にオン状態とされ、メモリアレイＭＡＲＹの対応する８
本のビット線Ｂ０〜Ｂｎと共通データ線ＣＤ０〜ＣＤ７
との間を選択的に接続状態とする。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給される。また、ＹアドレスバッファＹＢに
は、アドレス入力端子ＡＹ０〜ＡＹｊを介してｊ＋１ビ
ットのＹアドレス信号ＡＹ０〜ＡＹｊが供給され、消去
制御回路ＥＣから同ビットの消去Ｙアドレス信号ＥＹ０
〜ＥＹｊが供給される。

【００２０】ＹアドレスバッファＹＢは、フラッシュメ
モリが通常の読み出しモード又は書き込みモードとされ
るとき、アドレス入力端子ＡＹ０〜ＡＹｊを介して供給
されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持
する。また、フラッシュメモリが全消去モードとされる
とき、消去制御回路ＥＣから供給される消去Ｙアドレス
信号ＥＹ０〜ＥＹｊを取り込み、保持する。そして、こ
れらのＹアドレス信号又は消去Ｙアドレス信号をもとに
内部アドレス信号Ｙ０〜Ｙｊを形成し、Ｙアドレスデコ
ーダＹＤに供給する。ＹアドレスデコーダＹＤは、Ｙア
ドレスバッファＹＢから供給される内部アドレス信号Ｙ
０〜Ｙｊをデコードして、対応するビット線選択信号Ｙ
Ｓ０〜ＹＳｐを択一的にハイレベルとする。

【００２１】メモリアレイＭＡＲＹの指定された８本の
ビット線Ｂ０〜ＢｎがＹスイッチＹＳを介して選択的に
接続状態とされる共通データ線ＣＤ０〜ＣＤ７は、消去
制御回路ＥＣに結合されるとともに、ライトアンプＷＡ
の対応する単位回路に結合され、さらにセンスアンプＳ
Ａの対応する単位回路に結合される。

【００２２】ライトアンプＷＡ及びセンスアンプＳＡ
は、共通データ線ＣＤ０〜ＣＤ７に対応して設けられる
８個の単位回路をそれぞれ含む。このうち、ライトアン
プＷＡの各単位回路の出力端子は、対応する共通データ
線ＣＤ０〜ＣＤ７に結合され、その入力端子は、データ
入力バッファＩＢの対応する単位回路の出力端子に結合
される。また、センスアンプＳＡの各単位回路の入力端
子は、対応する共通データ線ＣＤ０〜ＣＤ７に結合さ
れ、その出力端子は、データ出力バッファＯＢの対応す
る単位回路の入力端子に結合される。データ入力バッフ
ァＩＢの各単位回路の入力端子ならびにデータ出力バッ
ファＯＢの各単位回路の出力端子は、対応するデータ入
出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。

【００２３】データ入力バッファＩＢの各単位回路は、
フラッシュメモリが書き込みモードで選択状態とされる
とき、対応するデータ入出力端子ＩＯ０〜ＩＯ７を介し
て入力される書き込みデータを取り込み、ライトアンプ
ＷＡの対応する単位回路に伝達する。これらの書き込み
データは、ライトアンプＷＡの各単位回路によって所定
の書き込み信号とされ、共通データ線ＣＤ０〜ＣＤ７を
介してメモリアレイＭＡＲＹの選択された８個のメモリ
セルに書き込まれる。なお、ライトアンプＷＡの各単位
回路から出力される書き込み信号のレベルは、対応する
書き込みデータが論理“０”とされるとき電源電圧ＶＣ
Ｃのようなハイレベルとされ、対応する書き込みデータ
が論理“１”とされるとき接地電位ＶＳＳとされる。

【００２４】一方、センスアンプＳＡの各単位回路は、
フラッシュメモリが読み出しモード又はベリファイモー
ドで選択状態とされるとき、メモリアレイＭＡＲＹの選
択された８個のメモリセルから対応する共通データ線Ｃ
Ｄ０〜ＣＤ７を介して出力される読み出し信号を増幅す
る。これらの読み出し信号は、フラッシュメモリが読み
出しモードとされるとき、データ出力バッファＯＢの対
応する単位回路から対応するデータ入出力端子ＩＯ０〜
ＩＯ７を介してフラッシュメモリの外部に送出される。
また、フラッシュメモリがベリファイモードとされると
き、後述する消去制御回路ＥＣに伝達され、消去判定に
供される。この実施例において、メモリアレイＭＡＲＹ
の選択された８個のメモリセルから出力される読み出し
信号は、対応するメモリセルのしきい値電圧に応じた電
流値の電流信号とされる。このため、センスアンプＳＡ
の各単位回路は、電流信号として得られる読み出し信号
を電圧信号に変換する電流電圧変換回路をそれぞれ含
む。

【００２５】次に、消去制御回路ＥＣは、図示されない
消去判定回路やアドレスカウンタ及びブロックカウンタ
を含み、所定のアルゴリズムに従って全メモリセルに対
するプレライト及び消去動作を選択的に実行する。この
際、消去制御回路ＥＣは、消去Ｘアドレス信号ＥＸ０〜
ＥＸｉならびに消去Ｙアドレス信号ＥＹ０〜ＥＹｊを形
成し、ＸアドレスバッファＸＢ及びＹアドレスバッファ
ＹＢに供給するとともに、プレライトのための所定の書
き込み信号を形成し、ライトアンプＷＡに伝達する。な
お、消去制御回路ＥＣによる全消去モードのアルゴリズ
ムならびにフラッシュメモリの各部の動作については、
後で詳細に説明する。

【００２６】タイミング制御回路ＴＣは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
（ここで、それが有効とされるとき選択的にロウレベル
とされるいわゆる反転信号等については、その名称の末
尾にＢを付して表す。以下同様），ライトイネーブル信
号ＷＥＢ，出力イネーブル信号ＯＥＢならびに消去イネ
ーブル信号ＥＥＢをもとに各種の内部制御信号を選択的
に形成し、フラッシュメモリの各部に供給する。タイミ
ング制御回路ＴＣは、消去イネーブル信号ＥＥＢが所定
期間ロウレベルとされたことを受けて全消去モードを識
別し、消去制御回路ＥＣを選択的に起動する機能をあわ
せ持つ。

【００２７】図３には、図１のフラッシュメモリの消去
制御回路ＥＣによる全消去モードの一実施例の処理フロ
ー図が示されている。また、図４ないし図６には、図１
のフラッシュメモリの書き込み時，消去時及び過消去対
策時におけるメモリアレイ接続図がそれぞれ示され、図
７には、図２のメモリアレイＭＡＲＹを構成する２層ゲ
ート構造型メモリセルの一実施例のドレイン電流特性図
が示されている。これらの図をもとに、この実施例のフ
ラッシュメモリの全消去モードにおける消去制御回路Ｅ
Ｃのアルゴリズムと各部の動作ならびにその特徴につい
て説明する。なお、図４には、ワード線Ｗ０とビット線
Ｂ０〜Ｂ７との交点に結合される８個のメモリセルＭＣ
に対して論理“０”の書き込みが行われる場合が例示さ
れる。また、図５には、ワード線Ｗ０に結合されるｎ＋
１個のメモリセルＭＣに対して保持情報の消去動作が行
われる場合が例示され、図６には、同じくワード線Ｗ０
に結合されるｎ＋１個のメモリセルＭＣに対して過消去
対策が施される場合が例示されている。以下、これらの
例に沿って、具体的説明を進める。

【００２８】図３において、フラッシュメモリの消去制
御回路ＥＣによる全消去モードは、まずステップＳＴ１
によりメモリアレイＭＡＲＹを構成する全メモリセルに
論理“０”の保持情報を書き込むプレライトから開始さ
れる。このとき、メモリアレイＭＡＲＹでは、消去Ｘア
ドレス信号ＥＸ０〜ＥＸｉならびに消去Ｙアドレス信号
ＥＹ０〜ＥＹｊに従って順次８個のメモリセルＭＣが選
択され、そのコントロールゲートつまり対応するワード
線Ｗ０には、図４に例示されるように、Ｘアドレスデコ
ーダＸＤから＋１２Ｖのような高電圧ＶＰＰが供給され
る。また、そのドレインつまり対応するビット線Ｂ０〜
Ｂ７には、ライトアンプＷＡから＋５Ｖの電源電圧ＶＣ
Ｃが供給され、そのソースつまり対応するソース線Ｓ０
ならびにその基板部ＳＵＢには、接地電位ＶＳＳが供給
される。

【００２９】これにより、メモリアレイＭＡＲＹの選択
された８個のメモリセルＭＣでは、アバランシェ降伏に
より発生したホットエレクトロンがフローティングゲー
トに注入されて論理“０”の情報の書き込みが行われ、
そのしきい値電圧は、図７に示されるように、例えば＋
６Ｖのような比較的大きな正の値Ｖｔｈ０とされる。な
お、このプレライトは、全メモリセルの消去前のしきい
値電圧を統一して、消去時におけるしきい値電圧の変化
傾向を均一化する効果を持つ。

【００３０】次に、消去制御回路ＥＣは、ステップＳＴ
２によりアドレスつまり消去Ｘアドレス信号ＥＸ０〜Ｅ
Ｘｉならびに消去Ｙアドレス信号ＥＹ０〜ＥＹｊを初期
値に設定した後、ステップＳＴ３によりブロックつまり
ワード線を単位とする保持情報の消去動作を行う。この
とき、メモリアレイＭＡＲＹでは、図５に例示されるよ
うに、指定されたｎ＋１個のメモリセルＭＣのコントロ
ールゲートつまり対応するワード線Ｗ０にＸアドレスデ
コーダＸＤから接地電位ＶＳＳが供給され、そのソース
つまり対応するソース線Ｓ０にはソーススイッチＳＳか
ら＋１２Ｖの高電圧ＶＰＰが供給される。また、そのド
レインつまりビット線Ｂ０〜Ｂｎはすべて開放状態とさ
れ、その基板部ＳＵＢには接地電位ＶＳＳが供給され
る。

【００３１】これにより、メモリアレイＭＡＲＹの選択
されたｎ＋１個のメモリセルＭＣでは、そのフローティ
ングゲートに蓄積されていた電子がＦＮトンネル現象に
よってソース側に引き抜かれ、そのしきい値電圧は、図
７に示されるように、＋０．５Ｖのような比較的小さな
正の値Ｖｔｈ１ｎとされる。

【００３２】なお、メモリセルＭＣの消去動作は、ステ
ップＳＴ３による消去パルスの印加動作とステップＳＴ
４による消去判定動作つまりベリファイ動作とを繰り返
すことで、すなわち指定されたメモリセルＭＣの保持情
報が書き込み状態つまり論理“０”から消去状態つまり
論理“１”に変化するまで繰り返し行われる。また、こ
のような消去動作及びベリファイ動作は、ステップＳＴ
５による最終アドレスの判定動作とステップＳＴ６によ
るアドレス更新動作とを繰り返すことで、すなわちすべ
てのメモリセルＭＣに対する消去動作が完了するまで行
われる。

【００３３】ところで、メモリアレイＭＡＲＹを構成す
る２層ゲート構造型のメモリセルＭＣは、周知のよう
に、書き込み特性及び消去特性にバラツキを有し、その
消去後におけるしきい値電圧は、図７に示されるよう
に、まれに−０．５Ｖ程度の負の値Ｖｔｈ１ｄとなって
過消去状態となる。このとき、過消去状態となったメモ
リセルＭＣは、対応するワード線が接地電位ＶＳＳのよ
うな非選択レベルとされる場合でもオン状態となり、保
持情報の誤判定や書き込み不良の原因となる。

【００３４】これに対処するため、この実施例のフラッ
シュメモリでは、全消去モードの一環として過消去対策
機能が追加され、過消去状態となったメモリセルのしき
い値電圧を正常に消去されたメモリセルのしきい値電圧
Ｖｔｈ１ｎつまり＋０．５Ｖに近い値へ回復させる方法
が採られる。すなわち、この実施例の消去制御回路ＥＣ
は、図７に示されるように、ステップＳＴ５による最終
アドレス判定が行われた時点で、ステップＳＴ７による
消去Ｘアドレス信号ＥＸ０〜ＥＸｉならびに消去Ｙアド
レス信号ＥＹ０〜ＥＹｊの初期設定を行う。そして、ス
テップＳＴ８により８個のメモリセルを順次選択し、こ
れらのメモリセルが過消去状態にないかを判定して、選
択されたメモリセルが過消去状態にある場合には、選択
的にステップＳＴ９による過消去対策を施す。このと
き、メモリアレイＭＡＲＹでは、図６に例示されるよう
に、過消去状態にあるメモリセルＭＣのコントロールゲ
ートつまり対応するワード線Ｗ０に＋１２Ｖの高電圧Ｖ
ＰＰが印加される。また、その基板部ＳＵＢには接地電
位ＶＳＳが供給され、そのソースつまりソース線Ｓ０と
ドレインつまりビット線Ｂ０〜Ｂｎはすべて開放状態と
される。

【００３５】これにより、ワード線Ｗ０に結合されるｎ
＋１個のメモリセルＭＣでは、その基板部ＳＵＢからフ
ローティングゲートに対してＦＮトンネル現象による書
き込みつまり電子の注入が行われ、そのしきい値電圧
は、図７に点線で示されるように、正常に消去されたメ
モリセルのしきい値電圧Ｖｔｈ１ｎに向かうべく高くな
る。この結果、例えば出荷後のユーザにおける全消去モ
ードにともなってメモリセルの過消去が発生した場合で
も、過消去状態にあるメモリセルを救済し、この過消去
状態にあるメモリセルが存在することによる誤判定及び
書き込み不良を防止することができるため、特に出荷後
におけるフラッシュメモリ等の不良発生率を抑え、その
信頼性を高めることができるものとなる。

【００３６】なお、ステップＳＴ９による過消去対策が
行われた結果、図７に点線で示されるように、正常に消
去されたメモリセルのしきい値電圧Ｖｔｈ１ｎも同様に
高くなるが、ユーザによる新しい論理“０”の保持情報
の書き込みが行われることによってそのしきい値電圧は
Ｖｔｈ１ｎに戻るため、問題とはならない。

【００３７】以下、ステップＳＴ１０による最終アドレ
スの判定動作とステップＳＴ１１によるアドレス更新動
作とが繰り返され、すべてのメモリセルに対する過消去
判定と過消去対策が終了した時点で全消去モードが終了
する。

【００３８】以上の実施例により得られる作用効果は下
記の通りである。すなわち、（１）２層ゲート構造型のメモリセルが格子状に配置さ
れてなるメモリアレイと全消去モードに供される消去制
御回路を具備するフラッシュメモリ等において、例えば
消去制御回路による全消去モードの一環として、消去終
了後、メモリセルが過消去状態にないかを順次判定する
機能と、過消去状態にあるメモリセルが結合されるワー
ド線に＋１２Ｖ程度の高電圧を印加しその基板部に回路
の接地電位を印加し対応するビット線及びソース線を開
放状態としてＦＮトンネル現象による書き込みを選択的
に行う機能とを追加することで、フラッシュメモリ等の
出荷後でも、全消去モードの一環として過消去状態とな
ったメモリセルのしきい値電圧を所定値まで回復し、救
済できるという効果が得られる。（２）上記（１）項により、出荷後におけるフラッシュ
メモリ等の不良発生率を抑え、その信頼性を高めること
ができるという効果が得られる。

【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
サブアレイに分割できる。また、データ入出力端子ＩＯ
０〜ＩＯ７は、データ入力端子又はデータ出力端子とし
て専用化することができるし、フラッシュメモリに同時
に入力又は出力される記憶データのビット数も特に８ビ
ット単位であることを必須条件とはしない。フラッシュ
メモリは任意のブロック構成を採りうるし、起動制御信
号及びアドレス信号の組み合わせならびに電源電圧の極
性及び絶対値等も、種々の実施形態を採りうる。

【００４０】図２において、メモリアレイＭＡＲＹは、
任意数の冗長ワード線及び冗長ビット線を含むことがで
きる。また、ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴは、ＰチャンネルＭＯＳＦＥＴにより構成しても
よいし、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが
組み合わされてなる相補スイッチとしてもよい。図３に
おいて、ステップＳＴ３による消去動作は、複数のワー
ド線に結合されるメモリセルを単位として行うことがで
きる。また、ステップＳＴ８による過消去判定ならびに
ステップＳＴ９による過消去対策は、ステップＳＴ３に
よる消去パルスの印加動作とステップＳＴ４によるベリ
ファイ動作のループに含めて行うことができる。ＦＮト
ンネル現象による過消去対策は、対象となるメモリセル
が結合されるソース線Ｓ０〜Ｓｍならびにビット線Ｂ０
〜Ｂｎに接地電位ＶＳＳを供給しながら行うことができ
る。また、過消去対策は、過消去判定を行うことなくす
べてのメモリセルに対して行ってもよいし、消去制御回
路ＥＣによる全消去モードの処理フローは、種々の実施
形態を採ることができる。

【００４１】図４ないし図６において、書き込み時，消
去時ならびに過消去対策時におけるワード線Ｗ０〜Ｗ
ｍ，ビット線Ｂ０〜Ｂｎならびにソース線Ｓ０〜Ｓｍの
選択レベル及び非選択レベルは、いずれも任意に設定す
ることができる。また、図７において、メモリセルの書
き込み状態及び消去状態におけるしきい値電圧の具体的
値は、この実施例による制約を受けるものではない。さ
らに、このような全消去モードによる過消去対策が、出
荷後のみならず、出荷前の製品テストや出荷準備工程の
一環として利用できるものであることは言うまでもな
い。

【００４２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、シングルチップマ
イクロコンピュータ等に内蔵される同様なフラッシュメ
モリやフラッシュメモリを内蔵するゲートアレイ集積回
路等にも適用できる。この発明は、少なくとも２層ゲー
ト構造型メモリセルが格子状に配置されてなるメモリア
レイをその基本構成要素とする半導体記憶装置ならびに
このような半導体記憶装置を含むシステムに広く適用で
きる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造型のメモリ
セルが格子状に配置されてなるメモリアレイと全消去モ
ードに供される消去制御回路を具備するフラッシュメモ
リ等において、例えば消去制御回路による全消去モード
の一環として、消去終了後、メモリセルが過消去状態に
ないかを順次判定する機能と、過消去状態にあるメモリ
セルが結合されるワード線に＋１２Ｖ程度の高電圧を印
加しその基板部に回路の接地電位を印加し対応するビッ
ト線及びソース線を開放状態としてＦＮトンネル現象に
よる書き込みを選択的に行う機能とを追加することで、
フラッシュメモリ等がユーザに出荷された後でも、全消
去モードの一環として過消去状態となったメモリセルの
しきい値電圧を所定値まで回復し、救済することができ
る。この結果、特に出荷後におけるフラッシュメモリ等
の不良発生率を抑え、その信頼性を高めることができ
る。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及びＹスイッチの一実施例を示す部分的な回路図であ
る。

【図３】図１のフラッシュメモリの消去制御回路による
全消去モードの一実施例を示す処理フロー図である。

【図４】図１のフラッシュメモリの書き込み時における
メモリアレイ接続図である。

【図５】図１のフラッシュメモリの消去時におけるメモ
リアレイ接続図である。

【図６】図１のフラッシュメモリの過消去対策時におけ
るメモリアレイ接続図である。

【図７】図２のメモリアレイを構成する２層ゲート構造
型メモリセルの一実施例を示すドレイン電流特性図であ
る。

【図８】この発明に先立って本願発明者等が開発したフ
ラッシュメモリの消去制御回路による全消去モードの一
例を示す処理フロー図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＳＳ・・・ソーススイッチ、ＸＢ・・・Ｘアド
レスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙア
ドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＷＡ
・・・ライトアンプ、ＳＡ・・・センスアンプ、ＩＢ・
・・データ入力バッファ、ＯＢ・・・データ出力バッフ
ァ、ＥＣ・・・消去制御回路、ＴＣ・・・タイミング制
御回路。ＭＣ・・・２層ゲート構造型メモリセル、Ｗ０
〜Ｗｍ・・・ワード線、Ｂ０〜Ｂｎ・・・ビット線、Ｓ
０〜Ｓｍ・・・ソース線、ＣＤ０〜ＣＤ７・・・共通デ
ータ線、Ｎ１〜Ｎ８・・・ＮチャンネルＭＯＳＦＥＴ。
ＳＴ１〜ＳＴ１１，ＳＴ２１〜ＳＴ２６・・・処理ステ
ップ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 Ｇ１１Ｃ 17/00 ５３０ＢＨ０１Ｌ 29/78 ３７１ (72)発明者亀山英明東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者向田英史東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】２層ゲート構造型のメモリセルが格子状
に配置されてなるメモリアレイと、所定数を単位として
メモリセルの消去動作を行いかつこの消去動作により過
消去状態となったメモリセルに対してＦＮトンネル現象
による書き込み動作を行うことでそのしきい値電圧を所
定値まで回復させる消去制御回路とを具備することを特
徴とする半導体記憶装置。
【請求項２】上記ＦＮトンネル現象による書き込み動
作は、過消去状態となったメモリセルが結合されるワー
ド線に比較的絶対値の大きな正電位の電圧を印加しその
基板部に回路の接地電位を印加することによって選択的
に行われるものであることを特徴とする請求項１の半導
体記憶装置。
【請求項３】上記半導体記憶装置は、上記メモリアレ
イのすべてのメモリセルを対象とする全消去モードを有
するものであって、上記ＦＮトンネル現象による書き込
み動作は、上記全消去モードの一環として行われるもの
であることを特徴とする請求項１又は請求項２の半導体
記憶装置。