CN1211042A - 防止未选择的存贮单元受到干扰的非易失可编程存贮器件 - Google Patents

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Abstract

一种电可擦除和可编程只读存贮器件、在擦除/编程操作中在连接到每一选择的字线(W0)或位线(B0)的未选择浮置栅型场效应晶体管的控制极和漏极节点之间不可避免的产生弱电场,但是,在该擦除/编程操作期间改变该电场的方向从而防止了该未被选择的浮置栅型场效应晶体管出现干扰现象。

Description

防止未选择的存贮单元 受到于扰的非易失可编程存贮器件
本发明涉及一种例如是电可编程只读存贮器件和电可擦除和可编程只读存贮器件的，半导体非易失可编程存贮器件，特别是涉及一种在编程/擦除操作期间用来防止未选择的存贮单元受到干扰的半导体非易失可编程存贮器件。
电可擦除和可编程只读存贮器件在其内积聚电荷并通过一遂道效应从浮动栅极释放该积聚的电荷，并且消耗很少量的写入电流/擦除电流。图1示出了该电可擦除和可编程只读存贮器件的一个典型的例子。
该已有技术的电可擦除和可编程只读存贮器件包括有一存贮单元阵列1，一行选择器2和一列选择器/接口3。多浮置栅型场效应晶体管以行和列的方式被安置，并且作为该存贮单元阵列1的存贮单元M00-M01,M10-M1n,……和Mn0-Mnn。多位线B0、B1、……和Bn分别与存贮单元M00-Mn0、M01-Mn1、……和M0n-Mnn的列相关，并且连接到相关列的浮置栅型场效应晶体管的漏极节点。多位线W0、W1、……和Wn分别与存贮单元M00-Mn0、M01-Mn1、……和M0n-Mnn的行相关，并且连接到相关行的浮置栅型场效应晶体管的控制栅极。行地址被分别安置到字线W0-Wn，和列地址被分别安置到位线B0-Bn。为此，每一存贮单元由行地址和列地址的组合所规定。
该已有技术的电可擦除和可编程只读存贮器件进一步包括有一电源单元4。该电源单元4与行选择器2和列选择器/接口3相连，并且产生高电压Vpp，中间电压Vpp/2和地电压GND或零电压。相对于低电压GND，该高电压Vpp大约比中间电压Vpp/2高二倍。
行选择器2有选择地激励该字线W0-Wn，以便从该存贮单元阵列1中选择一行存贮单元。列选择器3有选择地将接口3连接到位线B0-Bn，并且该被选择的字线和被选择的位线指定一存贮单元。该已有技术的电可擦除和可编程只读存贮器件具有一编程模式，一读出模式和一擦除模式。电源单元4依赖于该操作模式有选择的向该行选择器2和列选择器/接口3提供高电压Vpp、中间电压Vpp/2和地电压GND。
在该编程模式中，该行选择器2将高电压Vpp提供给被选择的字线，和将中间电压Vpp/2提供给非被选择的字线。该列选择器/接口3将地电压提供给被选择的位线，和将中间电压Vpp/2提供给未被选择的位线。在被选择的存贮单元的漏极节点和被选择的存贮单元的控制栅极之间提供有电位差Vpp，而任何电位差均不提供给未被选择的存贮单元。其结果，隧道效应电流流经被选择的存贮单元的栅极隔离层，和电子被注入该浮动栅极。没有隧道效应电流流经未被选择的存贮单元的栅极隔离层，并且逻辑“1”电平的一数据位被写入该被选择的存贮单元。但是，该未被选择的存贮单元保持被擦除或逻辑“0”电平。
当该被选择的存贮单元被擦除时，行选择器2向被选择的字线提供地电压GND，和将中间电压Vpp/2提供给未被选择的字线。该列选择器/接口3将高电压Vpp提供给被选择的位线，和将中间电压Vpp/2提供给未被选择的位线。电位差Vpp被提供在被选择的存贮单元的控制栅极和漏极节点之间，被积聚的电子作为隧道效应电流从浮动栅极抽到漏极节点。
但是，干扰现象并未被避免，电子被积聚在连接到被选择字线的该未被选择的存贮单元的浮动栅极上。假定现在将逻辑“1”的数据位写入存贮单元M00中，则字线W0被提高到高电位Vpp，而位线B0被置于地电平。该高电压电位Vpp不仅被提供到存贮单元M00的控制栅极而且还被提供给存贮单元M01-M0n的控制栅极。即使位线B1至Bn是在中间电压Vpp/2，该电位差Vpp/2通过未被选择的存贮单元M01至M0n而被提供，穿过未被选择的存贮单元M01-M0n栅极隔离层建立弱电场。在存贮单元M00-Mnn之间通常观测到载流子注入特性的弥散。如果未被选择的存贮单元M01-Mnn中的一个存贮单元对于穿过该栅极隔离层的电场太敏感，则逻辑“1”的数据位就会被误写入未被选择的存贮单元。
由于高电压Vpp和Vpp/2被加到被选择的位线和未被选择的字线，所以在该擦除模式中还观测到干扰观象。由于穿过该栅极隔离层的弱电场，被积聚的电子被从该未被选择的存贮单元的浮动栅极无意地被抽出。
因此，本发明的一个重要的目的是提供一半导体非易失可编程存贮器件，该器件避免未被选择的存贮单元受到的干扰现象。
为了完成该目的，本发明建议通过一弱的抽真空而删去无意地被注入未被选择的存贮单元的载流子。
根据本发明的一个方面，提供有用来通过一编程操作存贮数据位的一半导体非易失存贮器件，该器件包括有包含多个存贮单元的一存贮单元阵列，每一存贮单元具有一在表示数据位中的一个数据位的第一逻辑电平的第一阈值电平和表示数据位中的一个数据位的第二逻辑电平的第二阈值电平之间的可变阈值；一用来积聚一载流子和载流子积聚层；一第一电流节点；通过一沟道区域与第一电流节点相隔开的第二电流节点和一用来建立穿过载流子积聚层和沟道区域而延伸的一电场的控制节点；有选择地连接到多个存贮单元的控制节点的多个字线有选择地连接到多个存贮单元的第一电流节点的多个数据线；和连接到多个字线和多个数据线的一电压控制器，从而改变在一被选择的字线上的第一电压、在未被选择的字线上的第二电压、在一被选择数据线上的第三电压和在编程操作中的第一时间周期和第二周期之间的未被选择的数据线上的第四电压，该第一电压至第四电压致使该电场将连接到被选择字线和未被选择数据线的未被选择存贮单元的载流子积聚层的载流子弱加速到第一时间周期内的未被选择的数据线，并且致使该电场将来自未被选择的数据线的载流子弱加速到未被选择的存贮单元的载流子积聚层并且将来自被选择的数据线的载流子强加速到连接到被选择字线和被选择数据线的被选择存贮单元的载流子积聚层。
通过下面结合附图所作的说明可使清楚地理解该半导体非易失可编程器件的特征和优点。
图1的框图示出了已有技术的电可擦除和可编程只读存贮器件的构成；
图2的框图示出了根据本发明的一种电可擦除和可编程只读存贮器件的构成；
图3A和3B的时序图示出了该电可擦除和可编程只读存贮器件的一擦除操作和一编程操作；
图4A和4B示出了在一擦除操作中部分地被重叠的在一被选择位线上的电位电平和在一未被选择的字线上的电位电平；和
图5示出了在被选择位线和未选择字线之间的重叠时间内的存贮单元的隧道效应电流。
参见图2，实施本发明的一电可擦除和可编程只读存贮器件被集成在一半导体芯片10中。该电可擦除和可编程只读存贮器件包括有一存贮单元阵列11、字线W0-Wn和位线B0-Bn。多存贮单元M00-Mnn以行和列安置，并且构成存贮单元阵列11。该存贮单元M00-Mnn的每一个由一浮置栅型n沟道场效应晶体管构成。该浮置栅型n沟道场效应晶体管的构成是本技术领域普通技术人员公知的，所以在下面使用时不再对其结构说明。
该电可擦除和可编程只读存贮器件具有一编程模式、一读出模式和一擦除模式。在该编程模式中电子被注入被选择存贮单元的浮动栅极，并且该被积聚的电子将被选择存贮单元的阈值变成为高电平。该高阈值电平相应于逻辑“1”电平的数据位，并且该被选择的存贮单元进入编程状态。另一方面，当被积聚的电子从该浮动栅极被抽出时，该存贮单元进入擦除状态，并且该阈值被变为低电平。
字线W0-Wn分别与存贮单元M00-M0n、M10-M1n、……和M0n-Mnn行有关，并且被连接到相关行的存贮单元的控制栅极。位线B0-Bn分别与存贮单元M00-Mn)、M01-Mn1、……和M0n-Mnn的列有关，并且被连接到相关列的存贮单元的漏极节点。虽然一源极线被连接到该存贮单元源极节点，但它未在图2中示出。行地址被分别安置到字线W0-Wn，和列地址被分别安置到位线B0-Bn。由此，每一存贮器是利用该行地址和列地址来确定。
该电可擦除和可编程只读存贮器件进一步包括一行选择器12、一列选择器/数据接口13、定时控制器14/15、一时钟发生器16和一电源单元17。虽然图2中未示出，但一模式控制器进一步包含在该电可擦除和可编程只读存贮器件中，并且响应于外部控制信号以便产生内部控制信号。外部控制信号之一用“WRITE”表示，并被提供给定时控制器14/15。该内部控制信号WRITE代表了该可编程模式。另一内部控空制信号用“ERASE”表示，并且被提供给定时控制器14/15。该内部控制信号ERASE代表了该擦除式。
该电源部分17产生高电压Vpp、中间电压Vpp/2和地电压GND。该高电压VPP、中间电压VPP/2和地电压GND被提供给该定时控制器14/15。时钟发生器16产生时钟信号CK1/CK2/CK3，并且将时钟信号CK1/CK2/CK3提供给定时控制器14/15。该时钟信号CK1/CK2/CK3其脉冲宽度各不相同，并且该定时发生器14/15根据该时钟信号CK1/CK2/CK3的前沿和后沿产生一系列的定时。该定时控制器14/15响应该内部控制信号WRITE/ERASE以便在该予置的定时处有选择地向该行选择器12和列选择器/数据接口13提供高电压VPP、中间电压VPP/2和地电压GND。
该行选择器12响应代表该行地址的一地址信号以便选择字线W0-Wn中的一个，并将所选择的字线和未选择的字线变成一适合的电平。另一方面，该列选择器/数据接口13响应另一代表该列地址的地址信号，并且将所选择的位线和未选择的位线改变为适当的电平。在该取模式中，列选择器/数据接口13检验在该选择的位线上的电位以查看该被选择的存贮单元是在编程状态还是在擦除状态，并且产生一代表所选择的存贮单元的输出信号Dout。
行选择器12和列选择器/数据口13如下所述那样在一所选择的存贮单元的擦除操作/编程操作中改变在该字线上的电位和在该位线上的电位。假定现在该存贮单元M00是被选择的存贮单元，则该列选择器/数据接口13有选择地向字线W0和位线B0提供地电压GND和高电压VPP，并且在该控制栅和漏极节点之间提供有等于VPP的电位差。等于VPP的电位差在该存贮单元M00的栅极隔离层间产生强电场，并且该强电场导致电子在该浮置栅和漏极节点之间移动。该行择器12和列选择器/数据接口13向未被选择的字线W1-Wn和未被选择的位线B1-Bn提供中间电压VPP/2，以便防止该未选择的存贮单元抽出该积聚电子。虽然在所选择的字线W0上的地电压或在所选择的位线B0上的高电压VPP在连接到选择的字线W0或选择的位线B0的该未被选择的存贮单元的栅极隔离层之间产生弱电场，但该定时控制器/行选择器14/12和定时控制器15/列选择器/数据接口15/13参差该定时用来改变在字/位线上的电压，以便避免连接到选择字线或选择位线的未被选择存贮单元受到干扰。
图3A和3B示出了该擦除操作和编程操作。行地址信号和列地址信号指定了存贮单元B00。该电可擦除和可编程只读存贮器件被假定进入擦除模式，和随后进入编程模式。
该擦除操作连续从时间“a”持续到时间“f”。在时间“a”，时钟发生器16将时钟信号CK3升高，并且该模式控制器(未示出)在时钟信号CK3的前沿将内部信号ERASE变为有效高电平。随后，该定时控制器14/15证实进入该擦除模式。
在该时钟信号CK3的前沿处，该定时控制器14将中间电压VPP/2提供给行选择器12，并且在时间“a”处该行选择器12将未被选择的字线W1-Wn变为中间电压VPP/2。该定时控制器15和列选择器/数据接口13将所有位线B0至Bn保持为地电平。为此，将等于VPP/2的电位差提供给未被选择的存贮单元M10-M1n至Mn0-Mnn。在该未被选择的存贮单元M10-M1n至Mn0-Mnn中的弱电场将电子朝向该浮动栅极加速。在时间“a”和时间“f”之间的擦除操作期间该行选择器12将所选择的字线W0保持在地电平，并且在存贮单元M00-M0n中不产生电场。
接着，在时间“b”处该时钟发生器16使时钟信号CK2上升。随后，定时控制器15开始向列选择器/数据接口13提供高电压VPP，并且在时间“b”处列选择器/数据接口13将所选择的位线B0变为高电压VPP。在时间“b”和时间“e”之间的时间周期t2期间列选择器/数据接口13将所选择的位线B0保持在高电压VPP，并且等于VPP的电位差从被选择存贮单元M00的浮动栅极抽取被积聚的电子。在所选择的位线B0上的高电平VPP改变在未选择存贮单元M10至Mn0中的弱电场的方向，并且该弱电场将该电子直接朝向位线B0加速。但是，列选择器/数据接口13该未选择位线B1至Bn保持在地电平。为此，在未选择存贮单元M01-M0n不产生任何电场，并且未被选择的存贮单元M11-M1n至Mn1-Mnn仍然处于直接向浮动栅极加速该电子的上述弱电场之下。
接着，在时间“c”处该时钟发生器将时钟信号CK1升高。随后，定时控制器15开始向列选择器/数据接口13提供中间电压VPP/2，并且在时间“C”处列选择器/数据接口13将未被选择的位线B1至Bn变为中间电压VPP/2。在时间周期t4期间，列选择器/数据接口13将未选择的位线B1-Bn保持在中间电压VPP/2。在未选择存贮单元M01-M0n中产生指向位线B1-Bn的弱电场，并且在未选择位线B1-Bn上的中间电压删去了在该未选择存贮单元M11-M1n至M0n-Mnn中的弱电场。
接着，该时钟信号CK1在时间“d”处下降，并且该定时控制电路15停留在中间电压VPP/2。然后，该列选择/数据接口13将未被选择位线B1至Bn恢复到地电平GND。然后，在时间周期t3期间，未被选择的存贮单元M01-M0n至Mn1-Mnn返回到以前的状态。
接着，在时间“e”处，时钟发生器16将时钟言号CK2变为低电平，并且定时控制器15停止在高电平VPP。然后，列选择器/数据接口13将所选择的位线B0恢复为低电平，并且在时间周期t1期间被选择的存贮单元M00和未被选择的存贮单元M10-Mn0返回到以前的状态。
最后，在时间“f”处，该时钟发生器将时钟信号CK3变为低电平，并且该定时控制器14停止中间电压VPP/2。其结果，该行选择器12将未选择字线W1-Wn恢复到地电平GND。该模式控制器将内部控制信号ERASE恢复到低电平，并且该电可擦除和可编程只读存贮器件从擦除操作退出。
在时间“g”时钟发生器16将时钟信号CK3变为高电平，并且该模式控制器将内部控制信号WRITE变为高电平。然后，电可擦除和可编程只读存贮器件进入编程模式。另外，定时控制器15开始向该列选择器/数据接口13提供中间电压VPP/2，并且列选择器/数据接口13将未选择位线B1至Bn变为中间电压VPP/2。在时间“g”和时间“m”之间的编程操作期间，列选择器/数据接口13将所选择的位线B0保持在地电压。行选择器12将所有字线W0-Wn维持在地电平，并且在未选择位线M01-Mn1至M0n-Mnn中建立等于VPP/2的弱电场，并且直接朝向位线B1-Bn加速该电子。
在时间t11之后，该时钟发生器16将时钟言号CK2变为高电平，并且在时间“h”处该定时控制器14开始向行选择器12提供中间电压VPP/2。随后，该行选择器12将选择的字线W0变为高电压VPP，并且在所选择的存贮单元M00中建立等于VPP的强电场。然后，热电子朝向被选择的存贮单元M00的浮动栅极被加速，并被积聚在浮动栅极。在被选择的字线W0上的高电平改变该未选择存贮单元M01-M0n中的弱电场的方向。但是，行选择器12仍然将未选择的字线W1-Wn维持在地电平。为此，该未选择存贮单元M11-M1n至Mn1-Mnn仍然处在上述指向位线B1-Bn的以前的弱电场之下，并且在未被选择的存贮单元M10-Mn0中不产生任何电场。
经过时间t13之后，该时钟发生器16将时钟信号CK1变为高电平，并且在时间“t”该定时控制器14开始向不选择字线W1-Wn提供中间电压VPP/2。在该未选择存贮单元M10-Mn0中建立等于VPP/2的弱电场，并且该电子朝向浮置栅被加速。在该未选择字线W1-Wn中的中间电压VPP/2删除了在未选择存贮单元M11-M1n至Mn1-Mnn中的弱电场。
在经过时间t14之后，该时钟发生器16将时钟信号CK1变为低电平，并且在时间“j”该定时控制器14中止该中间电压VPP/2。行选择器12将该未被选择的字线W1-Wn恢复为地电平，并且未选择存贮单元M10-M1n至Mn0-Mnn在时间周期t13期间返回到上述状态。
接着，时钟发生器16将时钟信号CK2变为低电平，并且在时间“k”处该定时控制器14中止该高电压VPP。行选择器12将所选择的字线W0恢复到地电平GND，并且在时间周期t11期间所选择的存贮单元M00和未选择的存贮单元M01-M0n返回到前述状态。
最后，该时钟发生器16将时钟信号CK3变为低电平，并且在时间“m”处该定时控制器15中止该中间电压VPP/2。该列选择器/数据接口13将未选择的位线B1-Bn变为地电平GND，并且在时间“g”之前未选择存贮单元M01-M0n至Mn1-Mnn返回到以前状态。该模式控制器将内部控制信号WRITE变为低电平，并且该电可擦除和可编程只读存贮器件从该编程模式退出。
因此，定时控制器14/15使得该行选择器12和该列选择器/数据接口13顺序将被选择字线、未选择字线、选择位线和未选择位线变为高/中/地电压，和该顺序电压控制减轻该干扰。
将在后面参考图4A和4B详细描述该干扰的减小。在图4A所示的情况中，在该擦除操作期间，处在高电压VPP的选择位线B0与处于中间电压VPP/2的未选择字线W1部分地相重叠，并且未重叠时间(t1+t1)是该重叠时间t2和十分之一。在图4B所示的情况下，在该擦除操作期间处于高电压VPP的被选择位线B0也处于中间电压VPP/2的未选择字线W1部分地相重叠，并且未重叠时间(t1+t1)是重叠时间t2的百分之一。
本发明研究了干扰的影响和重叠时间t2的数量之间的关系，本发明改变了在未选择线W1上的电位和总的重叠时间t2，并且测量该存贮单元的沟道电流。该沟道电流如图5所示的图形。在图5中，“L”表示该编程状态和擦除状态之间的阈值。在这种情况中，该阈值是15微安。该编程状态和擦除状态分别由“WRITE”和“ERASE”表示。该选择的位线B0被调整到1.10伏，而未选择字线W1则从4.5伏变到5.5伏。曲线VPA=5.5V(100)表示该未被选择的字线W1被调整到5.5伏。2t1和t2之间的比为1/100。如图4B所示。曲线VPA=5.0V(100)表示未选择字线W1被调整为5.0V,2t1和t2之间的比为1/100。曲线VPA=4.5V(10)表示未选择字线W1被调整为4.5V,2t1和t2之间的比值为1/10,如图4A所示。曲线VPA=4.5V(100)表示未选择字线W1被调整为4.5V,2t2和t2之间的比为1/100。曲线VPA=4.0V(100)表示未选择字线W1被调整为4.0V,2t1和t2之间的比为1/100。
将曲线VPA=4.5V(10)与曲线VPA=4.5V(100)相比较，则可了解到在比为1∶10的情况下该未选择存贮单元不受干扰的影响。
由于该电场向使在未选择的字线上的电位积聚未选择存贮单元的浮动栅极的电子，这就是为什么在擦除操作中在该未选择字线上的电位有效地抵制了该干扰的原因。在该电位应用到选择位线的情况下被积聚的电子部分地删除了该电子的抽出。这就意味着电场的强度和重叠时间与未重叠时间之间的比涉及干涉的减小。图5指出在由在该字线上的电位建立的电场强度为4.5V和5.0伏之间的情况下2t1和t2之间的比从1/100变为1/10。
当该被选择存贮单元被改变为编程模式时，由于该弱电场朝向积聚电子的位线抽出部分，所以在该未选择位线上的电位也减轻对诸如M10/M01之类的未选择存贮单元的干扰。该时间周期t14不短于时间周期t1/t3，即(t1+t3)的总和。
在这种情况下，该浮动栅极、控制栅极、漏极节点和源极节点分别用作载流子积聚层、控制节点、漏极节点和源极节点。定时控制器14/15、时钟发生器16、电源单元17、行选择器12和列选择器/数据接口13作为电压控制器的整个构成。第一时间周期表示时间周期t11的总和及在时间“k”和时间“m”之间的时间周期等效于第一时间周期，和第二时间周期相应于时间周期t12。
如前所述，该定时控制器14/15使得行选择器12和列选择器/数据接口13删除或增补无意地注入或无意地从未选择存贮单元抽出的电子，并且在擦除操作和编程操作期间该未选择存贮单元防止了干扰。
虽然已示出和描述了本发明的一特殊例子，但在不违背本发明的精神和范围的前提下本技术领域的普通技术人员可以作出各种变化和改进。
例如，本发明由于在该编程模式中出现干扰现象可适用于一电可编程只读存贮器件。在这种情况中，可以通过幅射紫外光来执行数据删除。该存贮单元不限于该浮置栅型场效应晶体管。由于载流子被积聚在构成该晶体管的部分的一层中，在该阈值可变化的范围内可利用任何晶体管。
通过源极线有选择地连接到该浮置栅型场效应晶体管的源极节点可以执行该擦除操作。在这种情况下，类似于定时控制器15的一定时控制器使得一源极选择器控制该源极线，并且该源极级用于该数据线。
一半导体非易失可编程只读存贮器件可具有多存贮单元阵列。在这种情况下，一存贮单元从每一存贮单元阵列中被选择从而同时将数据位写入该被选择的存贮单元或从该被选择的存贮单元中擦除该数据位。
一半导体非易失可编程只读存贮器件可以与其它功能块一起被集成在一半导体芯片上。

Claims (13)

1．一种用来通过一编程操作来存贮数据位的半导体非易失存贮器件，包括
一包括多个存贮单元(M00-Mnn)的存贮单元阵列(11)，每一存贮单元具有一在表示所述数据位中的一位的第一逻辑电平的第一阈值电平和表示所述数据位的一位的第二逻辑电平的第二阈值电平之间可变化的阈值，一用于积聚一载流子的载流子积聚层，一第一电流节点，一由沟道区与所述第一电流节点分离的第二电流节点和一用来建立越过所述载流子积聚层和所述沟道区域延伸的电场的控制节点；
多个字线(W0-Wn)，选择性地连接到所述多个存贮单元的控制节点；
多个数据线(B0-Bn)，选择性地连接到所述多个存贮单元的第一电流节点；和
一电压控制器(12/13/14/15/16/17)，连接到所述多个字线和所述多个数据线，从而改变在一被选择的字线上的第一电压、在未选择字线上的第二电压、在被选择数据线上的第三电压和在未选择数据线上的第四电压，其特性是，
所述电压控制器在所述编程操作中规定一第一时间周期(“g”-“n”和“k”-“m”)和一第二时间周期(t12)，
所述第一电压到第四电压导致所述电场在所述第一时间周期将所述载流子从连接到所被选择字线和所述未选择数据线的载流子积聚层弱加速到所述未选择数据线；
所述第一电压到第四电压导致所述电场将所述流子从所述未选择数据线弱加速到所述未选择存贮单元的载流子积聚层并且将所述载流子从所述选择的数据线强加速到连接到所述被选择字线和所述选择数据线的被选择存贮单元的载流子积聚层。
2．如权利要求1的半导体非易失性存贮器件，其特征是所述第一时间周期被分为第一子时间周期(T11，即“g”-“h”)和第二子时间周期(“k”-“m”)，并且在所述第二时间周期之前和所述第二时间周期之后分别提供第一子时间周期和第二子时间周期。
3．如权利要求2的半导体非易失性存贮器件，其特征是所述载流子是电子，和所述电压控制器连续在所述第一子时间周期、所述第二时间周期和所述第二子时间周期里将所述第三电压和所述第四电压固定为第一电平(GND)和高于所述第一电平的第二电平(VPP/2)，
在所述第一子时间周期和所述第二时间周期将所述第一电压从所述第一电平(GND)变为高于所述第二电平(VPP/2)的第三电平(VPP)和在所述第二时间周期和第二子时间周期之间将所述第一电压从所述第三电平变为第一电平。
所述第二时间周期被分为在所述第一子时间周期之后的第三子时间周期(t13，即“h”-“i”，在所述第三子时间周期之后的第四子时间周期(t14，即“i”-“j”))和在第四子时间周期和第二子时间周期之间的第五子时间周期(“j”-“k”)，
所述电压控制器在所述第三子时间周期将所述第二电压保持在第一电平(GND)，和在所述第三子时间周期和第四子时间周期之间将所述第二电压从第一电平(GND)变为第二电平(VPP/2)和在所述第四子时间周期和第五子时间周期之间从第二电平变为第一电平。
4．如权利要求3的半导体非易失性存贮器件，其特征是所述第四子时间周期(t14)等于或大于所述第一子时间周期(t11)和所述第三子时间周期(t13)的总和。
5．如权利要求3的半导体非易失性存贮器件，其特征是所述第三电平(VPP)相对于所述第一电平(GND)比所述第二电平(VPP/2)高二倍。
6．如权利要求5的半导体非易失性存贮器件，其特征是所述第一电平是一地电平(GND)。
7．如权利要求1的半导体非易失性存贮器件，其特征是所述电压控制器在第三时间周期(t1，即“a”-“b”/t1，即“e”-“f”)和第四时间周期(t2，即“b”-“e”)之间对于在所述选择的存贮单元中的一擦除操作进一步改变所述第一电压电平、第二电压电平、第三电压电平和第四电压电平。
8．如权利要求7的半导体非易失存贮器件，其特征是所述第三时间周期被分成为第一子时间周期(t1)和第二子时间周期(“e”-“f”)，并且所述第一子时间周期和所述第二子时间周期分别在所述第四时间周期之后和在所述第四时间周期之后被提供。
9．如权利要求8的半导体非易失存贮器件，其特征是所述载流子是电子，和在所述第一子时间周期、第四时间周期和所述第二子时间周期所述电压控制器连续地将所述第一电压和所述第二电压固定为第一电平(GND)和高于所述第一电平的第二电平(VPP/2)，
在所述第一子时间周期和第四时间周期之间所述电压控制器将所述第三电压从第一电平(GND)变为高于所述第二电平的第三电平(VPP)并且在所述第四时间周期和第二子时间周期之间从所述第三电平变为第一电平，
所述第四时间周期被分为在所述第一子时间周期之后的第三子时间周期(t3，即“b”-“c”)，在所述第三子时间周期之后的第四子时间周期(t4，即“c”-“d”)和在所述第四子时间周期和所述第二子时间周期之间的第五子时间周期(“d”-“e”)，
所述电压控制器在所述第三子时间周期中维持所述第四电压在第一电平(GND)，和在所述第三子时间周期和第四子时间周期之间将所述第四电压从第一电平(GND)变为第二电平(VPP/2)和在所述第四子时间周期和第五子时间周期之间从第二电平变为第一电平。
10．如权利要求9的半导体非易失存贮器件，其特征是所述第三电平(VPP)相对于所述第一电平比所述第二电平(VPP/2)要高两倍，并且第一子时间周期和第二子时间周期的总和是所述第四时间周期的十分之一。
11．加权利要求10的半导体非易失存贮器件，其特征是所述第一电平是地电平(GND)。
12．如权利要求1的半导体非易失存贮器件，其特征是所述多个数据线是分别连接到分别用作所述第一电流节点的漏极节点的位线（B0-Bn)，和所述电压控制器包括，
行选择器(12)，连接到所述多个字线并且响应于第一地址信号，用来改变在所述所选择的字线上的第一电压和在所述未选择字线上的第二电压，
列选择器和数据接口(13)，连接到所述位线，燕且响应于第二地址信号，用来改变在所述选择位线上的第三电压和在所述未选择位线上的第四电压，和
定时发生器(14/15/16/17)，连接到所述行选择器和所述列选择器及数据接口，用来在所述编程操作中规定所述第一时间周期和所述第二时间周期。
13．如权利要求12的半导体非易失存贮器件，其特征是所述定时发生器进一步规定了在所述选择的存贮单元中用于擦除操作的第三时间周期和第四时间周期，和包括
电源单元(17)，产生相对于第一电平的第一电平，高于所述第一电平的第二电平和高于所述第二电平的第三电平并且提供第一电平，
时钟发生器(16)，产生其脉冲宽度各不相同的多个时钟信号(CK1/CK2/CK3)，用来规定所述第一时间周期、第二时间周期、第三时间周期和第四时间周期，
第一定时控制器(14)，响应于一表示所述编程操作如所述擦除操作之一的一内部控制信号，用来在所述第一时间周期和所述第二时间周期里所有选择地向所述行选择器提供第一电平、第二电平和第三电平，和
第二定时发生器(15)，响应于所述内部控制信号，用来在所述第三时间周期的所述第四时间周期里向所述列选择器提供第一电平、第二电平和第三电平。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101178937B (zh) * 2006-11-06 2010-04-21 海力士半导体有限公司 闪存装置及用以控制其擦除操作的方法
CN101454839B (zh) * 2006-07-11 2011-07-20 微米技术有限公司 集成电路装置
CN103137181A (zh) * 2013-02-25 2013-06-05 上海宏力半导体制造有限公司 存储器、存储阵列的编程方法及电压提供系统
CN105957550A (zh) * 2015-03-09 2016-09-21 爱思开海力士有限公司 半导体器件及其操作方法
CN106571158A (zh) * 2015-10-07 2017-04-19 爱思开海力士有限公司 半导体存储器件及其操作方法
CN110827900A (zh) * 2018-11-22 2020-02-21 武汉新芯集成电路制造有限公司 双侧存储阵列

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1137012B1 (en) * 2000-03-22 2006-08-23 Microchip Technology Inc. Improved programming method for a memory cell
FR2809222A1 (fr) * 2000-05-17 2001-11-23 St Microelectronics Sa Memoire eeprom comprenant un systeme de correction d'erreur
US6327178B1 (en) 2000-07-18 2001-12-04 Micron Technology, Inc. Programmable circuit and its method of operation
US6597609B2 (en) 2001-08-30 2003-07-22 Micron Technology, Inc. Non-volatile memory with test rows for disturb detection
US6809965B2 (en) * 2001-09-19 2004-10-26 Virtual Silicon Technology, Inc. Control circuitry for a non-volatile memory
TW517385B (en) * 2001-12-06 2003-01-11 Macronix Int Co Ltd Manufacturing method and operation method of code and data type embedded flash memory
JP4346482B2 (ja) 2004-03-25 2009-10-21 Ｎｅｃエレクトロニクス株式会社 不揮発性記憶装置及び不揮発性記憶装置の検証方法
KR100688524B1 (ko) * 2005-01-25 2007-03-02 삼성전자주식회사 메모리 셀 어레이의 바이어싱 방법 및 반도체 메모리 장치
JP5284909B2 (ja) * 2009-08-26 2013-09-11 力晶科技股▲ふん▼有限公司 Ｎａｎｄ型フラッシュメモリとその消去方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2750163A1 (de) 1977-11-09 1979-05-10 Erich Decker Einrichtung zur fuetterung von tieren
NL8900054A (nl) 1989-01-10 1990-08-01 Kunststoffenbedrijf Azer B V Door het vee bedienbare veevoedervoorraadbak.
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
EP0550751B1 (en) * 1990-09-25 1998-01-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
JPH09213090A (ja) * 1996-02-07 1997-08-15 Nec Corp 不揮発性半導体記憶装置
US5677875A (en) * 1995-02-28 1997-10-14 Nec Corporation Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101454839B (zh) * 2006-07-11 2011-07-20 微米技术有限公司 集成电路装置
CN101178937B (zh) * 2006-11-06 2010-04-21 海力士半导体有限公司 闪存装置及用以控制其擦除操作的方法
CN103137181A (zh) * 2013-02-25 2013-06-05 上海宏力半导体制造有限公司 存储器、存储阵列的编程方法及电压提供系统
CN105957550A (zh) * 2015-03-09 2016-09-21 爱思开海力士有限公司 半导体器件及其操作方法
CN105957550B (zh) * 2015-03-09 2020-08-11 爱思开海力士有限公司 半导体器件及其操作方法
CN106571158A (zh) * 2015-10-07 2017-04-19 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106571158B (zh) * 2015-10-07 2020-09-22 爱思开海力士有限公司 半导体存储器件及其操作方法
CN110827900A (zh) * 2018-11-22 2020-02-21 武汉新芯集成电路制造有限公司 双侧存储阵列
CN110827900B (zh) * 2018-11-22 2021-08-13 武汉新芯集成电路制造有限公司 双侧存储阵列

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US5896316A (en) 1999-04-20

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