KR19990029693A - 프로그래밍 동작시 비선택 메모리 셀의 외란을 방지하는 프로그램 가능 반도체 비휘발성 메모리 장치 - Google Patents

프로그래밍 동작시 비선택 메모리 셀의 외란을 방지하는 프로그램 가능 반도체 비휘발성 메모리 장치 Download PDF

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Abstract

전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 소거/프로그래밍 동작에서 선택 워드선 (W0) 또는 비트선 (B0) 중 어느 하나에 접속된 비선택 플로팅 게이트형 전계 효과 트랜지스터의 드레인 노드와 콘트롤 전극간에 약한 전기장을 불가피하게 생성한다. 그러나, 전기장의 방향이 소거/프로그래밍 동작 동안 변화되기 때문에 비선택 플로팅 게이트형 전계 효과 트랜지스터의 외란 현상이 방지된다.

Description

프로그래밍 동작시 비선택 메모리 셀의 외란을 방지하는 프로그램 가능 반도체 비휘발성 메모리 장치
본 발명은 예를 들어, 전기적으로 프로그램이 가능한 판독 전용 메모리 장치 및 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치와 같은 반도체 비휘발성 프로그램이 가능한 메모리 장치에 관한 것으로, 특히, 프로그램밍/소거 동작시 비선택 메모리 셀의 외란을 방지하는 반도체 비휘발성 프로그램이 가능한 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 터널링을 통해 전하를 플로팅 게이트 전극에 축적하고 전하를 플로팅 게이트 전극으로부터 배출하며, 소량의 기입 전류/소거 전류를 소모한다. 도 1 은 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치의 전형적인 예를 예시한다.
종래 기술의 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 메모리 셀 어레이 (1), 행 선택기 (2) 및 열 선택기/인터페이스 (3) 를 구비한다. 복수의 플로팅 게이트형 전계 효과 트랜지스터는 행 및 열로 배열되고 메모리 셀 어레이 (1) 의 메모리 셀 (M00-M01, M10-M1n,... 및 Mn0-Mnn) 로서 역할한다. 복수의 비트선 (B0, B1,... 및 Bn) 은 메모리 셀 (M00-Mn0, M01-Mn1,... 및 M0n-Mnn) 의 열과 각각 결합되고, 결합된 열의 플로팅 게이트형 전계 효과 트랜지스터의 드레인 노드에 접속된다. 복수의 워드선 (W0, W1,... 및 Wn) 은 메모리 셀 (M00-0n, M10-M1n,... 및 Mn0-Mnn) 의 행과 각각 결합되고, 결합된 행의 플로팅 게이트형 전계 효과 트랜지스터의 콘트롤 게이트 전극에 접속된다. 행 어드레스는 워드선 (W0-Wn) 에 각각 할당되고, 열 어드레스는 비트선 (B0-Bn) 에 각각 할당된다. 이 때문에, 모든 메모리 셀은 행 어드레스와 열 어드레스의 조합에 의해 지정된다.
종래 기술의 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 전원부 (4) 를 더 구비한다. 전원부 (4) 는 행 선택기 (2) 및 열 선택기/인터페이스 (3) 에 접속되고, 하이 전압 (VPP), 중간 전압 (VPP/2) 그리고 접지 전압 (GND) 또는 영 볼트를 발생한다. 하이 전압 (VPP) 은 로우 전압 레벨 (GND) 에 대하여 중간 전압 (VPP/2) 보다 대략 두 배 높다.
행 선택기 (2) 는 메모리 셀 어레이 (1) 로부터 메모리 셀의 단일 행을 선택하기 위해서 선택적으로 워드선 (W0-Wn) 에 전압을 가한다. 열 선택기 (3) 는 인터페이스 (3) 를 비트선 (B0-Bn) 에 선택적으로 접속하고, 선택 워드선 및 선택 비트선은 메모리 셀을 지정한다. 종래 기술의 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 프로그래밍 모드, 판독 모드 그리고 소거 모드를 갖는다. 전원부 (4) 는 동작 모드에 의존하여 하이 전압 (VPP), 중간 전압 (VPP/2) 그리고 접지 전압 (GND) 을 행 선택기 (2) 및 열 선택기/인터페이스 (3) 에 선택적으로 공급한다.
프로그래밍 모드에서, 행 선택기 (2) 는 하이 전압 (VPP) 을 선택 워드선에 공급하고, 중간 전압 (VPP/2) 을 비선택 워드선에 공급한다. 열 선택기/인터페이스 (3) 는 접지 전압을 선택 비트선에 공급하고, 중간 전압 (VPP/2) 을 비선택 비트선에 공급한다. 전위차 (VPP) 는 선택 메모리 셀의 드레인 노드와 콘트롤 게이트 전극간에 인가되고 어떤 전위차도 비선택 메모리 셀에 인가되지 않는다. 결과적으로, 터널링 전류는 선택 메모리 셀의 게이트 절연층을 통해 흐르고, 전자는 플로팅 게이트 전극으로 주입된다. 터널링 전류는 비선택 메모리 셀의 게이트 절연층을 통해 흐르지 않고, 논리 1 레벨의 데이터 비트가 선택 메모리 셀에 기입된다. 그러나, 비선택 메모리 셀은 소거되거나 논리 0 레벨로 남는다.
선택 메모리 셀이 소거될 때, 행 선택기 (2) 는 선택 워드선에 접지 전압 (GND) 을, 비선택 워드선에 중간 전압 (VPP/2) 을 공급한다. 열 선택기/인터페이스 (3) 는 하이 전압 (VPP) 을 선택 비트선에 공급하고, 중간 전압 (VPP/2) 을 비선택 비트선에 공급한다. 전위차 (VPP) 는 선택 메모리 셀의 콘트롤 게이트 전극과 드레인 노드 사이에 인가되고, 축적된 전자는 플로팅 게이트 전극에서 드레인 노드로 터널링 전류로서 배출된다.
그러나, 외란 현상은 피할 수 없고, 전자는 선택 워드선에 접속된 비선택 메모리 셀의 플로팅 게이트 전극에 임의로 축적된다. 이하, 논리 1 레벨의 데이터 비트가 메모리 셀 (M00) 에 기입된다고 가정하면, 워드선 (WO) 은 하이 레벨 (VPP) 로 증가되고, 비트선 (B0) 은 접지 레벨로 고정된다. 하이 전압 레벨 (VPP) 은 메모리 셀 (M00) 의 콘트롤 게이트 전극뿐 아니라 메모리 셀 (M01-M0n) 의 콘트롤 게이트 전극에도 인가된다. 비트선 (B1 내지 Bn) 이 중간 전압 (VPP/2) 이더라도, 전위차 (VPP/2) 는 비선택 메모리 셀 (M01 내지 M0n) 의 게이트 절연층을 가로질러 인가되고, 약한 전기장이 비선택 메모리 셀 (M01-M0n) 의 게이트 절연층을 가로질러 생성된다. 캐리어 주입 특성의 분산은 항상 메모리 셀 (M00-Mnn) 간에서 관찰된다.
비선택 메모리 셀 (M01-Mnn) 중 하나가 게이트 절연층을 가로지르는 전기장에 너무 예민하다면, 논리 1 레벨의 데이터 비트는 비선택 메모리 셀에 잘못 기입된다.
외란 현상은 소거 모드에서도 관찰되는데, 하이 전압 (VPP) 및 중간 전압 (VPP/2) 이 선택 비트선 및 비선택 워드선에 인가되기 때문이다. 축적된 전자는 게이트 절연층을 가로지르는 약한 전기장으로 인해 비선택 메모리 셀의 플로팅 게이트 전극으로부터 임의로 배출된다.
따라서, 본 발명의 중요한 목적은 외란 현상으로부터 비선택 메모리 셀을 보호하는 반도체 비휘발성 프로그램이 가능한 메모리 장치를 제공하는데 있다.
도 1 은 종래 기술의 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치의 배열을 나타내는 블록도.
도 2 는 본 발명에 따른 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치의 배열을 나타내는 블록도.
도 3a 및 도 3b 는 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치의 소거 동작 및 프로그래밍 동작을 나타내는 타이밍 차트.
도 4a 및 도 4b 는 소거 동작에서 부분적으로 겹치는 선택 비트선상의 전위 레벨과 비선택 워드선상의 전위 레벨을 나타내는 도면.
도 5 는 선택 비트선 및 비선택 워드선간 겹침 시간에 의한 메모리 셀의 채널 전류를 나타내는 그래프.
도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩
11 : 메모리 셀 어레이
12 : 행 선택기
13 : 열 선택기/데이터 인터페이스
14, 15 : 타이밍 제어기
16 ; 클록 발생기
17 : 전원부
M00∼Mnn : 메모리 셀
W0∼Wn : 워드선
B0∼Bn : 비트선
이 목적을 성취하기 위하여, 본 발명은 약한 배출을 통해 비선택 메모리 셀로 임의로 주입되는 캐리어를 상쇄시키는 것을 제안한다.
본 발명의 일례에 따르면, 데이터 비트중 하나의 데이터 비트의 제 1 논리 레벨을 나타내는 제 1 임계 레벨과 데이터 비트중 하나의 데이터 비트의 제 2 논리 레벨을 나타내는 제 2 임계 레벨간에서 변경 가능한 임계 레벨, 캐리어를 축적하는 캐리어 축적층, 제 1 전류 노드, 채널 영역에 의해 제 1 전류 노드로부터 이격된 제 2 전류 노드, 캐리어 축적층과 채널 영역을 가로질러 연장하여 전기장을 생성하는 콘트롤 노드를 갖는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 복수의 메모리 셀의 콘트롤 노드에 선택적으로 접속된 복수의 워드선, 복수의 메모리 셀의 제 1 전류 노드에 선택적으로 접속된 복수의 데이터선, 그리고 프로그래밍 동작에서 복수의 워드선과 복수의 데이터선에 접속되어 제 1 시간 기간과 제 2 기간 사이에서 선택 워드선상의 제 1 전압을, 비선택 워드선상의 제 2 전압을, 선택 데이터선상의 제 3 전압을 그리고 비선택 데이터선상의 제 4 전압을 변화시키는 전압 제어기를 구비하는, 프로그래밍 동작을 통해 데이터 비트를 저장하는 반도체 비휘발성 메모리 장치가 제공된다.
제 1 전압 내지 제 4 전압은 전기장이 제 1 시간 기간에서 선택 워드선과 비선택 데이터선에 접속된 비선택 메모리 셀의 캐리어 축적층으로부터 비선택 데이터선으로 캐리어를 약하게 가속하게 하고, 전기장이 비선택 데이터선으로부터 비선택 메모리 셀의 캐리어 축적층으로 캐리어를 약하게 가속하게 하고, 선택 데이터선으로부터 선택 워드선 및 선택 데이터선에 접속된 선택 메모리 셀의 캐리어 축적층으로 캐리어를 강하게 가속한다.
반도체 비휘발성 프로그램이 가능한 메모리 장치의 특징과 이점은 다음의 동반하는 도면과 함께 취해진 이하 설명으로부터 좀더 명확히 이해될 것이다.
도면중 도 2 를 참조하면, 본 발명을 이용한 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 반도체 칩 (10) 상에 집적된다. 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 메모리 셀 어레이 (11), 워드선 (W0-Wn) 및 비트선 (B0-Bn) 을 구비한다. 복수의 메모리 셀 (M00-Mnn) 은 행 및 열로 배열되고, 메모리 셀 어레이 (11) 를 형성한다. 각각의 메모리 셀 (M00-Mnn) 은 플로팅 게이트형 n-채널 전계 효과 트랜지스터에 의하여 구현된다. 플로팅 게이트형 n-채널 전계 효과 트랜지스터의 구조는 당업자에 알려져 있으므로 이하 더 이상의 설명을 하지 않는다.
전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 프로그래밍 모드, 판독 모드 그리고 소거 모드를 갖는다. 전자는 프로그래밍 모드에서 선택 메모리 셀의 플로팅 게이트 전극으로 주입되고, 축적된 전자는 선택 메모리 셀의 임계 레벨을 하이 레벨로 변경시킨다. 하이 임계 레벨은 논리 1 레벨의 데이터 비트에 대응하고, 선택 메모리 셀은 프로그램 상태로 들어간다. 한편, 축적된 전자가 플로팅 게이트 전극으로부터 배출될 때, 메모리 셀은 소거 상태로 들어가고, 임계는 로우 레벨로 변경된다.
워드선 (W0-Wn) 은 메모리셀의 행 (M00-M0n, M10-M1n,... 및 Mn0-Mnn) 에 각각 결합되고, 결합된 행에서 메모리 셀의 콘트롤 게이트 전극에 접속된다. 비트선 (B0-Bn) 은 메모리 셀의 열 (M00-Mn0, M01-Mn1,... 및 M0n-Mnn) 에 결합되고 결합된 열에서 메모리 셀의 드레인 노드에 접속된다. 소오스선이 메모리 셀의 소오스 노드에 접속된다 하더라도, 도 2 에서 나타내지 않는다. 행 어드레스는 워드선 (W0-Wn) 에 각각 할당되고, 열 어드레스는 비트선 (B0-Bn) 에 각각 할당된다. 이 때문에, 모든 메모리 셀은 행 어드레스와 열 어드레스를 사용하여 지정된다.
전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 행 선택기 (12), 열 선택기/데이터 인터페이스 (13), 타이밍 제어기 (14/15), 클록 발생기 (16) 및 전원부 (17) 를 더 구비한다. 도 2 에 나타내지 않았다 하더라도, 모드 제어기가 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치에 더 구비되고, 외부 제어 신호에 응답하여 내부 제어 신호를 생성한다. 내부 제어 신호중 하나는 WRITE 로 라벨을 붙이고, 타이밍 제어기 (14/15) 에 공급된다. 내부 제어 신호 (WRITE) 는 프로그래밍 모드를 나타낸다. 또 다른 내부 제어 신호는 ERASE 로 라벨을 붙이고, 타이밍 제어기 (14/15) 에 공급된다. 내부 제어 신호 (ERASE) 는 소거 모드를 나타낸다.
전원부 (17) 는 하이 전압 (VPP), 중간 전압 (VPP/2), 접지 전압 (GND) 을 발생한다. 하이 전압 (VPP), 중간 전압 (VPP/2), 접지 전압 (GND) 은 타이밍 제어기 (14/15) 에 공급된다. 클록 발생기 (16) 는 클록 신호 (CK1/CK2/CK3) 를 발생하고, 클록 신호 (CK1/CK2/CK3) 를 타이밍 제어기 (14/15) 에 공급한다. 클록 신호 (CK1/CK2/CK3) 는 서로 펄스폭이 다르고, 타이밍 발생기 (14/15) 는 클록 신호 (CK1/CK2/CK3) 의 리딩 에지와 트레일링 에지로부터 일련의 타이밍을 생성한다. 타이밍 제어기 (14/15) 는 내부 제어 신호 (WRITE/ERASE) 에 응답하여 소정의 타이밍으로 하이 전압 (VPP), 중간 전압 (VPP/2) 그리고 접지 전압 (GND) 을 행 선택기 (12) 및 열 선택기/데이터 인터페이스 (13) 로 선택적으로 공급한다.
행 선택기 (12) 는 행 어드레스를 나타내는 하나의 어드레스 신호에 응답하여 워드선 (W0-Wn) 중 하나를 선택하고, 선택 워드선 및 비선택 워드선을 적절한 전압 레벨로 변경시킨다. 한편, 열 선택기/데이터 인터페이스 (13) 는 열 어드레스를 나타내는 또 하나의 어드레스 신호에 응답하여 비트선 (B0-Bn) 중 하나를 선택하고, 선택 비트선 및 비선택 비트선을 적절한 전압 레벨로 변경시킨다. 판독 모드에서, 열 선택기/데이터 인터페이스 (13) 는 선택 메모리 셀이 프로그램 상태에 있는지 또는 소거 상태에 있는지를 알아 보기 위해 선택 비트선상에 전위 레벨을 점검하고, 선택 메모리 셀의 상태를 나타내는 출력 데이터 신호 (Dout) 를 생성한다.
행 선택기 (12) 및 열 선택기/데이터 인터페이스 (13) 는 다음과 같이 선택 메모리 셀의 소거 동작/프로그래밍 동작에서 워드선상의 전위 레벨 및 비트선상의 전위 레벨을 변경시킨다. 이제, 메모리 셀 (M00) 이 선택 메모리 셀이라고 가정하면, 행 선택기 (12) 및 열 선택기/데이터 인터페이스 (13) 는 접지 전압 (GND) 및 하이 전압 (VPP) 을 워드선 (W0) 및 비트선 (B0) 에 선택적으로 공급하고, 콘트롤 게이트와 드레인 노드간에, VPP와 동일한 전위차를 인가한다. VPP와 동일한 전위차는 메모리 셀 (M00) 의 게이트 절연층을 가로질러 강한 전기장을 생성하고, 강한 전기장으로 인해 전자는 플로팅 게이트 전극과 드레인 노드 사이에서 이동한다. 행 선택기 (12) 및 열 선택기/데이터 인터페이스 (13) 는 축적된 전자의 배출로부터 비선택 메모리 셀을 보호하기 위하여 중간 전압 (VPP/2) 을 비선택 워드선 (W1-Wn) 및 비선택 비트선 (B1-Bn) 에 인가한다. 선택 워드선 (W0) 상의 접지 전압 (GND) 또는 선택 비트선 (B0) 상의 하이 전압 레벨 (VPP) 중 어느하나가 선택 워드선 (W0) 또는 선택 비트선 (B0) 에 접속된 비선택 메모리 셀의 게이트 절연층을 가로질러 약한 전기장을 생성한다 하더라도, 타이밍 제어기/행 선택기 (14/12) 및 타이밍 제어기 (15) /열 선택기/데이터 인터페이스 (13) 는 외란으로부터 선택 워드선 또는 선택 비트선에 접속된 비선택 메모리 셀을 보호하기 위해 워드/비트선상에 전압 레벨을 변경시키는 타이밍을 서로 엇갈리게 한다.
도 3a 및 도 3b 는 소거 동작 및 프로그래밍 동작을 예시한다. 행 어드레스 신호 및 열 어드레스 신호는 메모리 셀 (M00) 을 지정한다. 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 소거 모드로 들어가고 그후 프로그래밍 모드로 들어가는 것으로 가정한다.
소거 동작은 시간 a 에서 시간 f 까지 계속된다. 클록 발생기 (16) 는 시간 a 에서 클록 신호 (CK3) 를 상승시키고, 모드 제어기 (도면에 도시하지 않음) 는 클록 신호 (CK3) 의 리딩 에지에서 내부 제어 신호 (ERASE) 를 활성 하이 레벨로 변경시킨다. 그후, 타이밍 제어기 (14/15) 는 소거 모드로 진입을 승인한다.
타이밍 제어기 (14) 는 클록 신호 (CK3) 의 리딩 에지에서 중간 전압 (VPP/2) 을 행 선택기 (12) 에 공급하고, 행 선택기 (12) 는 시간 a 에서 비선택 워드선 (W1-Wn) 을 중간 전압 (VPP/2) 으로 변경시킨다. 타이밍 제어기 (15) 및 열 선택기/데이터 인터페이스 (13) 는 모든 비트선 (B0 내지 Bn) 을 접지 레벨로 유지한다. 이 때문에, VPP/2와 동일한 전위차가 비선택 메모리 셀 (M10-M1n 내지 Mn0-Mnn) 에 인가된다. 비선택 메모리 셀 (M10-M1n 내지 Mn0-Mnn) 에서 약한 전기장은 전자를 플로팅 게이트 전극을 향해 가속하도록 한다. 행 선택기 (12) 는 시간 a 와 시간 f 간 소거 동작 동안 접지 레벨로 선택 워드선 (W0) 을 유지하고, 전기장은 메모리 셀 (M00-M0n) 내에 생성되지 않는다.
계속해서, 클록 발생기 (16) 는 시간 b에서 클록 신호 (CK2) 를 상승시킨다. 그후, 타이밍 제어기 (15) 는 하이 전압 (VPP) 을 열 선택기/데이터 인터페이스 (13) 에 공급하기 시작하고, 열 선택기/데이터 인터페이스 (13) 는 시간 b 에서 선택 비트선 (B0) 을 하이 전압 (VPP) 으로 변경시킨다. 열 선택기/데이터 인터페이스 (13) 는 시간 b 와 시간 e 간의 시간 기간 (t2) 동안 선택 비트선 (B0) 을 하이 레벨 (VPP) 로 유지하고, VPP와 동일한 전위차가 축적된 전자를 선택 메모리 셀 (M00) 의 플로팅 게이트 전극으로부터 배출한다. 선택 비트선 (B0) 상의 하이 레벨 (VPP) 은 비선택 메모리 셀 (M10 내지 Mn0) 에서 약한 전기장의 방향을 변경시키고, 약한 전기장은 전자를 비트선 (B0) 을 향해 가속하도록 한다. 그러나, 열 선택기/데이터 인터페이스 (13) 는 비선택 비트선 (B1 내지 Bn) 을 접지 레벨로 유지한다. 이 때문에, 어떤 전기장도 비선택 메모리 셀 (M01-M0n) 에서 생성되지 않고, 비선택 메모리 셀 (M11-M1n 내지 Mn1-Mnn) 은 여전히 전자를 플로팅 게이트 전극을 향해 가속하도록 하는 이전의 약한 전기장하에 있다.
계속해서, 클록 발생기는 시간 c 에서 클록 신호 (CK1) 를 상승시킨다. 그후, 타이밍 제어기 (15) 는 중간 전압 (VPP/2) 을 열 선택기/데이터 인터페이스 (13) 에 공급하기 시작하고, 열 선택기/데이터 인터페이스 (13) 는 시간 c 에서 비선택 비트선 (B1 내지 Bn) 을 중간 전압 (VPP/2) 으로 변경시킨다. 열 선택기/데이터 인터페이스 (13) 는 시간 기간 (t4) 동안 비선택 비트선 (B1-Bn) 을 중간 전압 (VPP/2) 으로 유지한다. 비트선 (B1-Bn) 으로 향한 약한 전기장은 비선택 메모리 셀 (M01-M0n) 에서 생성되고, 비선택 비트선 (B1-Bn) 상의 중간 전압 (VPP/2) 은 비선택 메모리 셀 (M11-M1n 내지 Mn0-Mnn) 에서 약한 전기장을 상쇄시킨다.
계속해서, 클록 신호 (CK1) 는 시간 d 에서 하강하고, 타이밍 제어 회로 (15) 는 중간 전압 (VPP/2) 을 정지시킨다. 그후, 열 선택기/데이터 인터페이스 (13) 는 비선택 비트선 (B1 내지 Bn) 을 접지 레벨 (GND) 로 복구한다. 그후, 비선택 메모리 셀 (M01-M0n 내지 Mn1-Mnn) 은 시간 기간 (t3) 동안 이전 상태로 돌아온다.
계속해서, 클록 발생기 (16) 는 시간 e 에서 클록 신호 (CK2) 를 로우 레벨로 변경시키고, 타이밍 제어기 (15) 는 하이 전압 (VPP) 을 정지시킨다. 그후, 열 선택기/데이터 인터페이스 (13) 는 선택 비트선 (B0) 을 로우 레벨로 복구하고, 선택 메모리 셀 (M00) 및 비선택 메모리 셀 (M10-Mn0) 은 시간 기간 (t1) 동안 이전 상태로 돌아온다.
최종적으로, 클록 발생기는 시간 f 에서 클록 신호 (CK3) 를 로우 레벨로 변경시키고, 타이밍 제어기 (14) 는 중간 전압 (VPP/2) 을 정지시킨다. 결과적으로, 행 선택기 (12) 는 비선택 워드선 (W1-Wn) 을 접지 레벨 (GND) 로 복구한다. 모드 제어기는 내부 제어 신호 (ERASE) 를 로우 레벨로 복구하여, 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 소거 동작으로부터 나가게 된다.
클록 발생기 (16) 는 시간 g 에서 클록 신호 (CK3) 를 하이 레벨로 변화시키고, 모드 제어기는 내부 제어 신호 (WRITE) 를 하이 레벨로 변경시킨다. 그후, 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 프로그래밍 모드로 들어간다. 더욱이, 타이밍 제어기 (15) 는 중간 전압 (VPP/2) 을 열 선택기/데이터 인터페이스 (13) 로 공급하기 시작하고, 열 선택기/데이터 인터페이스 (13) 는 비선택 비트선 (B1 내지 Bn) 을 중간 전압 (VPP/2) 으로 변경시킨다. 열 선택기/데이터 인터페이스 (13) 는 시간 g 와 시간 m 간의 프로그래밍 동작 동안 선택 비트선 (B0) 을 접지 전압으로 유지한다. 행 선택기 (12) 는 모든 워드선 (W0-Wn) 을 접지 레벨로 유지하고, VPP/2와 동일한 약한 전기장이 비선택 비트선 (M01-Mn1 내지 M0n-Mnn) 에서 생성되고, 전자를 비트선 (B1-Bn) 을 향해 가속하도록 한다.
시간 (t11) 의 경과후, 클록 발생기 (16) 는 클록 신호 (CK2) 를 하이 레벨로 변경시키고, 타이밍 제어기 (14) 는 시간 h 에서 중간 전압 (VPP/2) 을 행 선택기 (12) 에 공급하기 시작한다. 그후, 행 선택기 (12) 는 선택 워드선 (W0) 을 하이 전압 (VPP) 으로 변경시키고, VPP와 동일한 강한 전기장이 선택 메모리 셀 (M00) 에서 생성된다. 그후, 열전자는 선택 메모리 셀 (M00) 의 플로팅 게이트 전극을 향해 가속되고, 플로팅 게이트 전극에 축적된다. 선택 워드선 (W0) 상의 하이 레벨은 비선택 메모리 셀 (M01-M0n) 에서 약한 전기장의 방향을 변경시킨다. 그러나, 행 선택기 (12) 는 여전히 비선택 워드선 (W1-Wn) 을 접지 레벨에서 유지한다. 이 때문에, 비선택 메모리 셀 (M11-M1n 내지 Mn1-Mnn) 은 여전히 비트선 (B1-Bn) 으로 향한 이전의 약한 전기장하에 있게 되고, 어떤 전기장도 비선택 메모리 셀 (M10-Mn0) 에서 생성되지 않는다.
시간 (t13) 의 경과후에, 클록 발생기 (16) 는 클록 신호 (CK1) 를 하이 레벨로 변경시키고, 타이밍 제어기 (14) 는 시간 i 에서 중간 전압 (VPP/2) 을 비선택 워드선 (W1-Wn) 에 공급하기 시작한다. VPP/2와 동일한 약한 전기장은 비선택 메모리 셀 (M10-Mn0) 에서 생성되어, 전자를 플로팅 게이트 전극을 향해 가속하도록 한다. 비선택 워드선 (W1-Wn) 상의 중간 전압 (VPP/2) 은 비선택 메모리 셀 (M11-M1n 내지 Mn1-Mnn) 에서 약한 전기장을 상쇄시킨다.
시간 (t14) 의 경과후에, 클록 발생기 (16) 는 클록 신호 (CK1) 를 로우 레벨로 변경시키고, 타이밍 제어기 (14) 는 시간 j 에서 중간 전압 (VPP/2) 을 정지시킨다. 행 선택기 (12) 는 비선택 워드선 (W1-Wn) 을 접지 레벨로 복구하고, 비선택 메모리 셀 (M10-M1n 내지 Mn0-Mnn) 은 시간 기간 (t13) 동안 이전 상태로 돌아온다.
계속해서, 클록 발생기 (16) 는 클록 신호 (CK2) 를 로우 레벨로 변경시키고, 타이밍 제어기 (14) 는 시간 k 에서 하이 전압 (VPP) 을 정지시킨다. 행 선택기 (12) 는 선택 워드선 (W0) 을 접지 레벨 (GND) 로 복구하고, 선택 메모리 셀 (M00) 및 비선택 메모리 셀 (M01-M0n) 은 시간 기간 (t11) 동안 이전 상태로 돌아온다.
최종적으로, 클록 발생기 (16) 는 클록 신호 (CK3) 를 로우 레벨로 변경시키고, 타이밍 제어기 (15) 는 시간 m 에서 중간 전압 (VPP/2) 을 정지시킨다. 열 선택기/데이터 인터페이스 (13) 는 비선택 비트선 (B1-Bn) 을 접지 레벨 (GND) 로 변경시키고, 비선택 메모리 셀 (M01-M0n 내지 Mn1-Mnn) 은 시간 g 전에 이전 상태로 돌아온다. 모드 제어기는 내부 제어 신호 (WRITE) 를 로우 레벨로 변경시켜, 전기적으로 소거 및 프로그램이 가능한 판독 전용 메모리 장치는 프로그래밍 모드로부터 나가게 된다.
따라서, 타이밍 제어기 (14/15) 는 행 선택기 (12) 및 열 선택기/데이터 인터페이스 (13) 가 선택 워드선, 비선택 워드선, 선택 비트선, 비선택 비트선을 하이/중간/접지 전압으로 순차적으로 변경시키고, 순차적인 전압 제어가 외란을 완화한다.
이하, 도 4a 및 도 4b 에 대한 외란의 완화를 자세히 설명한다. 도 4a 에 예시된 경우에서, 하이 전압 (VPP) 의 선택 비트선 (B0) 은 소거 동작 동안 중간 전압 (VPP/2) 의 비선택 워드선 (W1) 과 부분적으로 겹치고, 비겹침 시간 (t1+t1) 은 겹침 시간 (t2) 의 1/10이다. 또한, 도 4b 에 예시된 경우에서, 하이 전압 (VPP) 의 선택 비트선 (B0) 은 소거 동작 동안 중간 전압 (VPP/2) 의 비선택 워드선 (W1) 과 부분적으로 겹치고, 비겹침 시간 (t1+t1) 은 겹침 시간 (t2) 의 1/100이다.
본 발명가는 외란의 영향과 겹침 시간 (t2) 의 길이간 관계를 연구하였다. 본 발명가는 비선택 워드선 (W1) 상의 전위 레벨 및 총 겹침 시간 (t2) 을 변화시키면서 메모리 셀의 채널 전류를 측정하였다. 도 5 에 채널 전류를 플롯팅하였다. 도 5 에서, L 은 프로그램 상태와 소거 상태사이의 임계를 표시한다. 이 경우에, 임계는 15 마이크로암페어였다. 프로그램 상태와 소거 상태는 각각 WRITE 와 ERASE 로 나타내었다. 선택 비트선 (B0) 은 11.0 볼트로 조정되었고 비선택 워드선 (W1) 은 4.5 볼트에서 5.5 볼트까지 변화되었다. 플롯 (VPA=5.5V(100)) 은 비선택 워드선 (W1) 이 5.5 볼트로 조정되고, 2t1과 t2간 비율은 도 4b 와 함께 설명한 바와 같이 1/100이라는 것을 의미하였다. 플롯 (VPA=5.0V(100)) 은 비선택 워드선 (W1) 이 5.0 볼트로 조정되고, 2t1과 t2간 비율은 1/100이라는 것을 의미하였다. 플롯 (VPA=4.5V(10)) 은 비선택 워드선 (W1) 이 4.5 볼트로 조정되고, 2t1과 t2간 비율은 도 4a 와 함께 설명한 바와 같이 1/10이라는 것을 의미하였다. 플롯 (VPA=4.5V(100)) 은 비선택 워드선 (W1) 이 4.5 볼트로 조정되고, 2t1과 t2간 비율은 1/100이라는 것을 의미하였다. 플롯 (VPA=4.0V(100)) 은 비선택 워드선 (W1) 이 4.0 볼트로 조정되고, 2t1과 t2간 비율은 1/100이라는 것을 의미하였다.
플롯 (VPA=4.5V(10)) 을 플롯 (VPA=4.5V(100)) 과 비교하면, 비선택 메모리 셀은 1:10 의 비율하에서 외란으로부터 벗어난다는 것을 이해할 수 있었다.
비선택 워드선상의 전위 레벨이 소거 동작에서 외란에 효과적으로 대항되는 이유는 비선택 워드선상의 전위 레벨로 인한 전기장이 전자를 비선택 메모리 셀의 플로팅 게이트 전극에 축적하기 때문이다. 축적된 전자는 전위 레벨의 인가하에 있는 전자가 선택 비트선으로 배출되는 것을 부분적으로 상쇄시킨다. 이는 전기장의 세기 및 겹침 시간과 비겹침 시간 사이 비율이 외란의 완화와 관련된다는 것을 의미한다. 도 5 는 2t1과 t2간 비율은 4.5 볼트와 5.0 볼트간의 워드선상 전위 레벨에 의해 생성된 전기장의 세기하에서 1/100에서 1/10까지 변화되었음을 가리킨다.
선택 메모리 셀이 프로그램 상태로 변경될 때, 비트선을 향한 약한 전기장이 축적된 전자의 일부를 배출하기 때문에 비선택 비트선상의 전위 레벨도 M10/M01 과 같은 비선택 메모리 셀에 대한 외란을 완화시킨다. 시간 기간 (t14) 은 시간 기간 (t1/t3) 의 합, 즉 (t1+t3) 보다 짧아서는 안된다.
이 경우에, 플로팅 게이트 전극, 콘트롤 게이트 전극, 드레인 노드와 소오스 노드는 각각 캐리어 축적층, 콘트롤 노드, 드레인 노드와 소오스 노드로서 역할한다. 타이밍 제어기 (14/15), 클록 발생기 (16), 전원부 (17), 행 선택기 (12) 와 열 선택기/데이터 인터페이스 (13) 는 전체로서 전압 제어기를 구성한다. 제 1 시간 기간은 시간 기간 (t11) 의 합을 나타내고 시간 k 와 시간 m 간 시간 기간은 제 1 시간 기간과 동일하고, 제 2 시간 기간은 시간 기간 (t12) 에 대응한다.
상술한 설명으로부터 알 수 있는 바와 같이, 타이밍 제어기 (14/15) 는 행 선택기 (12) 및 열 선택기/데이터 인터페이스 (13) 로 하여금 임의로 메모리 셀로 주입되거나 임의로 메모리 셀로부터 배출되는 전자를 상쇄시키거나 보충하도록 하여, 비선택 메모리 셀은 소거 동작 및 프로그래밍 동작 동안 외란으로부터 보호된다.
본 발명의 특정한 실시예를 나타내고 설명하였다 하더라도, 당업자에게 본 발명의 정신과 범주로부터 벗어나지 못한 수많은 변화와 대용이 이루어질 수도 있다는 것은 명백할 것이다.
예를 들어, 외란 현상은 프로그래밍 모드에서 발생하기 때문에 본 발명은 전기적으로 프로그램이 가능한 판독 전용 메모리 장치에 응용할 수 있다. 이 경우에, 데이터 소거는 자외선 방출을 통해 수행될 수도 있다. 메모리 셀은 플로팅 게이트형 전계 효과 트랜지스터에 국한되지 않는다. 어떤 종류의 트랜지스터도 트랜지스터의 일부를 형성하는 층에 축적된 캐리어로 인해 임계가 변할 수 있는한 이용 가능하다.
소거 동작은 플로팅 게이트형 전계 효과 트랜지스터의 소오스 노드에 선택적으로 접속된 소오스선을 통해 수행될 수도 있다. 이 경우에, 타이밍 제어기 (15) 와 유사한 타이밍 제어기는 소오스 선택기가 소오스선을 제어하도록 하고, 소오스선은 데이터선으로서 역할한다.
반도체 비휘발성 프로그램이 가능한 판독 전용 메모리 장치는 복수의 메모리 셀 어레이를 가질 수도 있다. 이 경우에, 각각의 메모리 셀 어레이로부터 하나의 메모리 셀이 선택되어 동시에 데이터 비트를 선택 메모리 셀에 기입하거나 선택 메모리 셀로부터 데이터 비트를 소거한다.
반도체 비휘발성 프로그램이 가능한 판독 전용 메모리 장치는 다른 기능 블록과 함께 반도체 칩상에 집적될 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 외란 현상으로부터 비선택 메모리 셀을 보호하는 반도체 비휘발성 프로그램이 가능한 메모리 장치를 제공할 수 있도록 한다.

Claims (13)

  1. 프로그래밍 동작을 통해 데이터 비트를 저장하는 반도체 비휘발성 메모리 장치로서,
    상기 데이터 비트중 하나의 데이터 비트의 제 1 논리 레벨을 나타내는 제 1 임계 레벨과 상기 데이터 비트중 상기 하나의 데이터 비트의 제 2 논리 레벨을 나타내는 제 2 임계 레벨 사이에서 변경 가능한 임계 레벨, 캐리어를 축적하는 캐리어 축적층, 제 1 전류 노드, 채널 영역에 의해 상기 제 1 전류 노드로부터 이격된 제 2 전류 노드 및 상기 캐리어 축적층 및 상기 채널 영역을 가로질러 연장하여 전기장을 생성하는 콘트롤 노드를 각각 갖는 복수의 메모리 셀 (M00-Mnn) 을 포함하는 메모리 셀 어레이 (11),
    상기 복수의 메모리 셀의 콘트롤 노드에 선택적으로 접속된 복수의 워드선 (W0-Wn),
    상기 복수의 메모리 셀의 제 1 전류 노드에 선택적으로 접속된 복수의 데이터선 (B0-Bn), 및
    선택 워드선상의 제 1 전압, 비선택 워드선상의 제 2 전압, 선택 데이터선상의 제 3 전압 그리고 비선택 데이터선상의 제 4 전압을 변화시키기 위하여 상기 복수의 워드선 및 상기 복수의 데이터선에 접속된 전압 제어기 (12/13/14/15/16/17) 를 구비하되,
    상기 전압 제어기는 상기 프로그래밍 동작에서 제 1 시간 기간 (g-h 및 k-m) 및 제 2 기간 (t12) 을 정의하고,
    상기 제 1 전압 내지 상기 제 4 전압은 상기 전기장이 상기 제 1 시간 기간에서 상기 캐리어를 상기 선택 워드선 및 상기 비선택 데이터선에 접속된 비선택 메모리 셀의 캐리어 축적층으로부터 상기 비선택 데이터선으로 약하게 가속하게 하고,
    상기 제 1 전압 내지 상기 제 4 전압은 상기 전기장이 상기 캐리어를 상기 비선택 데이터선으로부터 상기 비선택 메모리 셀의 상기 캐리어 축적층으로 약하게 가속하게 하고, 상기 캐리어를 상기 선택 데이터선으로부터 상기 선택 워드선 및 상기 선택 데이터선에 접속된 상기 선택 메모리 셀의 캐리어 축적층으로 강하게 가속하게 하는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 시간 기간은 제 1 서브 시간 기간 (t11 즉, g-h) 및 제 2 서브 시간 기간 (k-m) 으로 분할되고, 상기 제 1 서브 시간 기간 및 상기 제 2 서브 시간 기간은 각각 상기 제 2 시간 기간전과 상기 제 2 시간 기간후에 제공되는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  3. 제 2 항에 있어서, 상기 캐리어는 전자이고, 상기 전압 제어기는 상기 제 1 서브 시간 기간, 상기 제 2 시간 기간 그리고 상기 제 2 서브 시간 기간에서 상기 제 3 전압 및 상기 제 4 전압을 제 1 레벨 (GND) 및 상기 제 1 레벨보다 높은 제 2 레벨 (VPP/2) 로 계속적으로 고정하고,
    상기 전압 제어기는 상기 제 1 전압을 상기 제 1 서브 시간 기간과 상기 제 2 시간 기간 사이에서 상기 제 1 레벨 (GND) 로부터 상기 제 2 레벨 (VPP/2) 보다 높은 제 3 레벨 (VPP) 로, 그리고 상기 제 2 시간 기간과 상기 제 2 서브 시간 기간 사이에서 상기 제 3 레벨로부터 상기 제 1 레벨로 변화시키고,
    상기 제 2 시간 기간은 상기 제 1 서브 시간 기간후 제 3 서브 시간 기간 (t13, 즉, h-i), 상기 제 3 서브 시간 기간후 제 4 서브 시간 기간 (t14, 즉, i-j), 및 상기 제 4 서브 시간 기간과 상기 제 2 서브 시간 기간 사이의 제 5 서브 시간 기간 (j-k) 으로 분할되고,
    상기 전압 제어기는 상기 제 3 서브 시간 기간에서 상기 제 2 전압을 상기 제 1 레벨 (GND) 로 유지하고, 상기 제 2 전압을 상기 제 3 서브 시간 기간과 상기 제 4 서브 시간 기간 사이에서 상기 제 1 레벨 (GND) 로부터 상기 제 2 레벨 (VPP/2) 로 그리고 상기 제 4 서브 시간 기간과 상기 제 5 서브 시간 기간 사이에서 상기 제 2 레벨로부터 상기 제 1 레벨로 변화시키는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 4 서브 시간 기간 (t14) 은 상기 제 1 서브 시간 기간 (t11) 과 상기 제 3 서브 시간 기간 (t13) 의 합과 같거나 보다 큰 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  5. 제 3 항에 있어서, 상기 제 3 레벨 (VPP) 은 상기 제 1 레벨 (GND) 에 대하여 상기 제 2 레벨 (VPP/2) 보다 두 배 높은 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 레벨은 접지 레벨 (GND) 인 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 전압 제어기는 상기 선택 메모리 셀의 소거 동작 동안 제 3 시간 기간 (t1, 즉, a-b / t1, 즉, e-f) 과 제 4 시간 기간 (t2, 즉, b-e) 사이에서 상기 제 1 전압 레벨, 상기 제 2 전압 레벨, 상기 제 3 전압 레벨 그리고 상기 제 4 전압 레벨을 더 변화시키는 반도체 비휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 3 시간 기간은 제 1 서브 시간 기간 (t1) 및 제 2 서브 시간 기간 (e-f) 으로 분할되고, 상기 제 1 서브 시간 기간 및 상기 제 2 서브 시간 기간은 각각 상기 제 4 시간 기간전과 상기 제 4 시간 기간후에 제공되는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  9. 제 8 항에 있어서, 상기 캐리어는 전자이고, 상기 전압 제어기는 상기 제 1 서브 시간 기간, 상기 제 4 시간 기간, 및 상기 제 2 서브 시간 기간에서 상기 제 1 전압 및 상기 제 2 전압을 제 1 레벨 (GND) 및 상기 제 1 레벨보다 높은 제 2 레벨 (VPP/2) 로 계속적으로 고정하고,
    상기 전압 제어기는 상기 제 3 전압을 상기 제 1 서브 시간 기간과 상기 제 4 시간 기간 사이에서 상기 제 1 레벨 (GND) 로부터 상기 제 2 레벨보다 높은 제 3 레벨 (VPP) 로 그리고 상기 제 4 시간 기간과 상기 제 2 서브 시간 기간 사이에서 상기 제 3 레벨로부터 상기 제 1 레벨로 변화시키고,
    상기 제 4 시간 기간은 상기 제 1 서브 시간 기간후 제 3 서브 시간 기간 (t3, 즉, b-c), 상기 제 3 서브 시간 기간후 제 4 서브 시간 기간 (t4, 즉, c-d) 그리고 상기 제 4 서브 시간 기간과 상기 제 2 서브 시간 기간 사이에서 제 5 서브 시간 기간 (d-e) 으로 분할되고,
    상기 전압 제어기는 상기 제 3 서브 시간 기간에서 상기 제 4 전압을 상기 제 1 레벨 (GND) 로 유지하고, 상기 제 4 전압을 상기 제 3 서브 시간 기간과 상기 제 4 서브 시간 기간 사이에서 상기 제 1 레벨 (GND) 로부터 상기 제 2 레벨 (VPP/2) 로, 그리고 상기 제 4 서브 시간 기간과 상기 제 5 서브 시간 기간 사이에서 상기 제 2 레벨로부터 상기 제 1 레벨로 변화시키는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  10. 제 9 항에 있어서, 상기 제 3 레벨 (VPP) 은 상기 제 1 레벨에 대하여 상기 제 2 레벨 (VPP/2) 보다 두 배 높고, 상기 제 1 서브 시간 기간과 상기 제 2 서브 시간 기간의 합은 상기 제 4 시간 기간의 1/10인 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  11. 제 10 항에 있어서, 상기 제 1 레벨은 접지 레벨 (GND) 인 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  12. 제 1 항에 있어서, 상기 복수의 데이터선은 상기 제 1 전류 노드로서 각각 역할하는 드레인 노드에 선택적으로 접속되는 비트선 (B0-Bn) 이고, 상기 전압 제어기는,
    상기 복수의 워드선에 접속되고, 제 1 어드레스 신호에 응답하여 상기 선택 워드선상의 상기 제 1 전압 및 상기 비선택 워드선상의 상기 제 2 전압을 변화시키는 행 선택기 (12),
    상기 비트선에 접속되고, 제 2 어드레스 신호에 응답하여 상기 선택 비트선상의 상기 제 3 전압 및 상기 비선택 비트선상의 상기 제 4 전압을 변화시키는 열 선택기/데이터 인터페이스 (13),
    상기 프로그래밍 동작에서 상기 제 1 시간 기간 및 상기 제 2 시간 기간을 정의하는 상기 열 선택기/데이터 인터페이스와 상기 행 선택기에 접속된 타이밍 발생기 (14/15/16/17) 를 포함하는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
  13. 제 12 항에 있어서, 상기 타이밍 발생기는 상기 선택 메모리 셀의 소거 동작 동안 제 3 시간 기간 및 제 4 시간 기간을 더 정의하고,
    제 1 레벨, 상기 제 1 레벨보다 높은 제 2 레벨 그리고 상기 제 1 레벨에 대하여 상기 제 2 레벨보다 두 배 높은 제 3 레벨을 발생하고 상기 제 1 레벨을 공급하는 전원부 (17),
    상기 제 1 시간 기간, 상기 제 2 시간 기간, 상기 제 3 시간 기간 그리고 상기 제 4 시간 기간을 정의하는 서로 펄스폭이 다른 복수의 클록 신호 (CK1/CK2/CK3) 를 발생하는 클록 발생기 (16),
    상기 제 1 시간 기간 및 상기 제 2 시간 기간에서 상기 프로그래밍 동작 및 상기 소거 동작중 하나를 나타내는 내부 제어 신호 (ERASE/WRITE) 에 응답하여, 상기 제 1 레벨, 상기 제 2 레벨 그리고 상기 제 3 레벨을 상기 행 선택기에 선택적으로 공급하는 제 1 타이밍 제어기 (14), 및
    상기 제 3 시간 기간 및 상기 제 4 시간 기간에서 상기 내부 제어 신호에 응답하여 상기 제 1 레벨, 상기 제 2 레벨 그리고 상기 제 3 레벨을 상기 열 선택기/데이터 인터페이스에 선택적으로 공급하는 제 2 타이밍 제어기 (15) 를 포함하는 것을 특징으로 하는 반도체 비휘발성 메모리 장치.
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