KR20080039053A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법 Download PDF

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Abstract

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램, 독출 및 소거 방법이 개시된다. 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이 및 전압 제어부를 구비한다. 메모리 셀 어레이는 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비한다. 이 때 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어진다. 전압 제어부는 상기 제 1 선택 트랜지스터들과 연결되는 제 1 선택라인들과 상기 메모리 셀 트랜지스터들과 연결되는 워드라인들로는 상기 복수의 메모리 블록들에 대응하는 복수의 블록선택신호들에 응답하여 각각 제 1 선택라인전압들과 워드라인전압들을 제공하며, 상기 제 2 선택 트랜지스터들과 연결되는 제 2 선택라인들로 직접 제 2 선택라인전압을 제공한다. 본 발명의 실시예에 따른 불휘발성 메모리 장치는 접지 선택 라인을 공통으로 사용함으로써 불휘발성 메모리 장치의 면적을 감소시킬 수 있으며, 접지 선택 라인을 용이하게 제어할 수 있는 장점이 있다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램, 독출 및 소거 방법{Non-volatile memory device and method for programming, reading, and erasing thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1 일반적인 낸드형 플래시 메모리 장치의 블록도이다.
도 2는 플래시 메모리 장치에서의 독출 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 블록도이다.
본 발명은 불휘발성 메모리 장치에 관한 것으로, 구체적으로는 접지 선택 라인들을 공통으로 연결함으로써 접지 선택 라인을 용이하게 제어할 수 있는 불휘발성 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있다. 특히 낸드(NAND)형 플래시 메모리 장치는 복수개의 메모리 셀들이 직렬로 연결되는 스트링 구조를 가지고 있기 때문에, 집적이 용이할 뿐 아니라 낮은 가격으로 공급될 수 있다. 이러한 이유로 낸드형 플래시 메모리 장치는 각종 휴대용 제품들의 데이터 메모리로서 사용되고 있다.
낸드형 플래시 메모리 장치를 구성하는 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램되거나 소거된다. 셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지전압(예를 들어, 0V)을 인가하고, 반도체 기판(또는 벌크)에 전원전압보다 높은 고전압(예를 들어, 20V)을 인가함으로써 이루어진다.
이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 플로팅 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계전압은 음의 방향(예를 들어 -3V 이하)으로 이동된다. 일반적으로, 이러한 상태는 데이터 ‘1’로 정의되며, 이 때의 메모리 셀을 ‘온 셀’이라 한다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원전압보다 높은 고전압(예를 들어, 18V)을 인가하고, 드레인 및 벌크에 접지전압을 인가함으로써 이루어진다. 이러한 프로그램 바이어스 조건 하에서, 전자들은 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때, 프로그램된 셀 트랜지스터의 임계전압은, 양의 방향(예를 들어 +1V 이상)으로 이동된다. 일반적으로 이러한 상태는 데이터 ‘0’으로 정의되며, 이 때의 메모리 셀을 ‘온 셀’이라 한다.
도 1 일반적인 낸드형 플래시 메모리 장치의 블록도이다.
낸드형 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array; 110), 로우 선택 회로(row selecting circuit; 130, 또는 로우 디코더 회로; row decoder circuit), 페이지 버퍼 회로(page buffer circuit; 150, 또는 데이터 감지 및 래치 회로; data sensing and latching circuit), 및 컬럼 디코더 회로(column decoder circuit; 170)를 구비한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK0~BLKn, n 은 양의 정수)로 구성되며, 각 메모리 블록은 복수의 셀 스트링들을 포함한다. 도 1에 도시된 바와 같이, 각 스트링은 대응하는 비트 라인(예를 들면, BL0)에 연결되는 스트링 선택 트랜지스터(string selecting transistor; SST), 공통 소오스 라인(common source line; CSL)에 연결되는 접지 선택 트랜지스터(ground selecting transistor; GST), 그리고 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 연결되는 메모리 셀 트랜지스터들(MC15~MC0)로 구성된다. 메모리 셀 트랜지스터들(MC15~MC0)은 각각 메모리 셀을 구성한다. 도 1에는 16개의 메모리 셀들이 연결되는 구성이 도시되어 있으나, 8개, 32개 등 다양한 개수의 셀들이 연결될 수도 있다.
스트링 선택 트랜지스터(SST), 메모리 셀들(MC15~MC0) 그리고 접지 선택 트랜지스터(GST)는 스트링 선택 라인(SSL), 워드 라인들(WL15~WL0) 그리고 접지 선택 라인(GSL)에 각각 연결되어 있다. 상기 라인들(SSL, WL15~WL0, GSL)에 대응하는 블록 선택 트랜지스터들(BS17~BS0)은 블록 선택 신호(BS)에 의해서 공통으로 제어된다.
한편, 로우 선택 회로(130)는 블록 선택 트랜지스터들(BS0~BS17)을 통해 워 드 라인들(WL0~WL15) 중 어느 하나의 워드 라인(또는 페이지)을 선택한다. 페이지 버퍼 회로(150)는 선택되는 페이지의 메모리 셀들에 저장될 데이터를 임시적으로 저장하거나, 선택되는 페이지의 메모리 셀들에 저장된 데이터를 감지하는 역할을 수행한다. 페이지 버퍼 회로(150)는 선택되는 페이지에 관련된 열들 즉, 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들(또는 데이터 감지 및 래치 블록들)로 구성되어 있다. 선택되는 페이지의 메모리 셀들로부터 감지되는 데이터 비트들은 컬럼 디코더 회로(170)를 통해 소정 단위(예를 들어, 바이트 단위: X8)로 외부로 출력된다.
도 2는 플래시 메모리 장치에서의 독출 동작을 설명하기 위한 도면이다. 플래시 메모리 장치(200)에서 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 모두 금속 스트랩핑(metal strapping) 되어 있다.
독출 동작이 이루어지기 전인 스탠바이 상태에서, 메모리 셀 어레이의 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 모두 접지전압으로 디스차지 된다. 독출 동작이 이루어지는 경우, 선택 블록의 블록 선택 신호(BS)는 전원전압(예를 들어, VPP)으로 되고 비선택 블록의 블록 선택 신호(BS)는 접지전압(예를 들어, 0V)이 되며, 이에 따라 선택블록에 대해서만 독출 동작이 수행된다.
선택블록에서의 동출 동작 시, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 모두 접지전압(0V)에서 독출전압(VREAD)으로 상승한다. 또한, 선택블록에서 선택되지 않은 워드라인(WL0~WLm-1, WLm+1~WLn)에는 독출전압(VREAD)이 인가되고, 선택된 워드라인(WLm)으로는 접지전압(0V)이 인가되며, 이에 따라 셀 트랜지 스터에 저장된 데이터가 독출 되어 출력된다.
독출 동작 시 로우 선택 회로의 동작을 살펴보면, 로우 선택 회로는 선택블록의 접지 선택 트랜지스터를 턴온(turn-on)시켜 선택블록의 접지 선택 라인으로 접지전압(VREAD)이 인가되도록 하고, 비선택블록의 접지 선택 트랜지스터를 턴오프(turn-off)시켜 비선택블록의 접지 선택 라인에는 스탠바이 상태의 전압, 즉 접지전압(0V)이 유지되도록 한다.
그러나 상술한 바와 같이 도 2의 불휘발성 메모리 장치에서는 독출 동작 시 로우 선택 회로가 각각의 블록마다 구비되는 접지 선택 트랜지스터를 각각 제어하므로 로우 선택 회로의 제어 동작에 부담이 가중되는 문제점이 있다. 또한 메모리 블록 마다 접지 선택 트랜지스터가 구비되므로 불휘발성 메모리 장치의 면적이 증가하는 문제점이 있다. 따라서 로우 선택 회로의 제어 동작에 부담을 줄여주는 동시에 칩 크기를 줄일 필요성이 있다.
본 발명이 이루고자하는 기술적 과제는 접지 선택 라인들을 공통으로 연결함으로써 접지 선택 라인을 용이하게 제어할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 접지 선택 라인들을 공통으로 연결함으로써 접지 선택 라인을 용이하게 제어할 수 있는 불휘발성 메모리 장치의 프로그램, 독출 및 소거 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이 및 전압 제어부를 구비한다. 메모리 셀 어레이는 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비한다. 이 때 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어진다. 전압 제어부는 상기 제 1 선택 트랜지스터들과 연결되는 제 1 선택라인들과 상기 메모리 셀 트랜지스터들과 연결되는 워드라인들로는 상기 복수의 메모리 블록들에 대응하는 복수의 블록선택신호들에 응답하여 각각 제 1 선택라인전압들과 워드라인전압들을 제공하며, 상기 제 2 선택 트랜지스터들과 연결되는 제 2 선택라인들로 직접 제 2 선택라인전압을 제공한다.
이 때 상기 제 2 선택라인들은 공통으로 연결되는 것을 특징으로 하는 것이 바람직하다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 상기 복수의 블록들 중 소정의 동작이 수행되는 블록을 선택하기 위한 상기 블록선택신호들을 상기 전압 제공부로 제공하는 로우 선택 회로를 더 구비할 수 있다.
이 때 상기 소정의 동작이 수행되는 블록에 대응하는 블록선택신호의 전압레벨은 제 1 선택전압레벨이고, 상기 소정의 동작이 이루어지지 않는 블록에 대응하는 선택하는 블록선택신호의 전압레벨은 제 2 선택전압레벨인 것이 바람직하다.
또한 상기 제 1 선택라인은 스트링 선택 라인이고, 상기 제 2 선택라인은 접지 선택 라인인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 장치의 독출 방법은 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이를 구비하는 불휘발성 메모리 장치를 독출하고, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어지며, 독출명령 및 어드레스명령에 응답하여 상기 제 2 선택 트랜지스터에 연결되며 서로 공통으로 연결되는 제 2 선택라인들로 독출전압을 인가하는 단계, 및 상기 독출명령 및 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 블록에 대해 독출동작을 수행하는 단계를 구비한다.
상기 독출동작을 수행하는 단계는 상기 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 독출동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 제공하는 단계, 및 상기 선택된 블록의 제 1 선택 트랜지스터와 연결되는 제 1 선택라인 및 상기 선택된 블록의 메모리 셀 트랜지스터들에 연결되는 워드라인들 중 선택되지 않은 워드라인으로 독출전압을 인가하고, 선택된 워드라인으로 접지전압을 인가하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이를 구비하는 불휘발성 메모리 장치를 프로그램하고, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어지며, 프로그램명령 및 어드레스명령에 응답하여 상기 제 2 선택 트랜지스터에 연결되며 서로 공통으로 연결되는 제 2 선택라인들로 접지전압을 인가하는 단계, 및 상기 프로그램명령 및 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 블록에 대해 프로그램동작을 수행하는 단계를 구비한다.
상기 프로그램동작을 수행하는 단계는, 상기 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 프로그램동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 제공하는 단계, 및 상기 선택된 블록의 제 1 선택 트랜지스터와 연결되는 제 1 선택라인으로 접지전압을 인가하고, 상기 선택된 블록의 메모리 셀 트랜지스터들에 연결되는 워드라인들 중 선택되지 않은 워드라인으로 통과전압을 인가하고, 그리고 선택된 워드라인으로 프로그램전압을 인가하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 장치의 소거 방법은 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이를 구비하는 불휘발성 메모리 장치를 소거하고, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어지며, 소거명령 및 어드레스명령에 응답하여 상기 제 2 선택 트랜지스터에 연결되며 서로 공통으로 연결되는 제 2 선택라인들로 소거전압을 인가하는 단계, 및 상기 소거명령 및 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 블록에 대해 소거동작을 수행하는 단계를 구비한다.
소거동작을 수행하는 단계는, 상기 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 소거동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 제공하는 단계, 및 상기 선택된 블록의 제 1 선택 트랜지스터와 연결되는 제 1 선택라인 및 상기 선택된 블록의 메모리 셀 트랜지스터들에 연결되는 워드라인들 중 선택되지 않은 워드라인으로 소거전압을 인가하고, 그리고 선택된 워드라인으로 접지전압을 인가하는 단계를 구비한다.
또한 상기 제 1 선택라인은 스트링 선택 라인이고, 상기 제 2 선택라인은 접지 선택 라인인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 블록도로 불휘발성 메모리 장치(300)가 독출동작을 수행하는 경우를 설명하기 위한 도면이다. 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310) 및 전압 제어부(330)를 구비하며, 로우 선택회로(350)를 더 구비할 수 있다.
도 1에서 설명한 바와 같이, 메모리 셀 어레이(310)는 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비할 수 있으며, 하나의 블록만 구비할 수도 있다.
각각의 셀 스트링은 제 1 선택 트랜지스터(SST), 제 2 선택 트랜지스터(GST), 및 제 1 선택 트랜지스터(SST)와 제 2 선택 트랜지스터(GST) 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터(MC)로 이루어진다. 본 발명의 실시예에서 제 1 선택 트랜지스터(SST)는 스트링 선택 트랜지스터이고 제 2 선택 트랜지스터(GST)는 접지 선택 트랜지스터인 것이 바람직하다. 이하의 설명에서는 제 1 선택 트랜지스터(SST)와 제 2 선택 트랜지스터(GST)가 각각 스트링 선택 트랜지스터이고 접지 선택 트랜지스터인 것으로 하여 설명한다.
전압 제어부(330)는 블록선택신호(BS)에 응답하여 제 1 선택라인들(SSL)과 워드라인들(WL)으로 제 1 선택라인전압과 워드라인전압들을 제공한다. 구체적으로, 전압 제어부(300), 블록선택신호(BS)에 응답하여 선택블록의 블록 선택 트랜지스터들(BS0, BS1)를 턴-온시키고, 비선택 블록의 블록 선택 트랜지스터들(BS0, BS1)은 턴-오프시키는 방식으로, 제 1 선택라인들(SSL)과 워드라인들(WL)으로 제 1 선택라인전압과 워드라인전압들을 제공한다.
이 때 복수의 블록선택신호들(BS)은 복수의 메모리 블록들 중 소정의 동작(예를 들어, 독출동작, 프로그램동작, 또는 소거동작)이 수행되는 메모리블록을 선택하기 위한 신호로, 복수의 메모리 블록들에 각각 대응된다. 또한 소정의 동작이 수행되는 블록에 대응하는 블록선택신호(BS)의 전압레벨은 제 1 선택전압레벨(예를 들어, VPP)이고, 소정의 동작이 이루어지지 않는 블록에 대응하는 선택하는 블록선택신호의 전압레벨은 제 2 선택전압레벨(예를 들어, OV)인 것이 바람직하다.
한편, 불휘발성 메모리 장치(300)는 로우 선택회로(350)를 더 구비할 수 있으며, 로우 선택회로(350)는 소정의 동작 시 입력되는 어드레스명령에 응답하여 복수의 블록선택신호들(BS)을 출력한다. 본 발명의 실시예에서는 로우 선택회로(350)와 전압 제어부(330)가 각각 구비되는 것으로 설명하나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 로우 선택회로(350)와 전압 제어부(330)를 하나의 구성으로 하여 로우 디코더로 구현할 수도 있을 것이다.
전압 제어부(330)는 블록선택신호들(BS)에 응답하여 제 1 선택라인들(SSL)과 워드라인들(WL)로 각각 제 1 선택라인전압들과 워드라인전압들을 제공하는데 반해, 제 2 선택라인들(GSL)로 블록선택신호들(BS)에 관계 없이 직접 제 2 선택라인전압을 제공한다. 도 3에 도시된 바와 같이, 제 2 선택라인들(GSL)은 서로 공통으로 연결되는 것이 바람직하다.
좀 더 구체적으로 설명하면, 제 1 선택 트랜지스터들(SST)은 제 1 선택라인들(SSL, 즉 스트링 선택 라인들)과 연결되며, 제 1 선택라인전압들(즉, 스트링선택라인전압들)은 블록 선택 트랜지스터(BSn+1)를 통해 제 1 선택라인들(SSL)로 인가된다. 또한, 메모리 셀 트랜지스터들(MC)은 워드라인들(WL)과 연결되며, 워드라인전압들은 블록 선택 트랜지스터(BS0 내지 BSn)를 통해 워드라인들(WL)로 인가된다.
한편 도 1(또는 도 2)와 달리, 본 발명의 실시예에서 제 2 선택라인전압들(즉 접지선택라인전압들)은 직접 제 2 선택라인들로 제공된다. 즉 도 3에 도시된 바와 같이, 메모리 셀 어레이(310)로 제 2 선택라인전압을 공급하기 위한 제 2 선택라인들(GSL)은 모두 공통으로 연결되어 있다. 따라서 전압 제어부(330)는 각각의 블록 별로 제 2 선택라인들(GSL)을 개별적으로 제어할 필요 없이, 한 번에 제 2 선택라인들을 제어할 수 있으므로, 본 발명에서는 제 2 선택라인들(GSL)의 쉽게 제어할 수 있다.
또한 도 2의 불휘발성 메모리 장치와 비교할 때, 본 발명의 실시예에서는 공통으로 연결되는 제 2 선택라인들(GSL)을 각각의 메모리 블록 별로 금속 스트래핑(metal strappping) 할 필요가 없어지므로, 제 2 선택라인들(GSL)을 제어하기 위한 트랜지스터(GST)를 없앨 수 있다. 따라서 불휘발성 메모리 장치의 면적을 줄일 수 있으므로, 불휘발성 메모리 장치를 칩으로 만드는 경우 칩 크기를 줄일 수 있다.
한편 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작과 관련하여, 본 발명에서와 같이 접지 선택 라인들(GSL)을 공통으로 연결하는 경우에도, 독출동작 시 비선택 블록의 제 2 선택라인(GSL)에도 독출전압(VREAD)가 인가되나 비선택 블록의 제 1 선택라인은 접지전압(0V)으로 유지되므로 비선택 블록의 스트링들은 비트라인에 연결되지 않는다. 따라서 독출동작 시 비선택 블록의 제 2 선택라인(GSL)으로 인가되는 독출전압(VREAD)에 의해 불휘발성 메모리 장치(300)의 독출동작이 영향을 받는 일은 없다.
또한 프로그램동작 또는 소거동작의 경우에는 비선택 블록의 제 1 선택라인(SSL)과 제 2 선택라인(GSL)으로는 동일한 전압(접지전압 또는 소거전압)이 인가되므로, 제 2 선택라인들(GSL)을 공통으로 연결하여 사용하는 것이 더욱 효율적이다.
이하에서는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작에 대해 간단히 설명한다. 이하의 설명에서는 본 발명의 특징적인 동작에 대해서 설명하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이하의 설명에서 특별히 설명하는 것을 제외한 다른 동작들에 대해서는 종래의 불휘발성 메모리 장치의 동작을 이용하여 용이하게 이해할 수 있을 것이다.
먼저 독출동작 시, 독출명령 및 어드레스명령에 응답하여 제 2 선택라인들(GSL)로 독출전압(VREAD)이 인가된다. 본 발명의 실시예에서 제 2 선택라인들(GSL)은 서로 공통으로 연결되므로 한 번에 의해 제 2 선택라인들(GSL)로 독출전압을 인가할 수 있다. 그 후, 독출명령 및 어드레스명령에 응답하여 복수의 메모리 블록들 중 선택된 블록에 대해 독출동작이 수행된다.
구체적으로, 로우 선택회로(350)는 어드레스명령에 응답하여 복수의 메모리 블록들 중 독출동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 출력한다. 전압 제어부(330)는 독출동작이 수행되도록 제 1 선택라인(SSL) 및 워드라인들(WL0 내지 WLn)로 소정의 레벨을 갖는 전압신호를 인가한다. 즉, 전압 제어부(330)는 선택된 블록의 제 1 선택라인(SSL)과 선택되지 않은 워드라인으로 독출전압(VREAD)을 인가하고, 선택된 워드라인으로 접지전압(0V)을 인가한다. 이러한 바이어스 조건 하에서 독출동작이 수행된다.
프로그램동작 시, 프로그램명령 및 어드레스명령에 응답하여 제 2 선택라인들(GSL)로 접지전압(0V)이 인가된다. 본 발명의 실시예에서 제 2 선택라인들(GSL)은 서로 공통으로 연결되므로 한 번에 의해 제 2 선택라인들(GSL)로 접지전압(0V) 을 인가할 수 있다. 그 후, 프로그램명령 및 어드레스명령에 응답하여 복수의 메모리 블록들 중 선택된 블록에 대해 프로그램동작이 수행된다.
구체적으로, 로우 선택회로(350)는 어드레스명령에 응답하여 복수의 메모리 블록들 중 프로그램동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 출력한다. 전압 제어부(330)는 프로그램동작이 수행되도록 제 1 선택라인(SSL), 및 워드라인들(WL0 내지 WLn)로 소정의 레벨을 갖는 전압신호를 인가한다. 즉, 전압 제어부(330)는 선택된 블록의 제 1 선택라인(SSL)으로 접지전압(0V)을 인가하고, 선택되지 않은 워드라인으로 통과전압을 인가하고, 그리고 선택된 워드라인으로 프로그램전압을 인가한다. 이러한 바이어스 조건 하에서 프로그램동작이 수행된다.
소거동작 시, 소거명령 및 어드레스명령에 응답하여 제 2 선택라인들(GSL)로 소거전압(0V)이 인가된다. 본 발명의 실시예에서 제 2 선택라인들(GSL)은 서로 공통으로 연결되므로 한 번에 의해 제 2 선택라인들(GSL)로 소거전압을 인가할 수 있다. 그 후, 소거명령 및 어드레스명령에 응답하여 복수의 메모리 블록들 중 선택된 블록에 대해 소거동작이 수행된다.
구체적으로, 로우 선택회로(350)는 어드레스명령에 응답하여 복수의 메모리 블록들 중 소거동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 출력한다. 전압 제어부(330)는 소거동작이 수행되도록 제 1 선택라인(SSL), 및 워드라인들(WL0 내지 WLn)로 소정의 레벨을 갖는 전압신호를 인가한다. 즉, 전압 제어부(330)는 선택된 블록의 제 1 선택라인(SSL) 및 선택되지 않은 워드라인으로 소거 전압을 인가하고, 그리고 선택된 워드라인으로 접지전압(0V)을 인가한다. 이러한 바이어스 조건 하에서 프로그램동작이 수행된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시예에 따른 불휘발성 메모리 장치는 접지 선택 라인을 공통으로 사용함으로써 불휘발성 메모리 장치의 면적을 감소시킬 수 있으며, 접지 선택 라인을 용이하게 제어할 수 있는 장점이 있다.

Claims (14)

  1. 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이로서, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어지는, 메모리 셀 어레이; 및
    상기 제 1 선택 트랜지스터들과 연결되는 제 1 선택라인들과 상기 메모리 셀 트랜지스터들과 연결되는 워드라인들로는 상기 복수의 메모리 블록들에 대응하는 복수의 블록선택신호들에 응답하여 각각 제 1 선택라인전압들과 워드라인전압들을 제공하며, 상기 제 2 선택 트랜지스터들과 연결되는 제 2 선택라인들로 직접 제 2 선택라인전압을 제공하는 전압 제어부를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 선택라인들은 공통으로 연결되는 것을 특징으로 하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 블록들 중 소정의 동작이 수행되는 블록을 선택하기 위한 상기 블록선택신호들을 상기 전압 제공부로 제공하는 로우 선택 회로를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 소정의 동작이 수행되는 블록에 대응하는 블록선택신호의 전압레벨은 제 1 선택전압레벨이고, 상기 소정의 동작이 이루어지지 않는 블록에 대응하는 선택하는 블록선택신호의 전압레벨은 제 2 선택전압레벨인 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 선택라인은 스트링 선택 라인이고, 상기 제 2 선택라인은 접지 선택 라인인 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이를 구비하는 불휘발성 메모리 장치를 독출하는 방법으로서, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어지는, 방법에 있어서,
    독출명령 및 어드레스명령에 응답하여 상기 제 2 선택 트랜지스터에 연결되며 서로 공통으로 연결되는 제 2 선택라인들로 독출전압을 인가하는 단계; 및
    상기 독출명령 및 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 블록에 대해 독출동작을 수행하는 단계를 구비하는 것을 특징으로 하는 독출 방법.
  7. 제 6 항에 있어서, 상기 독출동작을 수행하는 단계는,
    상기 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 독출동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 제공하는 단계; 및
    상기 선택된 블록의 제 1 선택 트랜지스터와 연결되는 제 1 선택라인 및 상기 선택된 블록의 메모리 셀 트랜지스터들에 연결되는 워드라인들 중 선택되지 않은 워드라인으로 독출전압을 인가하고, 선택된 워드라인으로 접지전압을 인가하는 단계를 구비하는 것을 특징으로 하는 독출 방법.
  8. 제 6 항에 있어서,
    상기 제 1 선택라인은 스트링 선택 라인이고, 상기 제 2 선택라인은 접지 선택 라인인 것을 특징으로 하는 독출 방법.
  9. 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이를 구비하는 불휘발성 메모리 장치를 프로그램하는 방법으로서, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나 의 메모리 셀 트랜지스터로 이루어지는, 방법에 있어서,
    프로그램명령 및 어드레스명령에 응답하여 상기 제 2 선택 트랜지스터에 연결되며 서로 공통으로 연결되는 제 2 선택라인들로 접지전압을 인가하는 단계; 및
    상기 프로그램명령 및 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 블록에 대해 프로그램동작을 수행하는 단계를 구비하는 것을 특징으로 하는 프로그램 방법.
  10. 제 9 항에 있어서, 상기 프로그램동작을 수행하는 단계는,
    상기 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 프로그램동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 제공하는 단계; 및
    상기 선택된 블록의 제 1 선택 트랜지스터와 연결되는 제 1 선택라인으로 접지전압을 인가하고, 상기 선택된 블록의 메모리 셀 트랜지스터들에 연결되는 워드라인들 중 선택되지 않은 워드라인으로 통과전압을 인가하고, 그리고 선택된 워드라인으로 프로그램전압을 인가하는 단계를 구비하는 것을 특징으로 하는 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 제 1 선택라인은 스트링 선택 라인이고, 상기 제 2 선택라인은 접지 선택 라인인 것을 특징으로 하는 프로그램 방법.
  12. 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비하는 메모리 셀 어레이를 구비하는 불휘발성 메모리 장치를 소거하는 방법으로서, 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어지는, 방법에 있어서,
    소거명령 및 어드레스명령에 응답하여 상기 제 2 선택 트랜지스터에 연결되며 서로 공통으로 연결되는 제 2 선택라인들로 소거전압을 인가하는 단계; 및
    상기 소거명령 및 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 선택된 블록에 대해 소거동작을 수행하는 단계를 구비하는 것을 특징으로 하는 소거 방법.
  13. 제 12 항에 있어서, 상기 소거동작을 수행하는 단계는,
    상기 어드레스명령에 응답하여 상기 복수의 메모리 블록들 중 소거동작이 수행되는 메모리 블록을 선택하기 위한 블록선택신호들을 제공하는 단계; 및
    상기 선택된 블록의 제 1 선택 트랜지스터와 연결되는 제 1 선택라인 및 상기 선택된 블록의 메모리 셀 트랜지스터들에 연결되는 워드라인들 중 선택되지 않은 워드라인으로 소거전압을 인가하고, 그리고 선택된 워드라인으로 접지전압을 인가하는 단계를 구비하는 것을 특징으로 하는 소거 방법.
  14. 제 12 항에 있어서,
    상기 제 1 선택라인은 스트링 선택 라인이고, 상기 제 2 선택라인은 접지 선택 라인인 것을 특징으로 하는 소거 방법.
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US11/606,246 US7512002B2 (en) 2006-10-31 2006-11-30 Non-volatile memory device and programming, reading and erasing methods thereof
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7599225B2 (en) * 2007-07-13 2009-10-06 Macronix International Co., Ltd. Method of programming and erasing a non-volatile memory array
US7957192B2 (en) * 2007-12-31 2011-06-07 Cypress Semiconductor Corporation Read and volatile NV standby disturb
JP4846814B2 (ja) * 2009-03-13 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR101083680B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 면적을 줄일 수 있는 반도체 집적 회로 장치
US8792283B2 (en) 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
US8976600B2 (en) * 2013-03-11 2015-03-10 Macronix International Co., Ltd. Word line driver circuit for selecting and deselecting word lines
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR102504294B1 (ko) * 2016-03-25 2023-02-28 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 이에 대한 독출/검증 동작 방법
KR102633029B1 (ko) * 2016-08-22 2024-02-06 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법
KR102614083B1 (ko) * 2016-08-31 2023-12-18 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
CN110428859B (zh) * 2019-08-08 2020-09-04 长江存储科技有限责任公司 非易失性存储器及其制造方法
JP2022091503A (ja) * 2020-12-09 2022-06-21 キオクシア株式会社 半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169412B1 (ko) 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR100204804B1 (ko) * 1996-09-20 1999-06-15 윤종용 플래시 메모리 장치의 구동방법
KR100248868B1 (ko) 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
JPH1186574A (ja) 1997-09-12 1999-03-30 Sony Corp 不揮発性半導体記憶装置
JP3486079B2 (ja) 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
KR100316706B1 (ko) 1999-02-01 2001-12-12 윤종용 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
JP3913952B2 (ja) * 1999-12-28 2007-05-09 株式会社東芝 半導体記憶装置
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP3730508B2 (ja) 2000-11-13 2006-01-05 株式会社東芝 半導体記憶装置およびその動作方法
KR100385229B1 (ko) 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR20020050367A (ko) 2000-12-21 2002-06-27 박종섭 플래쉬 메모리 소자의 센싱 회로
KR100463194B1 (ko) 2001-02-16 2004-12-23 삼성전자주식회사 낸드형 플래쉬 메모리 장치의 프로그램 방법
JP3829088B2 (ja) 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP2004247026A (ja) 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP2004326974A (ja) 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及びｉｃカード
KR100535651B1 (ko) 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
KR100630535B1 (ko) 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
JP2006196061A (ja) * 2005-01-12 2006-07-27 Toshiba Corp 電圧切換回路、及びこれを用いた半導体記憶装置
US7212447B2 (en) 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
KR100687424B1 (ko) 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치

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Publication number Publication date
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CN101174470B (zh) 2012-07-11
US20080112227A1 (en) 2008-05-15

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