JP2002008383A

JP2002008383A - 不揮発性半導体メモリおよび動作方法

Info

Publication number: JP2002008383A
Application number: JP2000188627A
Authority: JP
Inventors: Kunio Tani; 国雄谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-06-23
Filing date: 2000-06-23
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】自動消去，自動書き込み等の処理時間の短縮
を実現する。【解決手段】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際に読み出し履歴の情報を第１のデータとして書
き込み保持する第１の記憶手段と、前記メモリアレイ内
の書き込み／消去可能か否かを示す不揮発性トランジス
タからなるメモリセルの内容を読み出した際にその内容
を第２のデータとして書き込み保持する第２の記憶手段
とを備え、電源立ち上げ時に、前記第１の記憶手段によ
る第１のデータと、前記第２の記憶手段による第２のデ
ータとを、ＲＳＲ（リードステータスレジスタ）９６お
よびＬＢＳＲ（ロックビットステータスレジスタ）９５
により、前記メモリセル外に記憶するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリセルとし
てロックビットを有する不揮発性トランジスタを用いた
不揮発性半導体メモリに関し、特に、高速に処理可能な
不揮発性半導体メモリに関する。

【０００２】

【従来の技術】従来のロックビットメモリを有する不揮
発性半導体メモリは、自動消去／自動書き込みを実行す
る場合、動作実行毎にロックビットメモリのデータを毎
回読み出し、消去／書き込み可能か否かを判断してい
た。また、ロックビット書き込み、ロックビットリード
時には、メモリセル以外には、書き込み／読み出し情報
を保持する手段はなく、その後に引き続き行われる自動
消去／自動書き込みでは、動作実行毎にロックビットメ
モリのデータを毎回読み出し、消去／書き込み可能か否
かを判断していた。さらに、従来のロックビットメモリ
を有する不揮発性半導体メモリに接続されるデータ処理
装置は、不揮発性半導体メモリにデータを書き込む際
は、データ書き込みするメモリブロックを消去してから
書き込むため、まずロックビットリード動作によって消
去可能か否かを判断してから消去動作を行っていた。

【０００３】

【発明が解決しようとする課題】このようにして従来技
術では、自動消去／自動書き込み処理においては、処理
モード実行中にロックビットビットメモリを毎回読み出
し、消去可能か否か書き込み可能か否かを判断してい
る。このことは、自動消去時間と自動書き込み時間の増
大になっており、特に自動書き込みを使って連続するア
ドレスに対してデータを書き込む場合、自動書き込み動
作毎にロックビットメモリのデータを読み出していたた
め、効率的な書き込み動作が出来ないという課題があっ
た。

【０００４】この発明は、このような問題点を解決する
ためになされたものであり、自動消去，自動書き込み等
の処理時間の短縮を実現し得る不揮発性半導体メモリの
提供を目的とする。

【０００５】

【課題を解決するための手段】第１の発明に係る不揮発
性半導体メモリでは、不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイで前
記メモリアレイを書き込み／消去可能か否かを示す不揮
発性トランジスタからなるメモリセルを前記メモリアレ
イ内に有し、前記メモリアレイ内の書き込み／消去可能
か否かを示す不揮発性トランジスタからなるメモリセル
を読み出した際にメモリデータを書き込み保持する記憶
手段を備え、電源立ち上げ時に、前記記憶手段により保
持されたデータを前記メモリセル外に記憶するようにし
たものである。

【０００６】第２の発明に係る不揮発性半導体メモリで
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで前記メモリアレイを
書き込み／消去可能か否かを示す不揮発性トランジスタ
からなるメモリセルを前記メモリアレイ内に有し、前記
メモリアレイ内の書き込み／消去可能か否かを示す不揮
発性トランジスタからなるメモリセルを読み出した際に
読み出し履歴の情報を第１のデータとして書き込み保持
する第１の記憶手段と、前記メモリアレイ内の書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
メモリセルの内容を読み出した際にその内容を第２のデ
ータとして書き込み保持する第２の記憶手段とを備え、
電源立ち上げ時に、前記第１の記憶手段による第１のデ
ータと、前記第２の記憶手段による第２のデータとを前
記メモリセル外に記憶するようにしたものである。

【０００７】第３の発明に係る不揮発性半導体メモリで
は、前記不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイにデータを書き込
む場合、前記第１の記憶手段によって保持された第１の
データと前記第２の記憶手段によって保持された第２の
データを参照し、前記メモリアレイのデータを書き込む
か否かを決定するようにしたものである。

【０００８】第４の発明に係る不揮発性半導体メモリで
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで前記メモリアレイを
書き込み／消去可能か否かを示す不揮発性トランジスタ
からなるメモリセルにデータを書き込む場合、前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性メ
モリからなるメモリセルにデータを書き込むと共に、前
記第１の記憶手段と前記第２の記憶手段により第１のデ
ータと第２のデータを更新するようにしたものである。

【０００９】第５の発明に係る不揮発性半導体メモリで
は、前記不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイにデータを消去す
る場合、前記第１の記憶手段によって保持された前記第
１のデータと前記第２の記憶手段によって保持された前
記第２のデータを参照し、前記メモリアレイ内のデータ
を消去するか否かを決定するようにしたものである。

【００１０】第６の発明に係る不揮発性半導体メモリで
は、前記不揮発性トランジスタからなる複数のメモリセ
ルが行列状に配置されたメモリアレイで、前記メモリア
レイを書き込み／消去可能か否かを示す不揮発性トラン
ジスタからなるメモリセルデータを読み出す場合、前記
第１の記憶手段によって保持された前記第１のデータと
前記第２の記憶手段によって保持された前記第２のデー
タを参照し、前記メモリアレイを書き込み／消去可能か
否かを示す不揮発性トランジスタからなるメモリセルの
データを読み出す必要がある場合には、データを読み出
すと共に、前記第１の記憶手段と前記第２の記憶手段に
より前記第１のデータと前記第２のデータを更新するよ
うにしたものである。

【００１１】第７の発明に係る不揮発性半導体メモリで
は、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで、前記メモリアレイ
を書き込み／消去可能か否かを示す不揮発性トランジス
タからなるメモリセルを前記メモリアレイ内に有し、前
記メモリアレイ内の書き込み／消去可能か否かを示す不
揮発性トランジスタからなるメモリセルを読み出した際
に読み出し履歴の情報を第１のデータとして書き込み保
持する第１の記憶手段と、前記メモリアレイ内の書き込
み／消去可能か否かを示す不揮発性トランジスタからな
るメモリセルの内容を読み出した際にその内容を第２の
データとして書き込み保持する第２の記憶手段とを備え
る前記不揮発性半導体メモリについて、前記不揮発性半
導体メモリに接続され、前記不揮発性半導体メモリを消
去／書き込み制御するデータ処理装置により制御するも
のにおいて、前記第１の記憶手段によって保持された前
記第１のデータと前記第２の記憶手段によって保持され
た前記第２のデータとを前記データ処理装置が参照し、
消去／書き込み可能か否かを判断するようにしたもので
ある。

【００１２】第８の発明に係る不揮発性半導体メモリの
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際にメモリデータを書き込み保持する記憶手段を
備えた不揮発性半導体メモリの動作にあたり、電源立ち
上げ時に、前記記憶手段により保持されたデータを前記
メモリセル外に記憶するようにしたものである。

【００１３】第９の発明に係る不揮発性半導体メモリの
動作方法では、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際に読み出し履歴の情報を第１のデータとして書
き込み保持する第１の記憶手段と、前記メモリアレイ内
の書き込み／消去可能か否かを示す不揮発性トランジス
タからなるメモリセルの内容を読み出した際にその内容
を第２のデータとして書き込み保持する第２の記憶手段
とを備えた不揮発性半導体メモリの動作にあたり、電源
立ち上げ時に、前記第１の記憶手段による第１のデータ
と、前記第２の記憶手段による第２のデータとを前記メ
モリセル外に記憶するようにしたものである。

【００１４】第１０の発明に係る不揮発性半導体メモリ
の動作方法では、前記不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイにデ
ータを書き込む場合、前記第１の記憶手段によって保持
された第１のデータと前記第２の記憶手段によって保持
された第２のデータを参照し、前記メモリアレイのデー
タを書き込むか否かを決定する書き込み方法を特徴とす
るものである。

【００１５】第１１の発明に係る不揮発性半導体メモリ
の動作方法では、不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで前記メ
モリアレイを書き込み／消去可能か否かを示す不揮発性
トランジスタからなるメモリセルにデータを書き込む場
合、前記メモリアレイを書き込み／消去可能か否かを示
す不揮発性メモリからなるメモリセルにデータを書き込
むと共に、前記第１の記憶手段と前記第２の記憶手段に
より第１のデータと第２のデータを更新する書き込み方
法を特徴とするものである。

【００１６】第１２の発明に係る不揮発性半導体メモリ
の動作方法では、前記不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイにデ
ータを消去する場合、前記第１の記憶手段によって保持
された前記第１のデータと前記第２の記憶手段によって
保持された前記第２のデータを参照し、前記メモリアレ
イ内のデータを消去するか否かを決定するようにした消
去方法を特徴とするものである。

【００１７】第１３の発明に係る不揮発性半導体メモリ
の動作方法では、前記不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイで、
前記メモリアレイを書き込み／消去可能か否かを示す不
揮発性トランジスタからなるメモリセルデータを読み出
す場合、前記第１の記憶手段によって保持された前記第
１のデータと前記第２の記憶手段によって保持された前
記第２のデータを参照し、前記メモリアレイを書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
メモリセルのデータを読み出す必要がある場合には、デ
ータを読み出すと共に、前記第１の記憶手段と前記第２
の記憶手段により前記第１のデータと前記第２のデータ
を更新する読み出し方法を特徴とするものである。

【００１８】第１４の発明に係る不揮発性半導体メモリ
の動作方法では、不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで、前記
メモリアレイを書き込み／消去可能か否かを示す不揮発
性トランジスタからなるメモリセルを前記メモリアレイ
内に有し、前記メモリアレイ内の書き込み／消去可能か
否かを示す不揮発性トランジスタからなるメモリセルを
読み出した際に読み出し履歴の情報を第１のデータとし
て書き込み保持する第１の記憶手段と、前記メモリアレ
イ内の書き込み／消去可能か否かを示す不揮発性トラン
ジスタからなるメモリセルの内容を読み出した際にその
内容を第２のデータとして書き込み保持する第２の記憶
手段とを備える前記不揮発性半導体メモリについて、前
記不揮発性半導体メモリに接続され、前記不揮発性半導
体メモリを消去／書き込み制御するデータ処理装置によ
り制御するにあたり、前記第１の記憶手段によって保持
された前記第１のデータと前記第２の記憶手段によって
保持された前記第２のデータとを前記データ処理装置が
参照し、消去／書き込み可能か否かを判断するようにし
たものである。

【００１９】

【発明の実施の形態】実施の形態１．以下、この発明に
よる実施の一形態を図１ないし図１９について説明す
る。図１は、この発明による不揮発性半導体メモリの全
体構成を示すブロック図である。この発明の不揮発性半
導体メモリの構成を大きく分けると、マイクロシーケン
サ１，チャージポンプ２，メモリデコーダー３，メモリ
ブロック４，アドレス／データ／制御信号ラッチ回路５
からなる。メモリ外部から、アドレスＡ（１６：０）バ
ス，データ（１５：０）バス，各種制御信号が入出力さ
れる。

【００２０】図２に、この発明の不揮発性半導体メモリ
の動作モード一覧を示す。次に、各動作モードの説明を
する。読み出し動作では、不揮発性半導体メモリ内の任
意のアドレスのデータを読み出す。ステータスレジスタ
リードは、自動消去／自動書き込みのステータス情報を
読み出す。ステータスレジスタリードでは、データＤ
（１５：０）バスから入力されるコマンド７０Ｈでモー
ドにエントリーしてＦＦＨで戻る。ステータスレジスタ
クリアは、ステータスレジスタの内容をクリアする。ス
テータスレジスタクリアでは、データＤ（１５：０）バ
スから入力されるコマンド５０Ｈでモードにエントリー
してＦＦＨで戻る。

【００２１】自動書き込みは、データＤ（１５：０）バ
スから入力されるコマンド４０Ｈでセットアップモード
に入り、次のサイクルで書き込みモードとアドレスを取
り込みモードエントリーする。自動書き込み終了後は、
ステータスレジスタの書き込みステータスを書き込む。
自動一括消去は、データ（１５：０）バスから入力され
るコマンド２０Ｈでセットアップモードに入り、次のサ
イクルで確認コマンドの２０Ｈでモードエントリーす
る。自動一括消去終了後は、ステータスレジスタに一括
消去ステータスを書き込む。自動一括消去では、自動ブ
ロック消去は、データ（１５：０）バスから入力される
コマンド２０Ｈでセットアップモードに入り、次のサイ
クルで、Ｄ０Ｈ／ブロックアドレスを取り込みモードエ
ントリーする。自動ブロック消去後は、ステータスレジ
スタに自動ブロック消去ステータスを書き込む。

【００２２】ロックビットプログラムは、データＤ（１
５：０）バスから入力されるコマンド７７Ｈでセットア
ップモードに入り、次のサイクルでブロックアドレスを
取り込みモードエントリーする。ロックビットプログラ
ム終了後は、ステータスレジスタにステータスを書き込
む。ロックビットリードは、データＤ（１５：０）バス
から入力されるコマンド７１Ｈでセットアップモードに
入り、次のサイクルでブロックアドレスを取り込みモー
ドエントリーしてロックビットのデータを読み出す。

【００２３】［マイクロシーケンサ］図３に、マイクロ
シーケンサ１のブロック図を示す。マイクロシーケンサ
１は、コマンドポート６，ステータスレジスタ７，自動
消去シーケンサ８，自動書き込みシーケンサ６９，テス
トモードシーケンサ９，パワーリセット回路１０，クロ
ック発生回路１１，デコーダ・チャージポンプ制御信号
生成回路１２，ロックビットフラグ生成回路９２，タイ
マー回路９１からなる。

【００２４】コマンドポート６は、アドレス／データ／
制御信号ラッチ回路５から送られてくる情報を元に、各
種モードの設定を行い、チャージポンプ２，メモリーデ
コーダー３，メモリブロック４を制御する。自動消去シ
ーケンサ８は、コマンドポート６の指示により、自動消
去の動作を制御する。チャージポンプ２，メモリーデコ
ーダ３，メモリブロック４の制御は、デコーダ・チャー
ジポンプ制御信号生成回路１２を介して行われる。消去
パルスの発行やポンプ立ち上げ時間設定など、自動消去
シーケンスで必要な各種時間の計測は、タイマー回路９
１を呼び出して行われる。また、自動消去時のステータ
ス状態をステータスレジスタ７に書き込む。

【００２５】自動書き込みシーケンサ６９は、コマンド
ポート６の指示により、自動書き込みの動作を制御す
る。チャージポンプ２，メモリデコーダ３の制御は、デ
コーダ・チャージポンプ制御信号生成回路１２を介して
行われる。書き込みパルスの発行やポンプ立ち上げ時間
設定など、自動書き込みシーケンスで必要な各種時間の
計測は、タイマー回路９１を呼び出して行われる。

【００２６】また、自動書き込み動作時のステータス状
態をステータスレジスタ７に書き込む。テストモードシ
ーケンサ９は、コマンドポート６の指示により、テスト
モードの動作を制御する。チャージポンプ２，モードデ
コーダ３，メモリブロック４の制御はデコーダ・チャー
ジポンプ制御信号生成回路１２を介して行われる。書き
込みパルスや、消去パルスの発行や、ポンプ立ち上げ時
間設定など、各種テストシーケンサで必要な時間の計測
は、タイマー回路９１を呼び出して行われる。

【００２７】パワーリセット回路１０は、電源の立ち上
げエッジを感知してリセット信号を内部回路に出力する
か、またはコマンドポート６経由から入力される外部リ
セット入力によって内部全ての回路をリセット状態にす
る。クロック生成回路１１は、１０ＭＨｚ相当のクロッ
クパルスを、自動消去シーケンサ８，自動書き込みシー
ケンサ６９とテストモードシーケンサ９に出力する。パ
ワーリセット回路１０により全ての回路が非動作状態と
なった時は、クロック生成回路１１も機能が停止しクロ
ック信号も停止する。

【００２８】ステータスレジスタ７は、自動消去／自動
書き込み時のステータス状態を保持し、必要であればそ
の値をコマンドポート６を介して外部に出力する。デコ
ーダ・チャージポンプ制御信号生成回路１２は、自動消
去シーケンサ８，自動書き込みシーケンサ６９，テスト
モードシーケンサ９の出力を受け、チャージポンプ２と
メモリデコーダ３，メモリブロック４を制御する制御信
号を生成する。

【００２９】ロックビットフラグ生成回路９２は、電源
立ち上げ時にパワーリセット回路１０からの信号を受け
て各メモリブロックのロックビットデータを読み出し、
ロックビットステータスレジスタとリードステータスレ
ジスタの値をセットする。また、自動消去シーケンサ８
と自動書き込みシーケンサ６９の制御により、消去／書
き込みの対象となっているメモリブロックに対応するロ
ックビットステータスレジスタとリードレジスタの値を
更新する。更に、ロックビットステータスレジスタとリ
ードレジスタの値は、自動消去シーケンサ８と自動書き
込みシーケンサ６９に対して出力される。ロックビット
の値をリードする必要がある場合には、メモリデコーダ
３とメモリブロック４に制御信号を発行しロックビット
データをリードする。タイマー回路９１は、自動消去シ
ーケンサ８，自動書き込みシーケンサ６９，ロックビッ
トフラグ生成回路９２からの信号を受け、要求のあった
時間を計測し、要求元のブロックに終了信号を返す。

【００３０】［チャージポンプ］図４に、チャージポン
プ２のブロック図を示す。チャージポンプ２は、−１１
Ｖチャージポンプ１３，＋１０Ｖチャージポンプ１４，
＋５Ｖチャージポンプ１５からなる。チャージポンプ２
は、マイクロシーケンサ１によって制御され、各チャー
ジポンプの出力は、電圧切換回路１６によってメモリデ
コーダ３とメモリブロック４に供給される。

【００３１】−１１Ｖチャージポンプは、消去用の負チ
ャージポンプであり、自動消去時に−１１Ｖの負の電圧
を発生する。＋１０Ｖチャージポンプは、書き込み／消
去用の正チャージポンプであり、書き込み時に＋１０Ｖ
の電圧を発生し、消去時に＋７Ｖの電圧を発生する。＋
５Ｖチャージポンプは、読み出し／ベリファイ用の正チ
ャージポンプであり、読み出し動作時に＋５Ｖの電圧を
発生し、書き込み／書き込みベリファイ時には＋６．５
Ｖの電圧を発生する。

【００３２】［メモリデコーダ］図５に、メモリデコー
ダー３の構成図を示す。メモリデコーダー３は、Ｙ（コ
ラム）アドレス入力バッファラッチ１９，Ｘ（ロウ）ア
ドレスラッチ１８，ブロックアドレスラッチ１７と、Ｙ
（コラム）アドレスプリデコーダ２２，Ｘ（ロウ）アド
レスプリデコーダ２１，ブロックアドレスプリデコーダ
２０からなる。

【００３３】Ｙ（コラム）アドレス入力バッファラッチ
１９，Ｘ（ロウ）アドレスラッチ１８，ブロックアドレ
スラッチ１７は、マイクロシーケンサ１から送られてき
た１７ビットのアドレスＡ（１６：０）をラッチする。
ラッチされたアドレスは、Ｙ（コラム）アドレスプリデ
コーダ２２、Ｘ（ロウ）アドレスプリデコーダ２１，ブ
ロックアドレスプリデコーダ２０においてアドレスのプ
リデコード処理が行われ、メモリブロック４に対してプ
リデコードされたアドレスを出力する。

【００３４】［メモリブロック］図５にメモリブロック
４の構成図を示す。メモリブロック４は、８ＫＢのメモ
リブロック〔４〕：２３，３２ＫＢのメモリブロック

〔０〕：２４，３２ＫＢのメモリブロック〔１〕：２
５，３２ＫＢのメモリブロック〔２〕：２６，３２ＫＢ
のメモリブロック〔３〕：２７からなる。それぞれのメ
モリブロックは、センスアンプ／書き込みトランジスタ
回路，データ切換回路，Ｘデコーダ，Ｙデコーダからな
る。

【００３５】図６に、メモリブロック４のアドレス空間
を示す。メモリブロック

〔０〕は、１６進表記で、“０
００００Ｈ”〜“０７ＦＦＦＨ”のアドレス空間を持
つ。メモリブロック〔１〕は、１６進表記で、“０８０
００Ｈ”〜“０ＦＦＦＦＨ”のアドレス空間を持つ。メ
モリブロック〔２〕は、１６進表記で、“１００００
Ｈ”〜“１７ＦＦＦＦＨ”のアドレス空間を持つ。メモ
リブロック〔３〕は、１６進表記で、“１８０００Ｈ”
〜“１ＦＦＦＦＨ”のアドレス空間を持つ。メモリブロ
ック〔４〕は、１６進表記で、“０００００Ｈ”〜“０
１ＦＦＦＨ”のアドレス空間を持つ。メモリブロック
〔４〕へのアクセスは、マイクロシーケンサ１から出力
される制御信号（メモリブロック〔４〕アクセス信号）
を併用してアクセスされる。

【００３６】図１６は、図５に示すブロック中の、Ｘデ
コーダ，Ｙデコーダ，メモリセルアレイ，センスアンプ
／書き込み回路を抽出して示す図である。Ｙデコーダ７
０は、Ｙアドレスプリデコーダ２１からの出力を受け
て、２５６本のビット線ＢＬ０〜ＢＬ２５５から１本の
ビット線を選択するための２５６本の制御信号ＣＳ０〜
ＣＳ２５５を生成する。Ｘデコーダ７１は、Ｘアドレス
プリデコーダ２２からの出力を受けて、１２８本のワー
ド線ＷＬ０〜ＷＬ２５５から１本のワード線を選択制御
する。

【００３７】フローティングゲートを有する不揮発性ト
ランジスタからなるメモリセルＴｒ０−０〜Ｔｒ０−２
５５，Ｔｒ１−０〜Ｔｒ１−２５５，Ｔｒ２−０〜Ｔｒ
２−２５５，Ｔｒ３−０〜Ｔｒ３−２５５，Ｔｒ１２７
−０〜Ｔｒ１２７−２５５が行列状に配置されている。
このうち、同一行に配置されたメモリセルＴｒ０−０〜
Ｔｒ１２７−０，Ｔｒ０−１〜Ｔｒ１２７−１，Ｔｒ０
−２〜Ｔｒ１２７−２，Ｔｒ０−２５５〜Ｔｒ１２７−
２５５には、同一ビット線ＢＬ０〜ＢＬ２５５がソース
端子に接続されており、それぞれ異なるワード線ＷＬ０
〜ＷＬ１２７がゲート端子に接続されている。

【００３８】メモリデータの読み出しは、Ｘアドレスプ
リデコーダ２２，Ｙアドレスプリデコーダ２１の出力に
従って、ビット線ＢＬ０〜ＢＬ２５５とワード線ＷＬ０
〜ＷＬ１２７からそれぞれ１本のビット線とワード線が
選択され、選択されたビット線とワード線に接続された
フローティングゲートを有する不揮発性トランジスタか
らなるメモリセルの内容が、センスアンプ／書き込み回
路７２中のセンスアンプを介してデータバスに出力され
る。

【００３９】また、メモリデータへの書き込みは、Ｘア
ドレスプリデコーダ２２，Ｙアドレスプリデコーダ２１
の出力に従って、ビット線ＢＬ０〜ＢＬ２５５とワード
線ＷＬ０〜ＷＬ１２７からそれぞれ１本のビット線とワ
ード線が選択され、選択されたビット線とワード線に接
続されたフローティングゲートを有する不揮発性トラン
ジスタからなるメモリセルに、センスアンプ／書き込み
回路７２中の書き込み回路を介してデータバスの値が書
き込まれる。

【００４０】図１７は、図５に示すブロック中の、Ｘデ
コーダ，Ｙデコーダ，ダミーメモリセルアレイ，ロック
ビットセルアレイ，センスアンプ／書き込み回路を抽出
して示す図である。Ｙデコーダ７０は、Ｙアドレスプリ
デコーダ２２からの出力を受けて、６４本のビット線Ｄ
ＢＬ１〜ＤＢＬ６４から１本のビット線を選択するため
の６４本の制御信号ＣＳＳ１〜ＣＳＳ６４を生成する。
Ｘデコーダ７１は、Ｘアドレスプリデコーダ２１からの
出力を受けて、１２８本のワード線ＷＬ０〜ＷＬ１２７
から１本のワード線を選択制御する。

【００４１】また、ロックビット線ＬＢＬは、メモリブ
ロック毎にロック／アンロック状態を示す不揮発性トラ
ンジスタＴｒ００−０が繋がったビット線である。さら
に、フローティングゲートを有する不揮発性トランジス
タからなるダミーメモリセルとロックビットメモリセル
Ｔｒ００−０〜Ｔｒ００−６４，Ｔｒ１０−０〜Ｔｒ１
−６４，Ｔｒ２０−０〜Ｔｒ２０−６４，Ｔｒ３０−０
〜Ｔｒ３０−６４，Ｔｒ１２７−０〜Ｔｒ１２７０−６
４が行列状に配置されている。このうち、同一行に配置
されたメモリセルＴｒ００−０〜Ｔｒ１２７０−０，Ｔ
ｒ００−１〜Ｔｒ１２７０−１，Ｔｒ００−２〜Ｔｒ１
２７０−２，Ｔｒ００−６４〜Ｔｒ１２７０−６４に
は、同一ビット線ＤＢＬ１〜ＤＢＬ６４がソース端子に
接続されており、それぞれ異なるワード線ＷＬ０〜ＷＬ
１２７がゲート端子に接続されている。ＤＢＬ１〜ＤＢ
Ｌ６４は、ダミービット線であり、ＬＢＬはロックビッ
ト線である。

【００４２】ダミーメモリセルデータの読み出しは、Ｘ
アドレスプリデコーダ２２，Ｙアドレスプリデコーダ２
１の出力に従って、ビット線ＤＢＬ１〜ＤＢＬ６４とワ
ード線ＷＬ０〜ＷＬ１２７からそれぞれ１本のビット線
とワード線が選択され、選択されたビット線とワード線
に接続されたフローティングゲートを有する不揮発性ト
ランジスタからなるメモリセルの内容がセンスアンプ／
書き込み回路７２中のセンスアンプを介してデータバス
に出力される。

【００４３】また、ダミーメモリセルデータへの書き込
みは、Ｘアドレスプリデコーダ２２，Ｙアドレスプリデ
コーダ２１の出力に従って、ダミービット線ＤＢＬ１〜
ＤＢＬ６４とワード線ＷＬ０〜ＷＬ１２７からそれぞれ
１本のビット線とワード線が選択され、選択されたビッ
ト線とワード線に接続されたフローティングゲートを有
する不揮発性トランジスタからなるメモリセルに、セン
スアンプ／書き込み回路７２中の書き込み回路を介して
データバスの値が書き込まれる。

【００４４】さらに、ロックビットメモリセルデータの
読み出しは、制御信号ＬＢＣＡがセレクトされ、Ｘデコ
ーダ７１によってワード線ＷＬ０が選択され、ロックビ
ットメモリデータである不揮発性トランジスタＴｒ００
−０の値が、センスアンプ／書き込み回路７２中のセン
スアンプを介してデータバスに出力される。また、ロッ
クビットメモリへの書き込みは、制御信号ＬＢＣＡがセ
レクトされ、Ｘデコーダ７１によってワード線ＷＬ０が
選択され、ロックビットメモリデータである不揮発性ト
ランジスタＴｒ００−０に、センスアンプ／書き込み回
路７２中の書き込み回路を介してデータゼロの値が書き
込まれる。

【００４５】〔動作説明〕［リセット動作］まず、ロックビットフラグ生成回路９
２の構成について、図１３を用いて説明する。ロックビ
ットフラグ生成回路９２は、ロックビットフラグ設定制
御回路９４，ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６，
ロックビット読み出し制御回路９７からなる。ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６は、それぞれ１ビットレ
ジスタであり、メモリブロック４内の分割されたメモリ
ブロック数だけある。

【００４６】ロックビットフラグ設定制御回路９４は、
パワーリセット回路１０からの信号を受けて、ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６を初期化する。また、自
動消去シーケンサ８，自動書き込みシーケンサ６９から
の要求に従って、ロックビット読み出し制御回路９７を
介してメモリブロック４内にあるロックビットデータを
読み出し、ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６を
セットする。さらに、パワーリセット時には、ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６をリセットするととも
に、ロックビット読み出し制御回路９７を介してメモリ
ブロック４内にあるロックビットデータを読み出し、Ｌ
ＢＳＲ（ロックビットステータスレジスタ）９５，ＲＳ
Ｒ（リードステータスレジスタ）９６に値をセットす
る。

【００４７】次に、電源立ち上げ時の、ロックビットフ
ラグ生成回路９２の動作について、図１４と図１５を用
いて説明する。図１４は、ロックビットフラグ生成回路
９２の各レジスタにセットされる値を示した図である。
図１５は、電源立ち上げ時の、ロックビットフラグ生成
回路９２の動作シーケンスを示した図である。

【００４８】パワーリセット回路１０は、電源の立ち上
がりエッジを検出して、リセット信号をロックビットフ
ラグ設定制御回路９４に発行する（図１５：ステップＳ
１）。ロックビットフラグ設定制御回路９４は、ＬＢＳ
Ｒ（ロックビットステータスレジスタ）９５，ＲＳＲ
（リードステータスレジスタ）９６をリセットする（図
１５：ステップＳ２）。さらに、ロックビットフラグ設
定制御回路９４は、タイマー回路９１に対して１０μｓ
の時間計測の要求を出す（図１５：ステップＳ３）。

【００４９】タイマー回路９１は、１０μｓの時間計測
後、時間計測終了信号をロックビットフラグ設定制御回
路９４に返す（図１５：ステップＳ４）。ここで、１０
μｓの時間は、チャージポンプの立ち上げに要する時間
設定である。ロックビットフラグ設定制御回路９４は、
ロックビット読み出し制御回路９７を介して、メモリブ
ロック４内のロックビットデータを読み出し、ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６に値を設定する（図１
５：ステップＳ５）。ＲＳＲ（リードステータスレジス
タ）９６の値は、ロックビット読み出し後なので、全て
“１”のデータとなる。

【００５０】ＬＢＳＲ（ロックビットステータスレジス
タ）９５は、読み出したロックビットデータに従って、
非ロック状態であれば“０”のデータを、ロック状態で
あれば“１”のデータを設定する。ロックビットフラグ
設定制御回路９４は、ＬＢＳＲ（ロックビットステータ
スレジスタ）９５，ＲＳＲ（リードステータスレジス
タ）９６に対して、全てのデータセットが終了すれば、
自動消去シーケンサ８と自動書き込みシーケンサ６９に
対して、書き込み終了信号を発行する（図１５：ステッ
プＳ６）。

【００５１】［自動一括消去］次に、この発明の不揮発
性半導体メモリの自動消去シーケンサ８の構成につい
て、図７を用いて説明する。自動消去シーケンサ８は、
自動消去シーケンス制御回路２８，消去前書き込み制御
回路２９，消去／消去ベリファイ制御回路３０，過消去
ベリファイ制御回路３１，消去前書き込み信号生成回路
３２，アドレスインクリメンタ３３，消去ベリファイ回
路３４，消去パルス生成回路・消去パルス幅書き込み回
路３５，過消去ベリファイ回路３６，ロックビット読み
出し制御回路９３からなる。

【００５２】自動消去シーケンス制御回路２８は、コマ
ンドポート６，クロック生成回路１１，パワーリセット
回路１０からの信号を受け、この発明の不揮発性半導体
メモリが自動消去モードに入ると、ロックビット読み出
し制御回路９７，消去前書き込み制御回路２９，消去／
消去ベリファイ制御回路３０，過消去ベリファイ制御回
路３１を制御する。

【００５３】自動消去は、ロックビット読み出し，消去
前書き込み，消去／消去ベリファイ，過消去ベリファイ
の一連の動作を、メモリブロック４中の分割されたメモ
リブロック単位で実行する。ロックビット読み出し制御
回路９３は、消去の対象となるメモリブロックのロック
ビット情報を読み出し消去可能か否かを判断する。

【００５４】ロックビットの読み出しは、ロックビット
フラグ生成回路９２の中のＬＢＳＲ（ロックビットステ
ータスレジスタ）９５，ＲＳＲ（リードステータスレジ
スタ）９６を読み出し、ロック／アンロックを判断す
る。リセット直後の状態で、ＬＢＳＲ（ロックビットス
テータスレジスタ）９５，ＲＳＲ（リードステータスレ
ジスタ）９６のレジスタの値がオールゼロである場合に
は、ロックビットフラグ生成回路を介して、対象となる
メモリブロックのロックビットデータを読み出し、ＬＢ
ＳＲ（ロックビットステータスレジスタ）９５，ＲＳＲ
（リードステータスレジスタ）９６のレジスタ値をセッ
トする。ロック状態であっても、強制消去モードである
場合には、ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６の
レジスタ値を、消去動作に入ると共に、「ロックビット
読み出し後、非ロック」状態に設定する。

【００５５】消去前書き込み制御回路２９は、自動消去
シーケンス制御回路２８からの信号を受けて、メモリブ
ロックに対して消去前書き込み処理を行う。消去前書き
込み制御回路２９は、アドレスインクリメンタ３３を使
用し、消去対象となっているメモリブロックの、アドレ
スを最下位アドレスから最上位アドレスまでインクリメ
ントしながら、消去前書き込み信号生成回路から消去前
書き込み信号を発生させて処理を行う。アドレスインク
リメンタ３３は、消去対象となっているメモリブロック
の、アドレスを最下位アドレスから最上位アドレスまで
インクリメントさせる。消去／消去ベリファイ制御回路
３０は、自動消去シーケンス制御回路２８からの信号を
受けて、消去と消去ベリファイを行う。消去ベリファイ
回路３４は、消去動作後、メモリのデータを読み出し、
期待値と比較処理して、消去されているか否かを確認す
る。

【００５６】メモリのデータ読み出し処理は、アドレス
インクリメンタ３３を使用し、消去対象となっているメ
モリブロックの、アドレスを最下位アドレスから最上位
アドレスまでインクリメントして順次行う。

【００５７】過消去ベリファイ制御回路３１は、自動消
去シーケンス制御回路２８からの信号を受けて、過消去
ベリファイ処理を行う。過消去ベリファイ処理では、メ
モリ内の全ワード線を非選択状態にして、センスアンプ
で読み取る。読み取り比較は、アドレスインクリメンタ
３３を使用して、過消去ベリファイ回路３６にて行う。

【００５８】次に、この発明の不揮発性半導体メモリの
自動一括消去の動作を、図８のフローチャートを用いて
説明する。この場合の自動一括消去では、ブロック

〔０〕，ブロック〔１〕，ブロック〔２〕，ブロック
〔３〕の全てのブロックを対象にする。まず、自動一括
消去は、データＤ（１５：０）バスから入力される第１
コマンド２０Ｈ：３７でセットアップモードに入り、次
のサイクルで確認コマンドの第２コマンド２０Ｈ：３８
でモードエントリする。

【００５９】モードエントリ後、まずロックビットチェ
ック４４を行う。ロックビットチェックでは、消去の対
象となるメモリブロックのロックビット情報を読み出
し、消去可能か否かを判断する。ロックビットの読み出
しは、ロックビットフラグ生成回路９２中のＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６を読み出し、ロック／ア
ンロックを判断する。リセット直後の状態で、ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６のレジスタの値がオール
ゼロである場合には、ロックビットフラグ生成回路を介
して、対象となるメモリブロックのロックビットデータ
を読み出し、ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６の
レジスタ値をセットする。ロック状態であっても、強制
消去モードである場合には、ＬＢＳＲ（ロックビットス
テータスレジスタ）９５，ＲＳＲ（リードステータスレ
ジスタ）９６のレジスタ値を、消去動作に入ると共に、
「ロックビット読み出し後、非ロック」状態に設定す
る。非強制消去モードで、ロック状態にあると判断され
た時は、最終ブロックチェック６５であるか否かを確認
し、消去対象となるブロックがまだ存在する場合には、
次のブロックのロックビットチェック４４を行う。最終
ブロックであると判断された場合には、正常終了として
自動一括消去の処理を終了する。

【００６０】ロックビットチェック４４後、アンロック
または強制消去モードにある場合には、次の消去前書き
込み３９のフェーズに移行する。消去前書き込みのフェ
ーズでは、自動消去シーケンサ８が、消去対象となって
いるメモリブロックに対して、データ“１”を書き込む
動作を行う。消去前書き込み３９では、アドレスインク
リメンタを使用し、順次アドレスをインクリメントさせ
ながらワード単位で書き込んでいく。消去前書き込み３
９のフェーズ終了後、消去パルス印加３９のフェーズに
移行する。消去パルス印加４０のフェーズでは、消去パ
ルスを消去対象となっているメモリブロックのみに印加
して消去動作を行う。

【００６１】消去パルス印加４０のフェーズ終了後、消
去ベリファイ４１のフェーズに移行する。消去ベリファ
イのフェーズでは、消去対象となっているメモリブロッ
クに対して、最下位アドレスから最上位アドレスまでイ
ンクリメントさせながら消去ベリファイ処理を行う。消
去ベリファイ４１のフェーズで、ベリファイフェイルが
生じた場合、再消去を行うために再消去前処理４２のフ
ェーズに移行する。再消去前処理４２のフェーズでは、
再消去前処理回数のカウンタ値を１だけインクリメント
させ、処理を消去パルス印加４０フェーズに再度移行さ
せる。消去パルス印加４０フェーズでは、再び消去動作
を行う。消去パルス印加４０フェーズ終了後、消去ベリ
ファイ４１のフェーズに移行する。消去ベリファイ４１
のフェーズでは、前回消去ベリファイに失敗したアドレ
スから再びベリファイを開始する。消去パルス印加４０
フェーズ，消去ベリファイ４１フェーズ，再消去前処理
４２フェーズでは、消去ベリファイ４１フェーズで最終
アドレスまでベリファイが行われるか、再消去前処理４
２で再消去前処理回数のカウンタ値が最大値Ｘ＝５１２
になるか、までループ処理が続けられる。再消去前処理
４２で再消去前処理回数のカウンタ値が最大値Ｘ＝５１
２に到達すると消去エラー終了４７として処理が終了す
る。

【００６２】また、消去ベリファイ４１フェーズで最終
アドレスまでベリファイが進むと、過消去ベリファイ４
３のフェーズに処理が移行する。過消去ベリファイ４３
のフェーズでは、消去対象となっているメモリブロック
の全ワード線を非選択状態にして、センスアンプで読み
取りベリファイ処理を行う。ベリファイ処理は、アドレ
スをインクリメントさせながら行う。ベリファイ処理で
フェイルすれば、過消去エラー終了として処理を終了さ
せる。

【００６３】また、ベリファイ処理でパスすれば、最終
ブロックチェック６６のフェーズに移行する。最終ブロ
ックチェック６６のフェーズでは、まだ消去するブロッ
クが存在する場合には、再度ロックビットチェック４４
のフェーズに移行して、次のメモリブロックのロックビ
ットチェックを行う。また、最終ブロックであることが
確認されれば、正常終了４６として、自動一括消去の処
理を終了する。

【００６４】次に、この発明の不揮発性半導体メモリに
ついての、ブロック

〔０〕，ブロック〔１〕，ブロック
〔２〕，ブロック〔３〕，ブロック〔４〕のいずれかの
ブロックを対象とする自動ブロック消去の動作を、図９
のフローチャートを用いて説明する。まず、自動ブロッ
ク消去は、データＤ（１５：０）バスから入力される第
１コマンド２０Ｈ：３８でセットアップモードに入り、
次のサイクルで確認コマンドの第２コマンドＤ０Ｈ：４
９とブロックアドレスの取り込みでモードエントリす
る。

【００６５】モードエントリ後、まずロックビットチェ
ック５５を行う。ロックビットチェックでは、消去の対
象となるメモリブロックのロックビット情報を読み出
し、消去可能か否かを判断する。ロックビットの読み出
しは、ロックビットフラグ生成回路９２中のＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６を読み出し、ロック／ア
ンロックを判断する。リセット直後の状態で、ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６のレジスタの値がオール
ゼロである場合には、ロックビットフラグ生成回路を介
して、対象となるメモリブロックのロックビットデータ
を読み出し、ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６の
レジスタ値をセットする。ロック状態であっても、強制
消去モードである場合には、ＬＢＳＲ（ロックビットス
テータスレジスタ）９５，ＲＳＲ（リードステータスレ
ジスタ）９６のレジスタ値を、消去動作に入ると共に、
「ロックビット読み出し後、非ロック」状態に設定す
る。非強制消去モードで、ロック状態にあると判断され
た時は、消去エラーとして自動ブロック消去の処理を終
了する。

【００６６】ロックビットチェック５５後、アンロック
または強制消去モードにある場合には、次の消去前書き
込み５０のフェーズに移行する。消去前書き込み５０の
フェーズでは、自動消去シーケンサ８が、消去対象とな
っているメモリブロックに対して、データ“１”を書き
込む動作を行う。消去前書き込み５０では、アドレスイ
ンクリメンタを使用し、順次アドレスをインクリメント
させながらワード単位で書き込んでいく。

【００６７】消去前書き込み５０のフェーズ終了後、消
去パルス印加５１のフェーズに移行する。消去パルス印
加５１のフェーズでは、消去パルスを消去対象となって
いるメモリブロックのみに印加して消去動作を行う。消
去パルス印加５１フェーズ終了後、消去ベリファイ５２
のフェーズに移行する。消去ベリファイ５２のフェーズ
では、消去対象となっているメモリブロックに対して、
最下位アドレスから最上位アドレスまでインクリメント
させながら消去ベリファイ処理を行う。

【００６８】消去ベリファイ５２のフェーズで、ベリフ
ァイフェイルが生じた場合、再消去を行うために再消去
前処理５３のフェーズに移行する。再消去前処理５３の
フェーズでは、再消去前処理回数のカウンタ値を１だけ
インクリメントさせ、処理を消去パルス印加５１フェー
ズに再度移行させる。消去パルス印加５１フェーズで
は、再び消去動作を行う。消去パルス印加５１フェーズ
終了後、消去ベリファイ５２のフェーズに移行する。消
去ベリファイ５２のフェーズでは、前回消去ベリファイ
に失敗したアドレスから再びベリファイを開始する。消
去パルス印加５１フェーズ，消去ベリファイ５２フェー
ズ，再消去前処理５３フェーズでは、消去ベリファイ５
２フェーズで最終アドレスまでベリファイが行われる
か、再消去前処理５３で再消去前処理回数のカウンタ値
が最大値Ｘ＝５１２になるか、までループ処理が続けら
れる。再消去前処理５３で再消去前処理回数のカウンタ
値が最大値Ｘ＝５１２に到達すると消去エラー終了５８
として処理が終了する。

【００６９】また、消去ベリファイ５２フェーズで最終
アドレスまでベリファイが進むと、過消去ベリファイ５
４のフェーズに処理が移行する。過消去ベリファイ５４
のフェーズでは、消去対象となっているメモリブロック
の全ワード線を非選択状態にして、センスアンプで読み
取りベリファイ処理を行う。ベリファイ処理は、アドレ
スをインクリメントさせながら行う。ベリファイ処理で
フェイルすれば、過消去エラー終了５６として処理を終
了させる。また、ベリファイ処理でパスすれば、正常処
理５７として処理を終了する。

【００７０】次に、この発明の不揮発性半導体メモリの
自動書き込み動作を、図１０のフローチャートを用いて
説明する。まず、自動書き込みは、データＤ（１５：
０）バスから入力される第１コマンド４０Ｈ：５９でセ
ットアップモードに入り、次のサイクルで書き込みデー
タと書き込みアドレスを取り込み、モードエントリす
る。

【００７１】モードエントリ後、まずロックビットチェ
ック６１を行う。ロックビットチェックでは、書き込み
の対象となるメモリブロックのロックビット情報を読み
出し、消去可能か否かを判断する。ロックビットの読み
出しは、ロックビットフラグ生成回路９２中のＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６を読み出し、ロック／ア
ンロックを判断する。リセット直後の状態で、ＬＢＳＲ
（ロックビットステータスレジスタ）９５，ＲＳＲ（リ
ードステータスレジスタ）９６のレジスタの値がオール
ゼロである場合には、ロックビットフラグ生成回路を介
して、対象となるメモリブロックのロックビットデータ
を読み出し、ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６の
レジスタ値をセットする。強制書き込みモードである場
合には、ＬＢＳＲ（ロックビットステータスレジスタ）
９５，ＲＳＲ（リードステータスレジスタ）９６のレジ
スタ値によらず、自動書き込みを実行する。また、非強
制書き込みモードで、ロック状態にある時は、書き込み
エラー６８として処理を終了する。

【００７２】書き込みパルス印加６２のフェーズでは、
取り込んだ書き込みアドレスとデータに従って、書き込
みパルスを印加する。パルスの印加後、書き込みベリフ
ァイ６３のフェーズに移行する。書き込みベリファイ６
３のフェーズでは、書き込みパルス印加後、書き込んだ
アドレスのデータを読み出し、外部より取り込んだデー
タと比較する。比較はワード単位で実行する。１ビット
でも比較で不一致が生じれば、再度書き込みを行うため
に再書き込み処理６４に処理を移す。比較で全データが
一致すれば、正常終了６７として処理を終了する。再書
き込み前処理６４のフェーズでは、書き込み回数をカウ
ントするカウンタの値を＋１インクリメントする。ま
た、書き込みが失敗したビットを特定し、再び書き込み
パルスを印加するために、処理を書き込みパルス印加６
２に移す。カウンタ値が、３２回に到達すると、書き込
みエラーとして処理を終了する。

【００７３】次に、この発明の不揮発性半導体メモリの
ロックビットプログラムの動作を、図１１のフローチャ
ートを用いて説明する。まず、ロックビットプログラム
は、データＤ（１５：０）バスから入力される第１コマ
ンド７７Ｈ：７７でセットアップモードに入り、次のサ
イクルでブロックアドレスを取り込み、モードエントリ
する。

【００７４】モードエントリ後、まず書き込みパルス印
加７９のフェーズに移行する。書き込みパルス印加７９
のフェーズでは、取り込んだ書き込みアドレスに従っ
て、書き込みパルスを印加する。パルスの印加後、書き
込みベリファイ８０のフェーズに移行する。書き込みベ
リファイ８０のフェーズでは、書き込みパルス印加後、
書き込んだロックビットアドレスのデータを読み出し、
データ比較を行う。

【００７５】ロックビットプログラム実行時の書き込み
データは常に０である。比較で不一致が生じれば、再度
書き込みを行うために再書き込み前処理８１に処理を移
す。比較データが一致すれば、ＬＢＳＲ（ロックビット
ステータスレジスタ），ＲＳＲ（リードステータスレジ
スタ）の更新８２に処理を移行する。再書き込み前処理
８１のフェーズでは、書き込み回数をカウントするカウ
ンタの値を＋１インクリメントする。カウンタ値が、３
２回に到達すると、書き込みエラー８４として処理を終
了する。また、カウンタ値が３２回に到達していない場
合には、再度書き込みパルス印加７９の処理に移行す
る。

【００７６】次に、この発明の不揮発性半導体メモリの
ロックビットリードの動作を、図１２のフローチャート
を用いて説明する。まず、ロックビットリードは、デー
タＤ（１５：０）バスから入力される第１コマンド７１
Ｈ：８５でセットアップモードに入り、次のサイクルで
ブロックアドレスを取り込み、モードエントリする。

【００７７】モードエントリ後、まずロックビットリー
ド８７のフェーズに移行する。ロックビットリード８７
のフェーズでは、取り込んだ書き込みアドレスに従っ
て、ロックビットデータをリードする。ロックビットリ
ード８７後、ＬＢＳＲ（ロックビットステータスレジス
タ）９５，ＲＳＲ（リードステータスレジスタ）９６の
更新８２に処理を移行する。ロックビットリード８７
後、ＬＢＳＲ（ロックビットステータスレジスタ）９
５，ＲＳＲ（リードステータスレジスタ）９６の更新８
２では、読み出したロック／アンロックのデータに従っ
て更新する。更新後、ロックビットリードの処理を終了
する。

【００７８】図１８に、この発明の不揮発性半導体メモ
リ１０６とメモリをアクセスするデータ処理装置１０７
を示す。不揮発性半導体メモリ１０６とデータ処理装置
１０７間は、アドレスＡ（１６：０）とデータＤ（１
５：０），制御信号によって結合されている。また、Ｌ
ＢＳＲ（ロックビットステータスレジスタ）９５とＲＳ
Ｒ（リードステータスレジスタ）９６のレジスタ値がデ
ータ処理装置１０７に入力されている。アドレスＡ（１
６：０）バスには、データ処理装置１０７がアクセスす
るメモリアドレスが入力される。データＤ（１５：０）
バスは、読み出しモード時には、読み出すメモリアドレ
スのデータが不揮発性半導体メモリ１０６から出力さ
れ、自動消去や自動書き込み時のコマンド入力時には、
データ処理装置１０７からコマンドデータが不揮発性半
導体メモリ１０６へ出力される。

【００７９】ＩＣＥ１１０信号は、コマンド入力および
読み出しモード時にＬアクティブに変化し、ＩＷＥ１１
１信号は、コマンド入力時にＩＣＥ１１０信号を共にＬ
アクティブになる。ＩＯＥ１１２信号は、読み出しモー
ド時、Ｌアクティブにすることによって読み出しデータ
をデータＤ（１５：０）バスに出力させる。また、ＩＲ
Ｐ１１３信号は、Ｌアクティブになることによって、不
揮発性半導体メモリ１０６をリセットパワーダウン状態
に変化させる。ＩＢＹＴＥ１１４信号は、バイトアクセ
ス操作を行う時にＬアクティブとなる。

【００８０】図１９に、自動ブロック消去コマンド入力
のアクセスタイミングを示す。自動ブロック消去は、複
数個あるメモリブロックのうちの一つのメモリブロック
のみを消去する。まず、第１コマンド入力のため、ＩＣ
Ｅ１１０とＩＷＥ１１１をＬアクティブにし、データＤ
（１５：０）バス１０９より、第１コマンドである２０
Ｈを入力する。第１コマンドの取り込みは、ＩＣＥ１１
０とＩＷＥ１１１の早い方の信号の立ち上がりで行う。

【００８１】次に、第２コマンドの入力のため、ＩＣＥ
１１０とＩＷＥ１１１を再度Ｌアクティブにし、データ
Ｄ（１５：０）バス１０８より、第２コマンドであるＤ
０Ｈを入力する。さらに、消去すべきメモリのブロック
アドレスをアドレスＡ（１６：０）バスに入力する。同
様なアクセスタイミングで、図２に示す各動作モードに
対するコマンドが、ＩＣＥ１１０とＩＷＥ１１１信号と
データＤ（１５：０）バス１０８によって入力される。
自動消去時には、データ処理装置１０７は、ＬＢＳＲ
（ロックビットステータスレジスタ）９５とＲＳＲ（リ
ードステータスレジスタ）９６のレジスタ値の内容を読
み取り、どのブロックが消去可能であるかを判断して消
去する。

【００８２】この発明による実施の形態において、この
発明の不揮発性半導体メモリは、不揮発性半導体メモリ
の電源立ち上げ時に、ロックビットデータをメモリデー
タより読み出して保持する手段を備えている。

【００８３】また、この発明の不揮発性半導体メモリ
は、自動書き込み時、ロックビットデータを読み出す必
要のある場合にはロックビットデータを読み出してこれ
を保持し、すでに読み出されたロックビットデータを参
照できる状態にあれば、ロックビットデータをメモリか
ら再度読み出すことなく処理を実行できる手段を備えて
いる。

【００８４】また、この発明の不揮発性半導体メモリ
は、ロックビット書き込み時、メモリ内のロックビット
データの値を更新すると共に、更新したロックビットデ
ータを保持する手段を備えている。

【００８５】また、この発明の不揮発性半導体メモリ
は、自動消去時、ロックビットデータを読み出す必要の
ある場合にはロックビットデータを読み出してこれを保
持し、すでに読み出されたロックビットデータを参照で
きる状態にあれば、ロックビットデータをメモリから再
度読み出すことなく処理を実行し、ロックビットデータ
値を更新する場合には、メモリ内のロックビットデータ
の値を更新すると共に、更新したロックビットデータを
保持する手段を備えている。

【００８６】また、この発明の不揮発性半導体メモリ
は、ロックビットリード動作時、ロックビットデータを
メモリ内より読み出してこれを保持する手段を備えてい
る。

【００８７】また、この発明の不揮発性半導体メモリ
は、この発明の不揮発性半導体メモリを制御するデータ
処理装置に、ロックビットデータをメモリ内より読み出
して保持するデータを出力し、データ処理装置がこの発
明の不揮発性半導体メモリに対してロックビットリード
動作を行わないでも、消去／書き込み可能なメモリブロ
ックを認識する手段を備えている。

【００８８】この発明の不揮発性半導体メモリでは、不
揮発性半導体メモリの電源立ち上げ時に、ロックビット
データをメモリデータより読み出して保持する。

【００８９】また、この発明の不揮発性半導体メモリで
は、自動書き込み時、ロックビットデータを読み出す必
要のある場合にはロックビットデータを読み出してこれ
を保持し、すでに読み出されたロックビットデータを参
照できる状態にあれば、ロックビットデータをメモリか
ら再度読み出すことなく処理を実行する。

【００９０】また、この発明の不揮発性半導体メモリで
は、ロックビット書き込み時、メモリ内のロックビット
データの値を更新すると共に更新したロックビットデー
タを保持する。

【００９１】また、この発明の不揮発性半導体メモリで
は、自動消去時、ロックビットデータを読み出す必要の
ある場合にはロックビットデータを読み出してこれを保
持し、すでに読み出されたロックビットデータを参照で
きる状態にあれば、ロックビットデータをメモリから再
度読み出すことなく処理を実行し、ロックビットデータ
値を更新する場合には、メモリ内のロックビットデータ
の値を更新すると共に、更新したロックビットデータを
保持する。

【００９２】また、この発明の不揮発性半導体メモリで
は、ロックビットリード動作時、ロックビットデータを
メモリ内より読み出してこれを保持する。

【００９３】また、この発明の不揮発性半導体メモリで
は、この発明の不揮発性半導体メモリを制御するデータ
処理装置に、ロックビットデータをメモリ内より読み出
して保持するデータを出力し、データ処理装置がこの発
明の不揮発性半導体メモリに対してロックビットリード
動作を行わないでも、消去／書き込み可能なメモリブロ
ックを認識する。

【００９４】この発明による実施の形態によれば、不揮
発性トランジスタからなる複数のメモリセルが行列状に
配置されたメモリアレイで前記メモリアレイを書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
メモリセルを前記メモリアレイ内に有し、前記メモリア
レイ内の書き込み／消去可能か否かを示す不揮発性トラ
ンジスタからなるメモリセルを読み出した際にメモリデ
ータを書き込み保持するメモリブロック４を構成するメ
モリブロック

〔０〕〔１〕〔２〕〔３〕〔４〕毎に設け
たＬＢＳＲ（ロックビットステータスレジスタ）および
ＲＳＲ（リードステータスレジスタ）に相当するロック
ビットからなる記憶手段を備え、電源立ち上げ時に、前
記記憶手段により保持されたロックビットデータをＬＢ
ＳＲ（ロックビットステータスレジスタ）９５およびＲ
ＳＲ（リードステータスレジスタ）９６により前記メモ
リセル外に記憶するようにしたので、自動消去，自動書
き込み等の処理時間の短縮を実現し得る不揮発性半導体
メモリを提供することができる。

【００９５】また、この発明による実施の形態によれ
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで前記メモリアレイを
書き込み／消去可能か否かを示す不揮発性トランジスタ
からなるメモリセルを前記メモリアレイ内に有し、前記
メモリアレイ内の書き込み／消去可能か否かを示す不揮
発性トランジスタからなるメモリセルを読み出した際に
読み出し履歴の情報を第１のデータとして書き込み保持
するメモリブロック４を構成するメモリブロック

〔０〕
〔１〕〔２〕〔３〕〔４〕毎に設けたＲＳＲ（リードス
テータスレジスタ）に相当するロックビットに関する第
１の記憶手段と、前記メモリアレイ内の書き込み／消去
可能か否かを示す不揮発性トランジスタからなるメモリ
セルの内容を読み出した際にその内容を第２のデータと
して書き込み保持するメモリブロック４を構成するメモ
リブロック

〔０〕〔１〕〔２〕〔３〕〔４〕毎に設けた
ＬＢＳＲ（ロックビットステータスレジスタ）に相当す
るロックビットからなる第２の記憶手段とを備え、電源
立ち上げ時に、前記第１の記憶手段による第１のデータ
と、前記第２の記憶手段による第２のデータとを、前記
第１のデータをＲＳＲ（リードステータスレジスタ）９
６により、前記第２のデータをＬＢＳＲ（ロックビット
ステータスレジスタ）９５により、前記メモリセル外に
記憶するようにしたので、自動消去，自動書き込み等の
処理時間の短縮を実現し得る不揮発性半導体メモリを提
供することができる。

【００９６】さらに、この発明による実施の形態によれ
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで前記メモリアレイを
書き込み／消去可能か否かを示す不揮発性トランジスタ
からなるメモリセルを前記メモリアレイ内に有し、前記
メモリアレイ内の書き込み／消去可能か否かを示す不揮
発性トランジスタからなるメモリセルを読み出した際に
メモリデータを書き込み保持するメモリブロック４を構
成するメモリブロック

〔０〕〔１〕〔２〕〔３〕〔４〕
毎に設けたＬＢＳＲ（ロックビットステータスレジス
タ）およびＲＳＲ（リードステータスレジスタ）に相当
するロックビットからなる記憶手段を備えた不揮発性半
導体メモリの動作にあたり、電源立ち上げ時に、前記記
憶手段により保持されたデータをＬＢＳＲ（ロックビッ
トステータスレジスタ）９５およびＲＳＲ（リードステ
ータスレジスタ）９６により前記メモリセル外に記憶す
るようにしたので、自動消去，自動書き込み等の処理時
間の短縮を実現し得る不揮発性半導体メモリの動作方法
を提供することができる。

【００９７】そして、この発明による実施の形態によれ
ば、不揮発性トランジスタからなる複数のメモリセルが
行列状に配置されたメモリアレイで前記メモリアレイを
書き込み／消去可能か否かを示す不揮発性トランジスタ
からなるメモリセルを前記メモリアレイ内に有し、前記
メモリアレイ内の書き込み／消去可能か否かを示す不揮
発性トランジスタからなるメモリセルを読み出した際に
読み出し履歴の情報を第１のデータとして書き込み保持
するメモリブロック４を構成するメモリブロック

〔０〕〔１〕〔２〕〔３〕〔４〕毎に設けた
ＬＢＳＲ（ロックビットステータスレジスタ）に相当す
るロックビットからなる第２の記憶手段とを備えた不揮
発性半導体メモリの動作にあたり、電源立ち上げ時に、
前記第１の記憶手段による第１のデータと、前記第２の
記憶手段による第２のデータとを、前記第１のデータを
ＲＳＲ（リードステータスレジスタ）９６により、前記
第２のデータをＬＢＳＲ（ロックビットステータスレジ
スタ）９５により、前記メモリセル外に記憶するように
したので、自動消去，自動書き込み等の処理時間の短縮
を実現し得る不揮発性半導体メモリの動作方法を提供す
ることができる。

【００９８】

【発明の効果】第１の発明によれば、不揮発性トランジ
スタからなる複数のメモリセルが行列状に配置されたメ
モリアレイで前記メモリアレイを書き込み／消去可能か
否かを示す不揮発性トランジスタからなるメモリセルを
前記メモリアレイ内に有し、前記メモリアレイ内の書き
込み／消去可能か否かを示す不揮発性トランジスタから
なるメモリセルを読み出した際にメモリデータを書き込
み保持する記憶手段を備え、電源立ち上げ時に、前記記
憶手段により保持されたデータを前記メモリセル外に記
憶するようにしたので、自動消去，自動書き込み等の処
理時間の短縮を実現し得る不揮発性半導体メモリを提供
することができる。

【００９９】第２の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで前記メモリアレイを書き込み／消去可能か否
かを示す不揮発性トランジスタからなるメモリセルを前
記メモリアレイ内に有し、前記メモリアレイ内の書き込
み／消去可能か否かを示す不揮発性トランジスタからな
るメモリセルを読み出した際に読み出し履歴の情報を第
１のデータとして書き込み保持する第１の記憶手段と、
前記メモリアレイ内の書き込み／消去可能か否かを示す
不揮発性トランジスタからなるメモリセルの内容を読み
出した際にその内容を第２のデータとして書き込み保持
する第２の記憶手段とを備え、電源立ち上げ時に、前記
第１の記憶手段による第１のデータと、前記第２の記憶
手段による第２のデータとを前記メモリセル外に記憶す
るようにしたので、自動消去，自動書き込み等の処理時
間の短縮を実現し得る不揮発性半導体メモリを提供する
ことができる。

【０１００】第３の発明によれば、前記不揮発性トラン
ジスタからなる複数のメモリセルが行列状に配置された
メモリアレイにデータを書き込む場合、前記第１の記憶
手段によって保持された第１のデータと前記第２の記憶
手段によって保持された第２のデータを参照し、前記メ
モリアレイのデータを書き込むか否かを決定するように
したので、自動消去，自動書き込み等の処理時間の短縮
を実現し得る不揮発性半導体メモリを提供することがで
きる。

【０１０１】第４の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで前記メモリアレイを書き込み／消去可能か否
かを示す不揮発性トランジスタからなるメモリセルにデ
ータを書き込む場合、前記メモリアレイを書き込み／消
去可能か否かを示す不揮発性メモリからなるメモリセル
にデータを書き込むと共に、前記第１の記憶手段と前記
第２の記憶手段により第１のデータと第２のデータを更
新するようにしたので、自動消去，自動書き込み等の処
理時間の短縮を実現し得る不揮発性半導体メモリを提供
することができる。

【０１０２】第５の発明によれば、前記不揮発性トラン
ジスタからなる複数のメモリセルが行列状に配置された
メモリアレイにデータを消去する場合、前記第１の記憶
手段によって保持された前記第１のデータと前記第２の
記憶手段によって保持された前記第２のデータを参照
し、前記メモリアレイ内のデータを消去するか否かを決
定するようにしたので、自動消去，自動書き込み等の処
理時間の短縮を実現し得る不揮発性半導体メモリを提供
することができる。

【０１０３】第６の発明によれば、前記不揮発性トラン
ジスタからなる複数のメモリセルが行列状に配置された
メモリアレイで、前記メモリアレイを書き込み／消去可
能か否かを示す不揮発性トランジスタからなるメモリセ
ルデータを読み出す場合、前記第１の記憶手段によって
保持された前記第１のデータと前記第２の記憶手段によ
って保持された前記第２のデータを参照し、前記メモリ
アレイを書き込み／消去可能か否かを示す不揮発性トラ
ンジスタからなるメモリセルのデータを読み出す必要が
ある場合には、データを読み出すと共に、前記第１の記
憶手段と前記第２の記憶手段により前記第１のデータと
前記第２のデータを更新するようにしたので、自動消
去，自動書き込み等の処理時間の短縮を実現し得る不揮
発性半導体メモリを提供することができる。

【０１０４】第７の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで、前記メモリアレイを書き込み／消去可能か
否かを示す不揮発性トランジスタからなるメモリセルを
前記メモリアレイ内に有し、前記メモリアレイ内の書き
込み／消去可能か否かを示す不揮発性トランジスタから
なるメモリセルを読み出した際に読み出し履歴の情報を
第１のデータとして書き込み保持する第１の記憶手段
と、前記メモリアレイ内のを書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルの内容
を読み出した際にその内容を第２のデータとして書き込
み保持する第２の記憶手段とを備える前記不揮発性半導
体メモリについて、前記不揮発性半導体メモリに接続さ
れ、前記不揮発性半導体メモリを消去／書き込み制御す
るデータ処理装置により制御するものにおいて、前記第
１の記憶手段によって保持された前記第１のデータと前
記第２の記憶手段によって保持された前記第２のデータ
とを前記データ処理装置が参照し、消去／書き込み可能
か否かを判断するようにしたので、自動消去，自動書き
込み等の処理時間の短縮を実現し得る不揮発性半導体メ
モリを提供することができる。

【０１０５】第８の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで前記メモリアレイを書き込み／消去可能か否
かを示す不揮発性トランジスタからなるメモリセルを前
記メモリアレイ内に有し、前記メモリアレイ内の書き込
み／消去可能か否かを示す不揮発性トランジスタからな
るメモリセルを読み出した際にメモリデータを書き込み
保持する記憶手段を備えた不揮発性半導体メモリの動作
にあたり、電源立ち上げ時に、前記記憶手段により保持
されたデータを前記メモリセル外に記憶するようにした
ので、自動消去，自動書き込み等の処理時間の短縮を実
現し得る不揮発性半導体メモリの動作方法を提供するこ
とができる。

【０１０６】第９の発明によれば、不揮発性トランジス
タからなる複数のメモリセルが行列状に配置されたメモ
リアレイで前記メモリアレイを書き込み／消去可能か否
かを示す不揮発性トランジスタからなるメモリセルを前
記メモリアレイ内に有し、前記メモリアレイ内の書き込
み／消去可能か否かを示す不揮発性トランジスタからな
るメモリセルを読み出した際に読み出し履歴の情報を第
１のデータとして書き込み保持する第１の記憶手段と、
前記メモリアレイ内の書き込み／消去可能か否かを示す
不揮発性トランジスタからなるメモリセルの内容を読み
出した際にその内容を第２のデータとして書き込み保持
する第２の記憶手段とを備えた不揮発性半導体メモリの
動作にあたり、電源立ち上げ時に、前記第１の記憶手段
による第１のデータと、前記第２の記憶手段による第２
のデータとを前記メモリセル外に記憶するようにしたの
で、自動消去，自動書き込み等の処理時間の短縮を実現
し得る不揮発性半導体メモリの動作方法を提供すること
ができる。

【０１０７】第１０の発明によれば、前記不揮発性トラ
ンジスタからなる複数のメモリセルが行列状に配置され
たメモリアレイにデータを書き込む場合、前記第１の記
憶手段によって保持された第１のデータと前記第２の記
憶手段によって保持された第２のデータを参照し、前記
メモリアレイのデータを書き込むか否かを決定する書き
込み方法を特徴とするので、自動消去，自動書き込み等
の処理時間の短縮を実現し得る不揮発性半導体メモリの
動作方法を提供することができる。

【０１０８】第１１の発明によれば、不揮発性トランジ
スタからなる複数のメモリセルが行列状に配置されたメ
モリアレイで前記メモリアレイを書き込み／消去可能か
否かを示す不揮発性トランジスタからなるメモリセルに
データを書き込む場合、前記メモリアレイを書き込み／
消去可能か否かを示す不揮発性メモリからなるメモリセ
ルにデータを書き込むと共に、前記第１の記憶手段と前
記第２の記憶手段により第１のデータと第２のデータを
更新する書き込み方法を特徴とするので、自動消去，自
動書き込み等の処理時間の短縮を実現し得る不揮発性半
導体メモリの動作方法を提供することができる。

【０１０９】第１２の発明によれば、前記不揮発性トラ
ンジスタからなる複数のメモリセルが行列状に配置され
たメモリアレイにデータを消去する場合、前記第１の記
憶手段によって保持された前記第１のデータと前記第２
の記憶手段によって保持された前記第２のデータを参照
し、前記メモリアレイ内のデータを消去するか否かを決
定するようにした消去方法を特徴とするので、自動消
去，自動書き込み等の処理時間の短縮を実現し得る不揮
発性半導体メモリの動作方法を提供することができる。

【０１１０】第１３の発明によれば、前記不揮発性トラ
ンジスタからなる複数のメモリセルが行列状に配置され
たメモリアレイで、前記メモリアレイを書き込み／消去
可能か否かを示す不揮発性トランジスタからなるメモリ
セルデータを読み出す場合、前記第１の記憶手段によっ
て保持された前記第１のデータと前記第２の記憶手段に
よって保持された前記第２のデータを参照し、前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルのデータを読み出す必要
がある場合には、データを読み出すと共に、前記第１の
記憶手段と前記第２の記憶手段により前記第１のデータ
と前記第２のデータを更新する読み出し方法を特徴とす
るので、自動消去，自動書き込み等の処理時間の短縮を
実現し得る不揮発性半導体メモリの動作方法を提供する
ことができる。

【０１１１】第１４の発明によれば、不揮発性トランジ
スタからなる複数のメモリセルが行列状に配置されたメ
モリアレイで、前記メモリアレイを書き込み／消去可能
か否かを示す不揮発性トランジスタからなるメモリセル
を前記メモリアレイ内に有し、前記メモリアレイ内の書
き込み／消去可能か否かを示す不揮発性トランジスタか
らなるメモリセルを読み出した際に読み出し履歴の情報
を第１のデータとして書き込み保持する第１の記憶手段
と、前記メモリアレイ内のを書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルの内容
を読み出した際にその内容を第２のデータとして書き込
み保持する第２の記憶手段とを備える前記不揮発性半導
体メモリについて、前記不揮発性半導体メモリに接続さ
れ、前記不揮発性半導体メモリを消去／書き込み制御す
るデータ処理装置により制御するにあたり、前記第１の
記憶手段によって保持された前記第１のデータと前記第
２の記憶手段によって保持された前記第２のデータとを
前記データ処理装置が参照し、消去／書き込み可能か否
かを判断するようにしたので、自動消去，自動書き込み
等の処理時間の短縮を実現し得る不揮発性半導体メモリ
の動作方法を提供することができる。

【図面の簡単な説明】

【図１】この発明による実施の形態における不揮発性
半導体メモリの機能ブロックを示す図である。

【図２】この発明による実施の形態における不揮発性
半導体メモリの動作モード一覧を示す図である。

【図３】図１に示す機能ブロック中の、マイクロシー
ケンサの機能ブロックを示す図である。

【図４】図１に示す機能ブロック中の、チャージポン
プの機能ブロックを示す図である。

【図５】図１に示す機能ブロック中の、メモリデコー
ダ・メモリブロックの構成図である。

【図６】図１に示す機能ブロック中の、メモリブロッ
クのアドレス空間を示す図である。

【図７】図３に示す機能ブロック中の、自動消去シー
ケンサの機能ブロックを示す図である。

【図８】自動一括消去シーケンスを示すフローチャー
ト図である。

【図９】ブロック

〔０〕，ブロック〔１〕，ブロック
〔２〕，ブロック〔３〕のメモリブロックを消去する自
動ブロック消去シーケンスを示すフローチャート図であ
る。

【図１０】自動書き込みシーケンスを示すフローチャ
ート図である。

【図１１】ロックビットプログラムのシーケンスを示
すフローチャート図である。

【図１２】ロックビットリードのシーケンスを示すフ
ローチャート図である。

【図１３】ロックビットフラグ生成回路の構成を示す
図である。

【図１４】ロックビットフラグ生成回路の各レジスタ
にセットされる値を示す図である。

【図１５】電源立ち上げ時の、ロックビットフラグ生
成回路の動作シーケンスを示した図である。

【図１６】図５に示すブロック中のＸデコーダ，Ｙデ
コーダ，メモリセルアレイ，センスアンプ／書き込み回
路を抽出して示す図である。

【図１７】図５に示すブロック中のＸデコーダ，Ｙデ
コーダ，ダミーメモリセルアレイ，ロックビットセルア
レイ，センスアンプ／書き込み回路を抽出して示す図で
ある。

【図１８】この発明による不揮発性半導体メモリとメ
モリをアクセスするデータ処理装置の接続関係を示した
図である。

【図１９】自動ブロック消去コマンド入力のアクセス
タイミングを示す図である。

【符号の説明】

１マイクロシーケンサ、２チャージポンプ、３メ
モリデコーダ、４メモリブロック、５アドレス／デ
ータ／制御信号ラッチ回路、９２ロックビットフラグ
生成回路、９５ＬＢＳＲ（ロックビットステータスレ
ジスタ）、９６ＲＳＲ（リードステータスレジスタ）。

Claims

【特許請求の範囲】

【請求項１】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際にメモリデータを書き込み保持する記憶手段を
備え、電源立ち上げ時に、前記記憶手段により保持され
たデータを前記メモリセル外に記憶することを特徴とす
る不揮発性半導体メモリ。
【請求項２】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際に読み出し履歴の情報を第１のデータとして書
き込み保持する第１の記憶手段と、前記メモリアレイ内
の書き込み／消去可能か否かを示す不揮発性トランジス
タからなるメモリセルの内容を読み出した際にその内容
を第２のデータとして書き込み保持する第２の記憶手段
とを備え、電源立ち上げ時に、前記第１の記憶手段によ
る第１のデータと、前記第２の記憶手段による第２のデ
ータとを前記メモリセル外に記憶することを特徴とする
不揮発性半導体メモリ。
【請求項３】前記不揮発性トランジスタからなる複数
のメモリセルが行列状に配置されたメモリアレイにデー
タを書き込む場合、前記第１の記憶手段によって保持さ
れた第１のデータと前記第２の記憶手段によって保持さ
れた第２のデータを参照し、前記メモリアレイのデータ
を書き込むか否かを決定するようにしたことを特徴とす
る請求項２に記載の不揮発性半導体メモリ。
【請求項４】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルにデータを書き込む場
合、前記メモリアレイを書き込み／消去可能か否かを示
す不揮発性メモリからなるメモリセルにデータを書き込
むと共に、前記第１の記憶手段と前記第２の記憶手段に
より第１のデータと第２のデータを更新するようにした
ことを特徴とする請求項２に記載の不揮発性半導体メモ
リ。
【請求項５】前記不揮発性トランジスタからなる複数
のメモリセルが行列状に配置されたメモリアレイにデー
タを消去する場合、前記第１の記憶手段によって保持さ
れた前記第１のデータと前記第２の記憶手段によって保
持された前記第２のデータを参照し、前記メモリアレイ
内のデータを消去するか否かを決定するようにしたこと
を特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項６】前記不揮発性トランジスタからなる複数
のメモリセルが行列状に配置されたメモリアレイで、前
記メモリアレイを書き込み／消去可能か否かを示す不揮
発性トランジスタからなるメモリセルデータを読み出す
場合、前記第１の記憶手段によって保持された前記第１
のデータと前記第２の記憶手段によって保持された前記
第２のデータを参照し、前記メモリアレイを書き込み／
消去可能か否かを示す不揮発性トランジスタからなるメ
モリセルのデータを読み出す必要がある場合には、デー
タを読み出すと共に、前記第１の記憶手段と前記第２の
記憶手段により前記第１のデータと前記第２のデータを
更新するようにしたことを特徴とする請求項２に記載の
不揮発性半導体メモリ。
【請求項７】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで、前記メ
モリアレイを書き込み／消去可能か否かを示す不揮発性
トランジスタからなるメモリセルを前記メモリアレイ内
に有し、前記メモリアレイ内の書き込み／消去可能か否
かを示す不揮発性トランジスタからなるメモリセルを読
み出した際に読み出し履歴の情報を第１のデータとして
書き込み保持する第１の記憶手段と、前記メモリアレイ
内の書き込み／消去可能か否かを示す不揮発性トランジ
スタからなるメモリセルの内容を読み出した際にその内
容を第２のデータとして書き込み保持する第２の記憶手
段とを備える前記不揮発性半導体メモリについて、前記
不揮発性半導体メモリに接続され、前記不揮発性半導体
メモリを消去／書き込み制御するデータ処理装置により
制御するものにおいて、前記第１の記憶手段によって保
持された前記第１のデータと前記第２の記憶手段によっ
て保持された前記第２のデータとを、前記データ処理装
置が参照し、消去／書き込み可能か否かを判断すること
を特徴とする不揮発性半導体メモリ。
【請求項８】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際にメモリデータを書き込み保持する記憶手段を
備えた不揮発性半導体メモリの動作にあたり、電源立ち
上げ時に、前記記憶手段により保持されたデータを前記
メモリセル外に記憶することを特徴とする不揮発性半導
体メモリの動作方法。
【請求項９】不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで前記メモ
リアレイを書き込み／消去可能か否かを示す不揮発性ト
ランジスタからなるメモリセルを前記メモリアレイ内に
有し、前記メモリアレイ内の書き込み／消去可能か否か
を示す不揮発性トランジスタからなるメモリセルを読み
出した際に読み出し履歴の情報を第１のデータとして書
き込み保持する第１の記憶手段と、前記メモリアレイ内
の書き込み／消去可能か否かを示す不揮発性トランジス
タからなるメモリセルの内容を読み出した際にその内容
を第２のデータとして書き込み保持する第２の記憶手段
とを備えた不揮発性半導体メモリの動作にあたり、電源
立ち上げ時に、前記第１の記憶手段による第１のデータ
と、前記第２の記憶手段による第２のデータとを前記メ
モリセル外に記憶することを特徴とする不揮発性半導体
メモリの動作方法。
【請求項１０】前記不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイにデ
ータを書き込む場合、前記第１の記憶手段によって保持
された第１のデータと前記第２の記憶手段によって保持
された第２のデータを参照し、前記メモリアレイのデー
タを書き込むか否かを決定する書き込み方法を特徴とす
る請求項９に記載の不揮発性半導体メモリの動作方法。
【請求項１１】不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで前記メ
モリアレイを書き込み／消去可能か否かを示す不揮発性
トランジスタからなるメモリセルにデータを書き込む場
合、前記メモリアレイを書き込み／消去可能か否かを示
す不揮発性メモリからなるメモリセルにデータを書き込
むと共に、前記第１の記憶手段と前記第２の記憶手段に
より第１のデータと第２のデータを更新する書き込み方
法を特徴とする請求項９に記載の不揮発性半導体メモリ
の動作方法。
【請求項１２】前記不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイにデ
ータを消去する場合、前記第１の記憶手段によって保持
された前記第１のデータと前記第２の記憶手段によって
保持された前記第２のデータを参照し、前記メモリアレ
イ内のデータを消去するか否かを決定するようにした消
去方法を特徴とする請求項９に記載の不揮発性半導体メ
モリの動作方法。
【請求項１３】前記不揮発性トランジスタからなる複
数のメモリセルが行列状に配置されたメモリアレイで、
前記メモリアレイを書き込み／消去可能か否かを示す不
揮発性トランジスタからなるメモリセルデータを読み出
す場合、前記第１の記憶手段によって保持された前記第
１のデータと前記第２の記憶手段によって保持された前
記第２のデータを参照し、前記メモリアレイを書き込み
／消去可能か否かを示す不揮発性トランジスタからなる
メモリセルのデータを読み出す必要がある場合には、デ
ータを読み出すと共に、前記第１の記憶手段と前記第２
の記憶手段により前記第１のデータと前記第２のデータ
を更新する読み出し方法を特徴とする請求項９に記載の
不揮発性半導体メモリの動作方法。
【請求項１４】不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで、前記
メモリアレイを書き込み／消去可能か否かを示す不揮発
性トランジスタからなるメモリセルを前記メモリアレイ
内に有し、前記メモリアレイ内の書き込み／消去可能か
否かを示す不揮発性トランジスタからなるメモリセルを
読み出した際に読み出し履歴の情報を第１のデータとし
て書き込み保持する第１の記憶手段と、前記メモリアレ
イ内の書き込み／消去可能か否かを示す不揮発性トラン
ジスタからなるメモリセルの内容を読み出した際にその
内容を第２のデータとして書き込み保持する第２の記憶
手段とを備える前記不揮発性半導体メモリについて、前
記不揮発性半導体メモリに接続され、前記不揮発性半導
体メモリを消去／書き込み制御するデータ処理装置によ
り制御するにあたり、前記第１の記憶手段によって保持
された前記第１のデータと前記第２の記憶手段によって
保持された前記第２のデータとを前記データ処理装置が
参照し、消去／書き込み可能か否かを判断することを特
徴とする不揮発性半導体メモリの動作方法。