KR20080036049A - 메모리의 제어 방법 및 메모리 시스템 - Google Patents

메모리의 제어 방법 및 메모리 시스템 Download PDF

Info

Publication number
KR20080036049A
KR20080036049A KR1020087001827A KR20087001827A KR20080036049A KR 20080036049 A KR20080036049 A KR 20080036049A KR 1020087001827 A KR1020087001827 A KR 1020087001827A KR 20087001827 A KR20087001827 A KR 20087001827A KR 20080036049 A KR20080036049 A KR 20080036049A
Authority
KR
South Korea
Prior art keywords
address
data
write
read
input
Prior art date
Application number
KR1020087001827A
Other languages
English (en)
Other versions
KR101027181B1 (ko
Inventor
도시오 수나가
노리오 후지타
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20080036049A publication Critical patent/KR20080036049A/ko
Application granted granted Critical
Publication of KR101027181B1 publication Critical patent/KR101027181B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2218—Late write

Abstract

본 발명은 싱글 라이트 가능한 메모리에 있어서, 액세스 사이클 시간의 단축화 및 데이터 입출력(I/O)에 있어서의 데이터 레이트의 향상을 도모하는 것을 목적으로 한다.
본 발명은 어드레스 입력으로부터 입력되는 리드 어드레스 및 라이트 어드레스를 래치하는 래치 회로와, 래치 회로에 의해 래치된 리드 어드레스 또는 라이트 어드레스 중 어느 한쪽을 액세스 어드레스로서 선택하는 어드레스 선택 회로와, 메모리 셀 어레이에 의해 리드되는 리드 데이터를 래치하는 리드 래치 회로와, 데이터 입출력으로부터 입력되는 라이트 데이터를 래치하는 라이트 래치 회로와, 커맨드 입력으로부터 입력되는 커맨드를 수신하여 어드레스 선택 회로가 선택하는 액세스 어드레스를 제어하는 제어 회로를 구비한 메모리를 제공한다. 또한, 메모리는 라이트 래치 회로가 래치한 라이트 데이터를 활성화되어 있는 메모리 셀에 기록하는 타이밍을 제어하기 위한 제어 회로를 더 구비한다.

Description

메모리의 제어 방법 및 메모리 시스템{MEMORY CONTROL METHOD AND MEMORY SYSTEM}
본 발명은 일반적으로는 메모리 아키텍처에 관한 것으로서, 보다 상세하게는, 메모리의 사이클 시간 및 데이터 입출력(I/0)에 있어서의 데이터 레이트를 개선하기 위한 메모리 시스템과 그의 제어 방법에 관한 것이다.
DRAM을 기본 구성으로서 이용하는 PSRAM은 휴대전화 등의 저소비 전류이면서 대용량(32 Mb-128 Mb)이 요구되는 기기에 있어서, 종래의 SRAM을 대신하여 널리 사용되어 오고 있다. PSRAM에 있어서, 대기(standby) 시 및 활동(동작)시의 저소비 전류화는 물론, 그 이외에, 사용되는 기기의 기능 및 성능의 향상에 따라 최근에는 고속화도 중요한 항목이 되어 오고 있다. 예컨대, SRAM 대응 인터페이스의 비동기 방식에서는 15 ns-20 ns의 사이클 시간의 페이지 모드가 도입되고, 더욱 더 고속화를 지향하여 SDRAM과 같은 동기 방식이 일반적으로 채용되기 시작하고 있다. 이 동기 방식에서는, 8 또는 16 워드의 버스트 모드에 따른 기록 및 판독이 75 MHz에서 100 MHz 이상의 클록으로 행해진다.
한편, 사용 기기의 요구로부터, 기록에는 버스트 모드 이외에 1워드만 쓰는 싱글 라이트 방식이 있다. 프로그램 가능한 모드 레지스터 등의 전환에 의해 기기 의 동작에 따라 버스트 라이트와 싱글 라이트 중 어느 한쪽이 선택된다. 싱글 라이트 방식은 1워드만 쓰기 때문에, 그 동작은 기본적으로 고속화에는 부적합하다. 판독의 경우에는, 고속의 8 또는 16워드의 버스트 모드밖에 없기 때문에, 이 버스트 리드에 비하면 싱글 라이트는 상당히 저속이다.
또한, 보다 중요한 점은 일단 싱글 라이트 모드에 들어가면, 리드 모드와의 전환에 커다란 시간의 손실이 생기는 것이다. 그 결과, 메모리의 싱글 라이트를 포함한 액세스 사이클 시간이 길어지게 된다. 또한, 모처럼 긴 워드수의 버스트 리드를 이용하여 고속화하더라도, 싱글 라이트와 조합한 경우, 데이터 입출력 상에서의 평균 데이터 레이트는 클록 주파수와 데이터 버스폭의 곱으로 결정되는 최대 데이터 레이트(이론값)보다도 상당히 작아지게 된다.
도 1은 종래의 전형적인 동기 방식 PSRAM의 판독/기록 동작의 개요를 도시한 모식도이다. 도 1에서는, 리드 레이턴시(Read Latency)를 5클록으로 라이트 레이턴시(Write Latency)를 4클록으로 하고 있다. CLK는 클록이며, CMD는 액세스 커맨드의 신호이다. CMD-R은 리드 커맨드이고, CMD-W는 라이트 커맨드이다. CMD가 로우일 때, 판독이나 기록의 동작이 시작된다. ATC는 어레이 시간 상수(Array Time Constant)의 약칭으로서, CMD의 클록과 동시에 받아들이는 어드레스의 디코드 이후의, 워드선의 전위 상승, 센스 앰프의 온(구동), 재기록, 워드선의 오프, 센스 앰프의 오프 및 비트선의 프리차지까지의 일련의 메모리 어레이의 활성화 프로세스를 의미한다. Data I/O는 데이터 입출력을 나타낸다.
또한, 도 1에는 기재하지 않지만, 별도로 라이트 인에이블(Write Enable: WE) 신호가 있으며, CMD가 로우일 때에 동시에 WE가 하이이면 판독 동작이 시작되고, WE가 로우이면 기록 동작이 시작된다. 또한, 도 1에서는 어드레스도 기재되어 있지 않지만, CMD의 클록과 동시에 어드레스도 받아들이고, 그 어드레스로 지정된 셀로의 액세스가 행해진다. 최초의 CMD-R1은 판독으로서, 동시에 받아들인 어드레스가 어드레스 버스를 통과한 후에 디코드된다. 그리고, 어레이가 활성화되어 8워드의 버스트 데이터가 CMD-R1에서 5클록 번째에서부터 Data I/O에 나타난다(부호 2).
도 1에서는, 데이터의 판독은 버스트 리드의 프리페치(Prefetch) 방식을 상정하고 있다. 센스 앰프가 온이 된 후, 하나의 I/O당 8워드의 버스트 데이터가 비트 스위치(도시하지 않음)를 통해 메모리 셀로부터 주변 회로의 래치 회로(도시하지 않음)에 일시적으로 보관된다. 따라서, 메모리 어레이는 데이터가 프리페치된 후, 바로 프리차지할 수 있기 때문에, ATC는 상당히 단시간에 완료가 된다. 전형적인 PSRAM에서는 버스트 판독의 최후 데이터로부터 2클록 번째에 다음 액세스 커맨드가 입력된다. 도 1에서는, 이 타이밍에 싱글 라이트의 기록인 CMD-W1이 삽입되어 있다. CMD-W1로부터 판독과 동일한 시간 후에 메모리 어레이가 ATC-W1의 기간동안 활성화된다. CMD-W1로부터 4클록 번째에서 Data I/0에 입력된 라이트 데이터가 메모리 셀에 기록된다(부호 4).
이하 도 1은 동일한 판독과 기록이 반복되는 동작을 나타내고 있는데, Data I/O는 버스트시에만 데이터가 연속해서 사용되고 있지만, 판독과 기록간의 전환에 의해 데이터가 도중에 끊기고 있다. 1조의 판독과 기록(싱글 라이트)에 필요한 1사 이클은 21클록 걸리지만, Data I/O는 9클록 만큼밖에 사용되지 않는다. 따라서, 이 Data I/O의 사용률은 43%(9/21)밖에 되지 않는다. 따라서, 사이클의 Data I/O상의 평균 데이터 레이트도 이론적인 최대치인 43%가 되어 버린다. 이와 같이 통상의 PSRAM에서는, 싱글 라이트 모드를 포함한 판독과 기록의 동작에 있어서, 대폭적인 데이터 레이트의 저하를 발생시킨다.
관련된 선행 기술 문헌으로서, 예컨대, 일본국의 특허 제3362775호 공보가 있다. 이 공보에는 DRAM의 데이터 전송 레이트를 개선하기 위한 기술이 개시되어 있다. 그러나, 이 공보에 개시된 발명은 판독과 기록이 동일한 버스트 길이일 때 로우 어드레스가 변화되는 경우에 있어서의 버스트 액세스를 대상으로 하고 있어 싱글 라이트를 포함한 다양한 액세스 사이클에 있어서의 사이클 시간 및 데이터 레이트를 개선시킬 수 있는 것은 아니다.
특허 문헌 1 : 일본 특허 제3362775호 공보
본 발명의 목적은 싱글 라이트 가능한 메모리에 있어서, 액세스 사이클 시간의 단축화 및 데이터 입출력(I/0)에 있어서의 데이터 레이트의 향상을 도모하는 것이다.
본 발명의 목적은 싱글 라이트 모드를 포함한 메모리 액세스의 고속화를 도모하는 것이다.
본 발명은 메모리 셀 어레이를 구비하고, 어드레스 입력과 데이터 입출력에 접속되는 메모리의 제어 방법으로서, 어드레스 입력으로부터 리드 어드레스를 수취하는 단계와, 어드레스 입력으로부터 라이트 어드레스를 수취하는 단계와, 라이트 어드레스에 기록할 싱글 라이트 데이터를 데이터 입출력으로부터 래치하는 단계와, 리드 어드레스에 대응하는 메모리 셀을 활성화하는 단계와, 활성화되어 있는 메모리 셀로부터 리드 데이터를 데이터 입출력으로 출력하는 단계와, 리드 데이터를 데이터 입출력으로 출력하는 동안에 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와, 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에 래치된 싱글 라이트 데이터를 기록하는 단계를 포함하는 제어 방법이다.
본 발명은 메모리 셀 어레이를 구비하고, 어드레스 입력과 데이터 입출력에 접속되는 메모리의 제어 방법으로서, 어드레스 입력으로부터 라이트 어드레스를 수취하는 단계와, 라이트 어드레스에 기록할 싱글 라이트 데이터를 데이터 입출력으로부터 래치하는 단계와, 어드레스 입력으로부터 리드 어드레스를 수취하는 단계와, 리드 어드레스에 대응하는 메모리 셀을 활성화하는 단계와, 활성화되어 있는 메모리 셀로부터 리드 데이터를 데이터 입출력으로 출력하는 단계와, 리드 데이터를 데이터 입출력으로 출력하는 동안에 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와, 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에 래치된 싱글 라이트 데이터를 기록하는 단계를 포함하는 제어 방법이다.
본 발명은 메모리 셀 어레이를 구비하고, 어드레스 입력과 데이터 입출력에 접속되는 메모리의 제어 방법으로서, 어드레스 입력으로부터 제1 라이트 어드레스를 수취하는 단계와, 제1 라이트 어드레스에 라이트할 제1 싱글 라이트 데이터를 데이터 입출력으로부터 래치하는 단계와, 제1 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와, 어드레스 입력으로부터 제2 라이트 어드레스를 수취하는 단계와, 제2 라이트 어드레스에 라이트할 제2 싱글 라이트 데이터를 데이터 입출력으로부터 래치하는 단계와, 제1 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에 래치된 제1 싱글 라이트 데이터를 기록하는 단계와, 제2 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와, 제2 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에 래치된 제2 싱글 라이트 데이터를 기록하는 단계를 포함하는 제어 방법이다.
본 발명은 메모리 셀 어레이를 구비하고, 어드레스 입력과 커맨드 입력과 데이터 입출력에 접속되는 메모리 시스템으로서, 어드레스 입력으로부터 입력되는 리드 어드레스 및 라이트 어드레스를 래치하는 래치 회로와, 래치 회로에 래치된 리드 어드레스 및 라이트 어드레스 중 어느 한쪽을 액세스 어드레스로서 선택하는 어드레스 선택 회로와, 메모리 셀 어레이로부터 리드되는 리드 데이터를 래치하는 리드 래치 회로와, 데이터 입출력으로부터 입력되는 라이트 데이터를 래치하는 라이트 래치 회로와, 커맨드 입력으로부터 입력되는 커맨드를 수신하여 어드레스 선택 회로가 선택하는 액세스 어드레스를 제어하는 제어 회로이며, 선택된 액세스 어드레스에 대응하는 메모리 셀을 활성화시키고, 선택된 액세스 어드레스가 라이트 어드레스인 경우 라이트 래치 회로가 래치한 라이트 데이터를 활성화되어 있는 메모리 셀에 기록하는 타이밍을 제어하기 위한 제어 회로를 더 구비하는 메모리 시스템이다.
본 발명에 따르면, 메모리에 있어서, 리드 액세스 후에 신속하게 싱글 라이트 액세스를 행할 수 있기 때문에, 싱글 라이트를 포함한 액세스 사이클 시간을 짧게 할 수 있고, 데이터 입출력의 데이터 레이트를 향상시킬 수 있다.
본 발명에 따르면, 메모리에 있어서, 싱글 라이트 액세스 후에 신속하게 리드 액세스를 행할 수 있기 때문에, 싱글 라이트를 포함한 액세스 사이클의 시간을 짧게 할 수 있고, 데이터 입출력의 데이터 레이트를 향상시킬 수 있다.
본 발명에 따르면, 메모리에 있어서, 싱글 라이트 액세스를 짧은 간격으로 반복할 수 있기 때문에, 싱글 라이트를 포함한 액세스 사이클의 시간을 짧게 할 수 있고, 데이터 입출력의 데이터 레이트를 향상시킬 수 있다.
본 발명에 따르면, 싱글 라이트 액세스를 포함한 모든 액세스 모드에 있어서, 메모리의 액세스 동작을 고속화할 수 있다.
본 발명의 메모리의 제어 방법 및 메모리 시스템에 대해서, 도면을 참조하여 설명한다. 이하의 설명에서는, 본 발명의 내용을 보다 명확히 하기 위해서 필요에 따라 종래 기술의 예(도면)를 참조하여 비교하면서 설명한다. 도 1의 데이터 레이트(Data I/O의 사용률)가 낮은 원인으로서, 판독(CMD-R) 및 기록(CMD-W)이 모두 그 전의 동작이 완료되고 나서 시작되고 있는 것을 들 수 있다. 또한, 리드 레이턴시(5클록)와 라이트 레이턴시(4클록)가 모두 긴 것도 원인으로서 들 수 있다. 프리페치 방식에서는, ATC는 짧기 때문에, 메모리 어레이의 동작(활성화)은 단시간에 종료되어 버린다. 따라서, 버스트 리드 중에는 데이터가 프리페치된 래치 회로와 오프 칩 드라이버(Off Chip Driver: OCD)밖에 구동하고 있지 않다. 또한 판독과 기 록의 ATC는 서로 그 전의 동작이 종료되고 나서 각각의 동작이 시작되고 있기 때문에, 그 2개의 ATC(예컨대, ATC-R1과 ATC-W1)는 시간적으로 떨어져 있다.
그러나, 판독과 기록 동작의 ATC가 겹쳐지지 않으면, 양쪽 동작의 일부가 오버랩(동시 병행 동작)되어도 상관없다. 특히 버스트 리드 중에 기록의 ATC가 와도 이들은 동시 병행 동작이 가능하다. 따라서, 기록의 ATC가 그 전의 버스트 리드 중에 오도록 기록 동작의 시작을 앞당겨서 그 2개의 동작(R & W)을 오버랩시키는 것이 가능하다. 그러나, 단순히 기록의 CMD를 일찍 받아들여도 그 다음 판독의 ATC를 겹치지 않도록 해 버리면, Data I/O는 빈 시간이 길어지게 되어 고속화(데이터 레이트의 향상)에는 이르지 못한다.
다음으로, 레이턴시에 대해서는, 판독시에는 커맨드 입력 후에 어드레스 버스가 동작하여 어드레스가 디코드되고, 어레이의 액세스 동작(활성화) 후 데이터가 판독된다. 그 때문에, CMD로부터 Data I/O에 최초의 데이터가 나타날 때까지의 시간이 판독 레이턴시이며, 이것을 짧게 하는 것은 매우 곤란하다. 기록시에도 어레이가 동작을 시작하여 비트 스위치가 온이 될 때까지의 시간은 판독과 동일한 시간이 걸린다. 그 때문에, 통상 기록의 레이턴시는 정확히 그 비트 스위치를 온으로 할 수 있는 타이밍에 맞추어 선택되고 있다. 반대로 말하면, 기록의 레이턴시는 그 비트 스위치 온 타이밍보다 느려서는 절대로 안되지만, 그것보다 이른 타이밍에 데이터를 받아들여 래치해 두는 것은 가능하다. 그리고, 메모리 셀로의 데이터의 기록은 어레이 동작이 그 비트 스위치 온 타이밍이 되었을 때에 행함으로써, 데이터의 삽입을 먼저 하여 레이턴시를 짧게 할 수 있다. 이상이, 본 발명자가 새롭게 발 견한 지견이며, 이 지견에 기초하여 본 발명의 메모리 제어 방법 및 메모리 시스템이 새롭게 창작되었다. 이하에 추가로 본 발명의 상세한 내용에 관해서 설명한다.
도 2는 본 발명의 메모리 시스템의 구성을 도시한 블록도이다. 각 블록에 대해서 이하에 설명한다.
ADRB는 어드레스 버퍼(Address Buffer)로서, 어드레스 입력 신호(ADR)를 수신하여 입력된 어드레스를 RALTH 또는 WALTH로 출력한다.
RALTH는 리드 어드레스 래치(Read Address Latch)로서, 리드 커맨드(RCMD)를 수신하여 ADRB로부터의 리드 어드레스를 래치한다. RALTH는 ACTL로부터 RASLT 신호를 더 수신하여 실제로 액세스하는 어드레스를 ACOMSEL로 출력한다.
WALTH는 라이트 어드레스 래치(Write Address Latch)로서, 라이트 커맨드(WCMD)를 수신하여 ADRB로부터의 라이트 어드레스를 래치한다. 또한, WALTH는 ACTL로부터 WASLT 신호를 수신하여 실제로 액세스하는 어드레스를 ACMSEL로 출력한다.
ACOMSEL은 어드레스 비교기 & 선택기(Address Comparator & Selector)로서, ACTL로부터 WASLT 신호를 수신하여 판독인지 기록인지를 판단하고, RALTH 또는 WALTH로부터의 어느 한쪽의 어드레스를 실제로 액세스하는 어드레스(ACADR: Access Address)로서, 메모리 어레이의 CDEC(Column Address Decoder) 및 RDEC(Row Address Decoder)로 출력한다. 또한 ACOMSEL은 라이트 커맨드(WCMD) 후 바로 리드 커맨드(RCMD)가 왔을 경우, 기록 어드레스와 판독 어드레스를 비교하여 기록 어드레스가 판독 어드레스에 포함되어 있는 경우, 기록 어드레스가 판독 어드레스에 포 함되어 있는 것을 나타내는 신호와, 그 일치 어드레스가 버스트 판독의 몇 번째 클록인지를 나타내는 복수 비트의 바이너리 신호의 합계의 신호로서 MATCH 신호를 DSEL로 보낸다.
ATG는 어레이 타이밍 발생기(Array Timing Generator)로서, ACTL로부터의 ASTRT(Access Start) 신호를 수신하여 메모리 어레이로의 액세스를 시작하고, 선택된 워드선의 활성화, 센스 앰프의 구동, 프리차지 등의 일련의 메모리 어레이의 타이밍 제어 신호를 발생시킨다. 또한, ATG는 ACTL로 액세스 엔드(AEND) 신호(어레이의 액세스 시작에서 로우, 그 완료에서 하이)를 보낸다.
CMDDEC는 커맨드 디코더(Command Decoder)로서, 라이트 인에이블(WE) 신호와 커맨드 입력(CMD) 신호를 수신하여 리드 커맨드(RCMD) 또는 라이트 커맨드(WCMD) 신호를 출력한다.
ACTL은 어레이 컨트롤러(Array Controller)로서, RCMD 신호 또는 WCMD 신호를 수신하여 ATG로부터의 AEND 신호가 하이이면 즉시 ASTRT를 ATG로 출력한다. ACTL은 AEND가 로우이면 이것이 하이로 되돌아갈 때까지 대기하고 나서 ASTRT를 ATG로 보낸다. ACTL은 판독인지 기록인지에 따라 어드레스 선택 신호(RASLT인지 WASLT) 중 한쪽을 RALTH나 WALTH로 ASTRT 신호와 동일한 타이밍에 보내어 액세스할 어드레스를 결정한다. 기록에서는 그 ASTRT 신호가 발생된 후, 적절한 타이밍에 라이트 드라이버 인에이블(Write Driver Enable: WDRE) 신호를 DWBUF로 보내어 메모리 셀로의 데이터의 기록을 시작하게 한다.
CLKB는 클록 버퍼(Clock Buffer)로서, 수취한 클록 신호(CLK)를 WLCNT, CMDDEC 및 RLCNT로 보낸다.
RLCNT는 리드 레이턴시 카운터(Read Latency Counter)로서, RCMD를 수신하여 판독시의 레이턴시 클록수를 카운트한다. 그리고, RLCNT는 소정의 타이밍(카운트수)이 되면 버스트 워드수만큼의 클록(BCLK: Burst Clock)을 PFLTH로 보내어 버스트 모드에 의한 판독을 구동한다.
WLCNT는 라이트 레이턴시 카운터(Write Latency Counter)로서, WCMD를 수신하여 기록시의 레이턴시 클록수를 카운트한다. 그리고, WLCNT는 소정의 타이밍(카운트수)이 되면 SDCLK(Single Data Clock) 신호를 DINLTH로 보내어 RCVDR에 입력된 라이트 데이터를 DINLTH에 래치시킨다.
PFLTH는 프리페치 래치(Prefetch Latch)로서, 버스트 워드수만큼의 리드 데이터를 한번에 래치하고, RLCNT로부터의 BCLK 신호를 수신하여 데이터를 순차적으로 RCVDR로 보낸다.
RCVDR은 데이터 리시버 & 드라이버(Data Receiver and Driver)로서, 데이터 입력 및 출력 신호(Data I/O)로부터 라이트 데이터를 수취하여 메모리 셀로부터의 리드 데이터를 Data I/O로 출력한다.
DINLTH는 데이터 입력 래치(Data Input Latch)로서, RCVDR로부터 라이트 데이터를 수취하여 DWBUF 및 DSEL로 보낸다.
DSEL은 데이터 선택기(Data Selector)로서, 통상은 PFLTH로부터의 데이터를 그대로 RCVDR로 보내지만, ACOMSEL로부터 MATCH 신호가 오고 있는 경우는, MATCH 신호로 지정된 버스트 클록의 리드 데이터만을 DINLTH에 래치된 라이트 데이터로 치환한다.
DWBUF는 데이터 라이트 버퍼(Data Write Buffer)로서, DINLTH로부터 라이트 데이터를 래치하여 메모리 셀에 기록하기 위한 드라이버로서의 기능을 갖는다.
다음으로 본 발명의 메모리의 제어 방법에 대해서 설명한다.
(A) 리드 데이터가 Data I/O로 출력되기 전에 기록을 행하는 경우
이 동작 모드는 주로 복수의 프로세서가 공통의 메모리를 액세스하는 경우에 발생한다. 판독/기록 동작의 개요를 도 3에 나타낸다. 도 3 중의 ATC, Data I/O 등의 의미는 앞서 설명한 도 1의 경우와 동일하기 때문에, 여기에 그대로 인용한다. 판독은 도 1의 종래 기술과 동일한 타이밍이다. 즉, CMD-R로부터 ATC 시작에 도달하는 시간 및 판독의 레이턴시(5클록)는 도 1의 경우와 동일하다. CMD-W는 CMD-R로부터 2클록 번째에 입력되고, 데이터의 삽입 타이밍도 먼저 하여 레이턴시를 1클록으로 입력하고 있다(부호 10). 그러나, CMD-W가 빠르게 입력되어도, 그 ATC-W는 앞의 CMD-R의 ATC-R이 종료될 때까지 대기시킨다. 앞당겨서 삽입한 싱글 라이트(1워드) 데이터도 래치해 두고, 기록의 ATC-W까지 대기하여 적절한 타이밍에 셀에 기록된다(부호 12).
이 동작 모드는 판독과 기록의 ATC간을 겹치지 않도록 최단으로 하는(연속시키는) 것, 기록의 레이턴시를 앞으로 가지고 오는 것, 또한 판독의 레이턴시는 짧게할 수 없는 것을 더 이용하여 최초의 리드 데이터가 Data I/O에 나타나기 전에 라이트 데이터를 Data I/O로부터 받아들이는 것 등을 행하고 있다. 도 3에 도시한 바와 같이 1조의 판독과 기록(예컨대 CMD-R1과 CMD-W1)의 1사이클은 도 1의 종래 기술의 21클록에서 11클록으로 단축되어 있다. 이 사이클 시간 내에서, Data I/O는 9클록 사용되고 있고, 그 이용률은 82%(9/11)이며, 도 1의 종래 기술의 43%(9/21)에 대하여 2배 가까이 데이터 레이트가 향상되고 있다. 도 3의 예에서는, 오프 칩 드라이버(OCD)가 판독과 기록 사이에서 드라이버와 리시버의 변경에 의해 리드 데이터와 라이트 데이터가 충돌하지 않도록 의도적으로 1클록 만큼 비워 둔다. 그러나, 메모리 외부에서 풀업한 오픈 드레인 방식 등이라면, 이 1클록은 불필요하다. 그 결과, Data I/O의 이용률은 100%가 되어 실질적인 데이터 레이트를 이론적인 최대치까지 올릴 수 있다.
도 4에 도 2의 메모리 시스템을 사용한 경우의 동작 타이밍을 도시한다. 최초의 CLK 신호에서 CMD 신호가 로우, WE 신호가 하이이기 때문에, CMDDEC는 판독으로 인식하여 RCMD 신호(하이)를 출력하고, 그 리드 어드레스를 RALTH에 래치시킨다. ACTL은 RCMD 신호(하이)를 수신하여 어드레스 회로의 지연 후, AEND 신호가 하이이기 때문에 즉시 RASLT 신호(하이)와 ASTRT 신호(하이)를 출력한다. 이에 따라, 메모리 어레이의 리드 어드레스로의 액세스가 시작된다. ATG는 메모리 어레이 내의 일련의 동작의 타이밍 제어를 행하고, 버스트 워드 길이 만큼의 데이터를 PFLTH에 래치한다. RLCNT는 RCMD 신호(하이)로부터의 클록수를 세어 리드 레이턴시 후에 최초의 데이터가 Data I/O로 출력되도록 BCLK 신호를 PFLTH로 보낸다. BCLK 신호는 버스트 워드 길이 만큼의 클록수(여기서는 8클록)를 포함하며, PFLTH로부터 Data I/O로 버스트 리드 데이터를 출력시킨다.
한편, 3번째의 CLK 신호에서 WE 신호와 CMD 신호가 로우가 되기 때문에, CMDDEC는 기록으로 인식하여 WCMD 신호(하이)를 출력하고, 그 라이트 어드레스를 WALTH에 래치한다. 여기서, 판독과 마찬가지로 메모리 어레이로의 액세스를 시작하고자 한다. 그러나, 앞의 판독 때문에 메모리 어레이가 활성화 중이고, AEND 신호가 이 시점에서는 로우이기 때문에, 리드 액세스의 시작은 홀딩된다. AEND 신호가 하이로 되돌아가면, 즉시 ASTRT 신호(하이)와 WASLT 신호(하이)가 출력되어 메모리 어레이로의 라이트 액세스가 시작된다. WCMD 신호(하이)를 수신하여 WLCNT는 싱글 라이트 데이터를 Data I/O로부터 받아들이고, SDCLK 신호(하이)에서 DINLTH에 래치한다. 래치된 싱글 라이트 데이터는 ACTL로부터의 WDRE 신호(하이)에서 메모리 어레이에 기록된다.
(B) 버스트 리드 데이터의 출력이 종료될 때까지 기록을 대기하는 경우
도 3 및 도 4에서는, 리드 레이턴시 중에 싱글 라이트 동작을 삽입하고, 실질적으로 판독, 기록의 반복의 경우에서의 데이터 레이트의 향상을 나타내었다. 이는 리드 데이터가 출력되기 전에 기록을 행하는데, 이것은 복수의 프로세서가 공통의 메모리를 액세스하는 경우에 유효하다. 한편, 단일의 프로세서에서는, 버스트 리드의 종료 후에 기록이 오는 경우가 많다. 본 발명은 이 동작 모드에도 대응할 수 있다.
도 5는 종래의 동작 타이밍을 도시한 도 1과 동일하지만, 비교를 위해 재차 도시한다. 버스트의 판독 후에 라이트 커맨드(CMD-R)가 오며, 이 판독과 기록의 반복의 사이클 시간(도 5의 CMD-W1에서 CMD-W2까지)은 21클록 필요하다. 도 6에 본 발명에 기초한 동작 타이밍의 개요를 도시한다. 최초의 버스트 판독(CMD-R1)의 종 료 후에 싱글 라이트의 라이트 커맨드(CMD-W1)가 입력된다. 그리고, 라이트 데이터는 즉시 DINLTH에 받아들여진다. 그러나, 본 개시에서는 데이터 레이트를 향상시키기 위해서, 그 다음의 클록에서 리드 커맨드(CMD-R2)를 입력한다. 이와 같이 라이트 커맨드의 직후, 예컨대 1클록 번째에 판독이 왔을 때에는 메모리 어레이의 활성화를 역전시켜 판독을 위한 메모리 어레이의 활성화(ATC-R2)를 먼저 행한다. 기록의 메모리 어레이의 활성화(ATC-W1)는 판독의 메모리 어레이의 활성화(ATC-R2)가 종료되고 나서 행한다. 이와 같이 함으로써, 기록 어레이의 활성화는, 버스트 리드 중에 행해지기 때문에, 판독과 기록의 반복의 사이클 시간(도 6에서는 예컨대 CMD-W1에서 CMD-W2까지의 시간)은 14클록으로 단축된다. 도 5의 종래 기술에 비하여 약 33%의 데이터 레이트의 향상이 된다.
이 동작 모드는 도 2의 구성에 의해 실행 가능하다. 단, ACTL에 라이트 커맨드 후의 소정 기간 내(예컨대, 1클록 이내)에 리드 커맨드가 왔을 경우, 기록을 홀딩하고, 판독을 우선시키는 기능을 갖게 할 필요가 있다. 즉, ACTL은 RASLT 신호를 먼저 하이로 하여 어레이를 활성화하고, 리드 어드레스에서 판독을 행하게 한다. 그 종료 후, ACTL은 ATG로부터 AEND 신호(하이)를 수취하면, WASLT 신호를 하이로 하여 기록의 어레이 액세스를 시작하게 한다.
도 7에 도 2의 메모리 시스템을 사용한 경우의 동작 타이밍을 도시한다. 최초의 CLK에서 CMD가 로우, WE가 로우이므로, CMDDEC는 기록으로 인식하여 WCMD 신호(하이)를 출력하여 라이트 어드레스를 WALTH에 래치한다. 또한, SDCLK 신호(하이)에 따라 싱글 라이트 데이터도 Data I/O로부터 DINLTH에 래치한다. 2번째의 CLK 에서 CMD가 로우, WE가 하이이므로, CMDDEC는 판독으로 인식하여 RCMD 신호(하이)에 따라 리드 어드레스를 RALTH에 래치한다. 동시에, ACTL은 판독을 우선시키고, AEND 신호가 하이이므로 즉시 RASLT 신호(하이)와 ASTRT 신호(하이)를 출력한다. 그리고, 메모리 어레이의 리드 어드레스로의 액세스가 시작된다. ATG는 메모리 어레이 내의 일련의 동작의 타이밍 신호의 제어를 행하여 버스트 워드 길이 만큼의 리드 데이터를 PFLTH에 래치한다. RLCNT는 CMD로부터의 클록수를 세어 리드 레이턴시 후에 최초의 데이터가 Data I/O로 출력되도록 BCLK 신호를 PFLTH로 보낸다. BCLK 신호는 버스트 워드 길이 만큼의 클록수(여기서는 8클록)로 이루어지고, PFLTH로부터 Data I/O로 버스트 리드 데이터를 출력한다.
리드 액세스가 종료되면, AEND 신호(하이)가 ACTL로 입력된다. ACTL은 다음의 어레이 액세스의 시작이 가능하다고 판단하고, WASLT 신호(하이)와 ASTRT 신호(하이)를 출력하여 홀딩되어 있던 기록의 어레이 액세스를 시작한다. WDRE 신호(하이)를 DWBUF로 보내어 래치되어 있던 라이트 데이터를 어레이에 기록한다. 기록 어레이의 활성화(ATC for Write)는 버스트 리드 중에 병행되어 행해지기 때문에, 기록과 판독의 1사이클 시간에 새롭게 부가할 필요는 없다.
도 6에 도시된 바와 같이, 기록 후 바로 판독이 될 때에는 어레이의 동작은 판독이 우선이 된다. 그 때문에, 만일 라이트 어드레스가 리드 어드레스의 일부와 일치하는 경우, 리드 데이터는 기록 전의 데이터가 되어 버린다. 이 경우, 데이터를 기록한 후 바로 판독한다고 하여도, 먼저 기록된 데이터가 출력되는 것이 당연하다고 하는 일반적인 메모리에 요구되는 동작에서 벗어난다. 이것을 방지하는 방 법으로서, 기록한 데이터는 래치되어 있기 때문에, 판독시에 어드레스의 비교를 행하고, 일치한 어드레스에 대해서는 어레이로부터가 아니라 그 래치 데이터로부터 취득하여 리드 데이터로 하는 방법을 이용한다.
이 동작을 도 2의 메모리 시스템 구성을 이용하여 판독이 8워드의 버스트의 예로 설명한다. 판독이 기록 바로 뒤에 왔을 경우에는, ACOMSEL은 판독의 8워드의 어드레스 내에 그 전의 기록 어드레스가 입력되어 있는지를 조사한다(비교함). ACOMSEL은 라이트 어드레스가 리드 어드레스에 포함되어 있는 것을 나타내는 신호와, 그 일치 어드레스가 8워드의 버스트 리드의 몇 번째 클록인지를 나타내는 3비트의 신호의 합계 4비트의 신호로 이루어진 MATCH 신호를 DSEL로 보낸다. DSEL에 있어서, PFLTH로부터의 8워드의 리드 데이터 중의 MATCH 신호로 지정된 버스트 번째의 데이터만이 DINLTH로부터의 래치 데이터로 치환하고, 그 이외는 PFLTH로부터의 데이터를 그대로 RCVDR로 출력한다. 라이트 데이터는 도 7에 도시되어 있는 바와 같이, 라이트 어드레스에서의 어레이의 활성화 후, 버스트 리드 중에 DINLTH로부터 DWBUF를 통해 메모리 어레이에 기록된다.
(C) 싱글 라이트의 반복의 경우
도 8에 종래의 전형적 PSRAM의 연속된 싱글 라이트의 동작 타이밍의 개요를 도시한다. 도 9에 본 발명에 따른 연속된 싱글 라이트의 동작 타이밍의 개요를 도시한다. 도 9의 라이트 커맨드(CMD-W)로부터 어레이의 활성화(ATC-W)까지의 시간은 도 8의 종래의 경우와 동일하다. 한편 도 9에서는, 도 3과 마찬가지로, 라이트 레이턴시가 1클록으로 변경되어 있다. 또한, 각 커맨드(CMD-W)의 ATC-W가 겹쳐지지 않도록 최단으로 함(연속시킴)으로써, 2개의 커맨드간의 1사이클을 종래의 7클록에서 3클록으로 단축시킬 수 있어 데이터 레이트도 2배 이상 향상되고 있다.
도 10에 도 2의 구성을 이용한 경우의 동작 타이밍을 도시한다. 최초의 CLK에서 CMD 신호가 로우, WE 신호가 로우이기 때문에, CMDDEC는 기록으로 인식하여 WCMD 신호(하이)를 출력하고, 라이트 어드레스를 WALTH에 래치한다. WLCNT는 WCMD 신호(하이)를 수신하여 SDCLK 신호(하이)를 DINLTH로 보낸다. 그리고, 라이트 레이턴시 후의 데이터는 Data I/O로부터 받아들여져 DINLTH에 래치된다. ACTL은 WCMD 신호(하이)를 수신하여 어드레스 회로의 지연 후, AEND가 하이이기 때문에 즉시 WASLT 신호(하이)와 ASTRT 신호(하이)를 출력하여 메모리 어레이의 라이트 어드레스로의 액세스를 시작한다. DINLTH에 래치된 라이트 데이터는 ACTL로부터의 WDRE 신호(하이)로 메모리 어레이에 기록된다.
본 발명에 대해서, 전술한 실시 형태에서는, 주로 DRAM을 베이스로 하는PSRAM을 예를 들어 설명하였지만, 본 발명은 이것에 한정되지 않고, 다른 반도체 메모리를 포함한 메모리 셀 어레이 구조를 갖는 모든 메모리 시스템에 대해서 적용 가능하다. 그 때, 본 발명에서 말하는 「메모리 어레이(셀)의 활성화」는 액세스하는 어드레스의 메모리 어레이(셀)를 판독/기록 가능한 상태로 하는 것을 의미한다.
도 1은 종래의 전형적인 동기 방식 PSRAM의 판독/기록 동작의 개요를 도시한 도면.
도 2는 본 발명의 메모리 시스템의 구성을 도시한 블록도.
도 3은 본 발명의 판독/기록 동작의 타이밍의 개요를 도시한 도면.
도 4는 도 2의 시스템을 이용한 도 3의 본 발명의 판독/기록 동작의 타이밍을 도시한 도면.
도 5는 종래의 전형적인 동기 방식 PSRAM의 판독/기록 동작의 개요를 도시한 도면.
도 6은 본 발명의 판독/기록 동작의 타이밍 개요를 도시한 도면.
도 7은 도 2의 시스템을 이용한 도 6의 본 발명의 판독/기록 동작의 타이밍을 도시한 도면.
도 8은 종래의 싱글 라이트 동작의 개요를 도시한 도면.
도 9는 본 발명의 싱글 라이트 동작의 타이밍 개요를 도시한 도면.
도 10은 도 2의 시스템을 이용한 도 9의 본 발명의 판독/기록 동작의 타이밍을 도시한 도면.
〈부호의 설명〉
2 : Data I/O로의 버스트 리드 데이터의 판독
4, 12 : 메모리 셀로의 싱글 라이트 데이터의 기록
10 : Data I/O로부터의 싱글 라이트 데이터의 래치

Claims (10)

  1. 메모리 셀 어레이를 구비하고, 어드레스 입력과 데이터 입출력에 접속되는 메모리의 제어 방법으로서,
    어드레스 입력으로부터 리드 어드레스를 수취하는 단계와,
    어드레스 입력으로부터 라이트 어드레스를 수취하는 단계와,
    상기 라이트 어드레스에 기록할 싱글 라이트 데이터를 데이터 입출력으로부터 래치하는 단계와,
    상기 리드 어드레스에 대응하는 메모리 셀을 활성화하는 단계와,
    상기 활성화되어 있는 메모리 셀로부터 리드 데이터를 상기 데이터 입출력으로 출력하는 단계와,
    상기 리드 데이터를 상기 데이터 입출력으로 출력하는 동안에, 상기 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와,
    상기 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에, 상기 래치된 싱글 라이트 데이터를 기록하는 단계를 포함하는 메모리의 제어 방법.
  2. 메모리 셀 어레이를 구비하고, 어드레스 입력과 데이터 입출력에 접속되는 메모리의 제어 방법으로서,
    상기 어드레스 입력으로부터 라이트 어드레스를 수취하는 단계와,
    상기 라이트 어드레스에 기록할 싱글 라이트 데이터를 상기 데이터 입출력으 로부터 래치하는 단계와,
    상기 어드레스 입력으로부터 리드 어드레스를 수취하는 단계와,
    상기 리드 어드레스에 대응하는 메모리 셀을 활성화하는 단계와,
    상기 활성화되어 있는 메모리 셀로부터 리드 데이터를 상기 데이터 입출력으로 출력하는 단계와,
    상기 리드 데이터를 상기 데이터 입출력으로 출력하는 동안에, 상기 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와,
    상기 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에, 상기 래치된 싱글 라이트 데이터를 기록하는 단계를 포함하는 메모리의 제어 방법.
  3. 제2항에 있어서, 상기 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계는 상기 리드 어드레스에 대응하는 메모리 셀의 활성화에 연속하도록 시작하는 것을 특징으로 하는 메모리의 제어 방법.
  4. 제2항에 있어서, 상기 리드 데이터는 버스트 리드 데이터이며, 상기 활성화되어 있는 메모리 셀로부터 리드 데이터를 상기 데이터 입출력으로 출력하는 단계는,
    상기 활성화되어 있는 메모리 셀로부터 리드 데이터를 프리페치하는 단계와,
    상기 프리페치된 리드 데이터를 상기 데이터 입출력으로 출력하는 단계를 포함하는 것을 특징으로 하는 메모리의 제어 방법.
  5. 제2항에 있어서, 상기 라이트 어드레스와 상기 리드 어드레스를 비교하는 단계와,
    상기 라이트 어드레스가 상기 리드 어드레스의 일부와 일치하는 경우, 상기 리드 데이터 중의 상기 일치하는 어드레스의 리드 데이터를 상기 래치된 싱글 라이트 데이터로 치환하는 단계를 더 포함하는 것을 특징으로 하는 메모리의 제어 방법.
  6. 제4항에 있어서, 상기 라이트 어드레스와 상기 리드 어드레스를 비교하는 단계와,
    상기 라이트 어드레스가 상기 리드 어드레스의 일부와 일치하는 경우, 상기 프리페치된 버스트 리드 데이터 중의 상기 일치하는 어드레스의 리드 데이터를 상기 래치된 싱글 라이트 데이터로 치환하는 단계를 더 포함하는 것을 특징으로 하는 메모리의 제어 방법.
  7. 메모리 셀 어레이를 구비하고, 어드레스 입력과 데이터 입출력에 접속되는 메모리의 제어 방법으로서,
    상기 어드레스 입력으로부터 제1 라이트 어드레스를 수취하는 단계와,
    상기 제1 라이트 어드레스에 라이트할 제1 싱글 라이트 데이터를 상기 데이터 입출력으로부터 래치하는 단계와,
    상기 제1 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와,
    상기 어드레스 입력으로부터 제2 라이트 어드레스를 수취하는 단계와,
    상기 제2 라이트 어드레스에 라이트할 제2 싱글 라이트 데이터를 상기 데이터 입출력으로부터 래치하는 단계와,
    상기 제1 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에, 상기 래치된 제1 싱글 라이트 데이터를 기록하는 단계와,
    상기 제2 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와,
    상기 제2 라이트 어드레스에 대응하는 활성화되어 있는 메모리 셀에, 상기 래치된 제2 싱글 라이트 데이터를 기록하는 단계를 포함하는 메모리의 제어 방법.
  8. 제7항에 있어서, 상기 제2 라이트 어드레스에 대응하는 메모리 셀을 활성화하는 단계와 상기 제2 싱글 라이트 데이터를 기록하는 단계 사이에,
    상기 어드레스 입력으로부터 제3 라이트 어드레스를 수취하는 단계와,
    상기 제3 라이트 어드레스에 라이트할 제3 싱글 라이트 데이터를 상기 데이터 입출력으로부터 래치하는 단계를 더 포함하는 것을 특징으로 하는 메모리의 제어 방법.
  9. 메모리 셀 어레이를 구비하고, 어드레스 입력과 커맨드 입력과 데이터 입출력에 접속되는 메모리 시스템으로서,
    어드레스 입력으로부터 입력되는 리드 어드레스 및 라이트 어드레스를 래치 하는 래치 회로와,
    래치 회로에 래치된 리드 어드레스 및 라이트 어드레스 중 어느 한쪽을 액세스 어드레스로서 선택하는 어드레스 선택 회로와,
    메모리 셀 어레이로부터 리드되는 리드 데이터를 래치하는 리드 래치 회로와,
    데이터 입출력으로부터 입력되는 라이트 데이터를 래치하는 라이트 래치 회로와,
    커맨드 입력으로부터 입력되는 커맨드를 수신하여, 어드레스 선택 회로가 선택하는 액세스 어드레스를 제어하는 제어 회로로서, 선택된 액세스 어드레스에 대응하는 메모리 셀을 활성화시키고, 선택된 액세스 어드레스가 라이트 어드레스인 경우 라이트 래치 회로가 래치한 라이트 데이터를 활성화되어 있는 메모리 셀에 기록하는 타이밍을 더 제어하기 위한 제어 회로를 구비하는 메모리 시스템.
  10. 제9항에 있어서, 상기 제어 회로에 의한 제어 하에서 상기 어드레스 선택 회로가 선택한 액세스 어드레스에 대응하는 메모리 셀을 활성화하기 위한 타이밍을 제어하는 타이밍 회로를 더 포함하는 것을 특징으로 하는 메모리 시스템.
KR1020087001827A 2005-07-29 2006-07-26 메모리의 제어 방법 및 메모리 시스템 KR101027181B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005220445 2005-07-29
JPJP-P-2005-00220445 2005-07-29

Publications (2)

Publication Number Publication Date
KR20080036049A true KR20080036049A (ko) 2008-04-24
KR101027181B1 KR101027181B1 (ko) 2011-04-06

Family

ID=37683381

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087001827A KR101027181B1 (ko) 2005-07-29 2006-07-26 메모리의 제어 방법 및 메모리 시스템

Country Status (7)

Country Link
US (1) US7843742B2 (ko)
EP (1) EP1912222A4 (ko)
JP (1) JP5043662B2 (ko)
KR (1) KR101027181B1 (ko)
CN (1) CN101233575A (ko)
TW (1) TWI410970B (ko)
WO (1) WO2007013491A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013451A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4234126B2 (ja) 2005-09-28 2009-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ、メモリ・アクセス制御方法
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
CN101677019B (zh) * 2008-09-18 2014-07-16 深圳市朗科科技股份有限公司 闪存的流水线读取方法及系统
CN102159622A (zh) 2008-09-23 2011-08-17 聂克斯姆化学有限公司 炔属聚酰胺
US8462561B2 (en) * 2011-08-03 2013-06-11 Hamilton Sundstrand Corporation System and method for interfacing burst mode devices and page mode devices
KR102401271B1 (ko) 2015-09-08 2022-05-24 삼성전자주식회사 메모리 시스템 및 그 동작 방법
US10740174B2 (en) * 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Memory address protection circuit and method
JP7195913B2 (ja) 2018-12-19 2022-12-26 キオクシア株式会社 半導体記憶装置
CN109977049B (zh) * 2019-03-01 2020-06-23 京微齐力(深圳)科技有限公司 一种控制器及方法、系统
CN112447218A (zh) 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2734312B2 (ja) * 1992-09-22 1998-03-30 松下電器産業株式会社 メモリ回路
JP3304577B2 (ja) * 1993-12-24 2002-07-22 三菱電機株式会社 半導体記憶装置とその動作方法
JP3170146B2 (ja) * 1994-07-29 2001-05-28 株式会社東芝 半導体記憶装置
JPH10111828A (ja) * 1996-09-27 1998-04-28 Internatl Business Mach Corp <Ibm> メモリシステム、データ転送方法
JP3123473B2 (ja) * 1997-07-24 2001-01-09 日本電気株式会社 半導体記憶装置
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
JP2000163969A (ja) * 1998-09-16 2000-06-16 Fujitsu Ltd 半導体記憶装置
DE19951677B4 (de) * 1998-10-30 2006-04-13 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung
JP4817477B2 (ja) * 1998-10-30 2011-11-16 富士通セミコンダクター株式会社 半導体記憶装置
JP2000163965A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3362775B2 (ja) 1998-12-25 2003-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法
JP4439033B2 (ja) * 1999-04-16 2010-03-24 株式会社ルネサステクノロジ 半導体記憶装置
JP4090165B2 (ja) * 1999-11-22 2008-05-28 富士通株式会社 半導体記憶装置
JP4569915B2 (ja) * 2000-08-11 2010-10-27 エルピーダメモリ株式会社 半導体記憶装置
US6650573B2 (en) * 2001-03-29 2003-11-18 International Business Machines Corporation Data input/output method
JP2002358783A (ja) * 2001-03-29 2002-12-13 Internatl Business Mach Corp <Ibm> データ入出力方法及びｄｒａｍ
US20040088472A1 (en) * 2002-10-31 2004-05-06 Nystuen John M. Multi-mode memory controller
KR100516301B1 (ko) * 2003-03-05 2005-09-21 주식회사 하이닉스반도체 플래시 메모리의 뱅크 분할 장치
US8108588B2 (en) * 2003-04-16 2012-01-31 Sandisk Il Ltd. Monolithic read-while-write flash memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013451A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
EP1912222A1 (en) 2008-04-16
TW200729206A (en) 2007-08-01
US20100061156A1 (en) 2010-03-11
EP1912222A4 (en) 2009-05-13
JPWO2007013491A1 (ja) 2009-02-12
US7843742B2 (en) 2010-11-30
WO2007013491A1 (ja) 2007-02-01
TWI410970B (zh) 2013-10-01
KR101027181B1 (ko) 2011-04-06
CN101233575A (zh) 2008-07-30
JP5043662B2 (ja) 2012-10-10

Similar Documents

Publication Publication Date Title
KR101027181B1 (ko) 메모리의 제어 방법 및 메모리 시스템
KR100953880B1 (ko) 메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템
EP0830682A1 (en) Auto-activate on synchronous dynamic random access memory
KR100399672B1 (ko) 메모리소자,컴퓨터시스템,데이터전송방법,및비동기메모리소자변형방법
JP2002244920A (ja) Ｄｒａｍインターフェース回路
US6144616A (en) Semiconductor memory device
WO2003056563A1 (fr) Dispositif de stockage a semi-conducteur et son procede de commande de regeneration
US7278044B2 (en) Semiconductor memory device for reducing address access time
US6791898B1 (en) Memory device providing asynchronous and synchronous data transfer
JP5101123B2 (ja) 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法
US6829195B2 (en) Semiconductor memory device and information processing system
EP1248267A2 (en) Semiconductor memory device and information processing system
US7180822B2 (en) Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation
JPH10208468A (ja) 半導体記憶装置並びに同期型半導体記憶装置
US6151273A (en) Synchronous semiconductor memory device
JP2002150768A (ja) 半導体記憶装置
JP2000067576A (ja) 半導体記憶装置
US7522458B2 (en) Memory and method of controlling access to memory
US7193903B2 (en) Method of controlling an integrated circuit capable of simultaneously performing a data read operation and a data write operation
US20040085850A1 (en) Semiconductor memory capable of performing high-speed processing
US7516290B2 (en) Memory controller
JP4817477B2 (ja) 半導体記憶装置
JP2000222879A (ja) 半導体記憶装置
US20040141399A1 (en) Method and integrated circuit capable of reading and writing data simultaneously
JP4197880B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee