JPS59207494A - 論理ｌｓｉにおけるデ−タ保護回路 - Google Patents
論理ｌｓｉにおけるデ−タ保護回路Info
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- JPS59207494A JPS59207494A JP58080870A JP8087083A JPS59207494A JP S59207494 A JPS59207494 A JP S59207494A JP 58080870 A JP58080870 A JP 58080870A JP 8087083 A JP8087083 A JP 8087083A JP S59207494 A JPS59207494 A JP S59207494A
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- Japan
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- circuit
- signal
- memory element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、再書込み可能なＦＲＯＭ（プログラマブル
脅リード・オンリ・メモリ）を備えた論理ＬＳＩに関し
、特にＦＲＯＭに記憶されにデータの秘＠を保護できる
ようにされたデータ保護回路に関する。
脅リード・オンリ・メモリ）を備えた論理ＬＳＩに関し
、特にＦＲＯＭに記憶されにデータの秘＠を保護できる
ようにされたデータ保護回路に関する。
例えば、ＥＰＲＯＭを備えたシングルチップマイコンの
ような論理ＬＳＩにおいては、従来、ＥＰＲＯＭに記憶
されたプロポラムデータが外部に容易に読み出せる構成
になっていた。
ような論理ＬＳＩにおいては、従来、ＥＰＲＯＭに記憶
されたプロポラムデータが外部に容易に読み出せる構成
になっていた。
そのため、シングルチップマイコンを用いた各種制御機
器やゲーム機等においては、プログラムの盗用による類
似品の氾らんにより、開発メーカの利益が損なわれると
いう問題点があった。
器やゲーム機等においては、プログラムの盗用による類
似品の氾らんにより、開発メーカの利益が損なわれると
いう問題点があった。
そこで、キーワード方式によりデータの保持を図るよう
にしたものも提案された。しかし、この方式では、キー
ワード全第三者に知られてし１うと秘密全保護できなく
なるという不都合がある。
にしたものも提案された。しかし、この方式では、キー
ワード全第三者に知られてし１うと秘密全保護できなく
なるという不都合がある。
この発明は上記のような問題点に着目してなされたもの
で、ＦＡＭＯＳやＭＮＯＳのような再書込み可能な素子
をメモリ素子として用いているＰＲＯＭ全内蔵した論理
ＬＳＩにおいて、データの外部研出し制御信号を形成す
るか否かを、メモリアレイとは別個に設けられた専用の
メモリ素子に設定しておくことによって、データの外部
読出し全必要に応じて禁止できるようにし、これによっ
て、プログラムの秘密を保護できるようにするととを目
的とする。
で、ＦＡＭＯＳやＭＮＯＳのような再書込み可能な素子
をメモリ素子として用いているＰＲＯＭ全内蔵した論理
ＬＳＩにおいて、データの外部研出し制御信号を形成す
るか否かを、メモリアレイとは別個に設けられた専用の
メモリ素子に設定しておくことによって、データの外部
読出し全必要に応じて禁止できるようにし、これによっ
て、プログラムの秘密を保護できるようにするととを目
的とする。
匂下図面を用いてこの発明を訝明する。
第１図は本発明をシングルチ・プマイコンに適用し六場
合の一実旅例を示す。
合の一実旅例を示す。
図において、１はマイクロプロセッサ（月下（：ＰＵと
称する）、２はＣＰＵＩと同一チップ上（（形成された
ＲＯＭで、このＲＯＭ ２ Ｈ’内部バス３を介して０
ＰＵＩに接続さ糺ている。
称する）、２はＣＰＵＩと同一チップ上（（形成された
ＲＯＭで、このＲＯＭ ２ Ｈ’内部バス３を介して０
ＰＵＩに接続さ糺ている。
ＲＯＭＺＨ像数個の不揮発性メモリ素手が一トリ、クス
状に配備ハれてなるメモリアレイ２１と、Ｘデコーダ２
２、Ｘデコーダ２３、センスアンプ２４および書込み回
路２５とヲ崩している６、上記メモリアレイ２１を構成
ｊ７；）メモリ素子は、特に制限さねないが、この場合
、フローティングゲートと、コントロールゲートとを有
するＦＡＭＯ８からなっている。
状に配備ハれてなるメモリアレイ２１と、Ｘデコーダ２
２、Ｘデコーダ２３、センスアンプ２４および書込み回
路２５とヲ崩している６、上記メモリアレイ２１を構成
ｊ７；）メモリ素子は、特に制限さねないが、この場合
、フローティングゲートと、コントロールゲートとを有
するＦＡＭＯ８からなっている。
また、４は内部制御信号を発生するコントロール回路、
５は上記内部バス３を介して０ＰＵＩ 。
５は上記内部バス３を介して０ＰＵＩ 。
ＲＯＭ２等に接続でれた入出力回路である。
上記ＲＯＭ ２では、データ膀Ｉｆ、 Ｌ時にコントロ
ール回路４から供給される制御信号を受けて、Ｘデコー
ダ２２およびＸデコーダ２３がアドレス信号ＡＸｉ 、
Ａｙｔ ｋ取り込んでメモリアノ性２１内の対応するメ
モリセルを選択する。すると、そのメモリセルに記憶さ
れているデータがセンスアンプ２４によって増幅さねて
、内部バス３に出力される、１女、データ書込み時には
、書込み回路２５が内部バス３から供給されるデータに
応じて、ＹアドレスＡｙ４に対応するデータ線に庖定の
書込み電圧を印加はせることによって、そのとき遺折レ
ベルにされているワード線との交点に位置するメモリセ
ルにデータが書き込せれるようにされている。
ール回路４から供給される制御信号を受けて、Ｘデコー
ダ２２およびＸデコーダ２３がアドレス信号ＡＸｉ 、
Ａｙｔ ｋ取り込んでメモリアノ性２１内の対応するメ
モリセルを選択する。すると、そのメモリセルに記憶さ
れているデータがセンスアンプ２４によって増幅さねて
、内部バス３に出力される、１女、データ書込み時には
、書込み回路２５が内部バス３から供給されるデータに
応じて、ＹアドレスＡｙ４に対応するデータ線に庖定の
書込み電圧を印加はせることによって、そのとき遺折レ
ベルにされているワード線との交点に位置するメモリセ
ルにデータが書き込せれるようにされている。
６は上記ＲＯＭ ２に格納これているプログラム等のデ
ータを外部に出力させないようにする女めの禁止信号を
発生するデータ保獲回路である。１に５７は、外部から
の指令によって、上記データ保護回路６に適当な信号φ
１を出力して禁止信号φｆ奮発生させるようにする信号
発生回路である。
ータを外部に出力させないようにする女めの禁止信号を
発生するデータ保獲回路である。１に５７は、外部から
の指令によって、上記データ保護回路６に適当な信号φ
１を出力して禁止信号φｆ奮発生させるようにする信号
発生回路である。
上記データ保護回路６から出力ζわた禁止信号φｆは、
コントロール回路４から出力ばれる外部への読出し信号
φｒを一方の入力信号とするＡＮＤゲート８の仙方の入
力端子に供給される。そして、このＡＮＤゲート８の出
力信号φ２が上記入出力回路５に供ｉ−Ｊれて、ＲＯＭ
２から内部バス３を介して入出力回路５に出力された読
出しデータを外部端子９に出力づせ、あるいはこわを阻
止するようにζねている。なお、１０は内部バス３を介
してＣＰＵ １に接続でれたＲＡＭ（ランダム・アクセ
ス・メモリ）である。
コントロール回路４から出力ばれる外部への読出し信号
φｒを一方の入力信号とするＡＮＤゲート８の仙方の入
力端子に供給される。そして、このＡＮＤゲート８の出
力信号φ２が上記入出力回路５に供ｉ−Ｊれて、ＲＯＭ
２から内部バス３を介して入出力回路５に出力された読
出しデータを外部端子９に出力づせ、あるいはこわを阻
止するようにζねている。なお、１０は内部バス３を介
してＣＰＵ １に接続でれたＲＡＭ（ランダム・アクセ
ス・メモリ）である。
次に、上記データ保診回路６の具体的々回路構成例を詣
明する。このデータ保護回路６は、第２図に示すように
、電源電圧■ＤＤと接地霜位との間に直列接続されか負
荷抵彷としてのＭ Ｏ８Ｆ Ｅ ＴＱ、＋ と前記メモ
リアレイ２１を構成するメモリ素子と同一構造のＦＡＭ
Ｏ８Ｑｚ とからなる一種のインバータを有している。
明する。このデータ保護回路６は、第２図に示すように
、電源電圧■ＤＤと接地霜位との間に直列接続されか負
荷抵彷としてのＭ Ｏ８Ｆ Ｅ ＴＱ、＋ と前記メモ
リアレイ２１を構成するメモリ素子と同一構造のＦＡＭ
Ｏ８Ｑｚ とからなる一種のインバータを有している。
また、上記ＦＡＭＯ１９Ｑ２は、前記信号発生回路７か
ら出力される信号φ＋ｆｊｒ：入力信号とし、インバー
タ１１．１２とノくッファ１３とからなる書込みドライ
バ１４によって高いしきい値電圧か、低いしきい（ｌｊ
Ｗ圧にされるようにでれている。そして、上記ＭＯ８Ｆ
ＥＴＱ１ とＦＡＭＯ８Ｑ２との接続ノードＮ、には、
そのレベルを反転するインバータ１５が接続ζ層、この
インバータ１５によって禁止信号φｆが形成ζわて、Ａ
ＮＤゲート８の一方の入力端子に供給でねるようにされ
ている。
ら出力される信号φ＋ｆｊｒ：入力信号とし、インバー
タ１１．１２とノくッファ１３とからなる書込みドライ
バ１４によって高いしきい値電圧か、低いしきい（ｌｊ
Ｗ圧にされるようにでれている。そして、上記ＭＯ８Ｆ
ＥＴＱ１ とＦＡＭＯ８Ｑ２との接続ノードＮ、には、
そのレベルを反転するインバータ１５が接続ζ層、この
インバータ１５によって禁止信号φｆが形成ζわて、Ａ
ＮＤゲート８の一方の入力端子に供給でねるようにされ
ている。
つ捷り、データ書込み終了時に、データの外部読出しを
禁止する指令を与えると、上記信号発生回路７において
、パルス信号φ１が形成される。
禁止する指令を与えると、上記信号発生回路７において
、パルス信号φ１が形成される。
そして、■ＤＤ端子に適当ｉ書込み電圧金印７１０ Ｌ
、上記信号発生回路７から書込みドライバ１４に対して
パルス信号φＩが供給づれると、ＦＡＭＯ８Ｑ２のコン
トａ−ルゲートに高電圧が印加される。
、上記信号発生回路７から書込みドライバ１４に対して
パルス信号φＩが供給づれると、ＦＡＭＯ８Ｑ２のコン
トａ−ルゲートに高電圧が印加される。
すると、フローティングゲートへ電子がアバランシェ注
入されて、そのしきい値電圧が高くさせられる。しかし
て、ＦＡＭＯ８Ｑ２のコントロールゲートは、例えば、
高抵抗全弁して電源電圧に接糾させる等の方法により、
通常のデータ読比し時にはＦ Ａ Ｍ Ｏ８Ｑ ２の高
いしきい値電圧と低いしきい値電圧との中間のＬ１″圧
が印力０でｒするようにζねでいる。
入されて、そのしきい値電圧が高くさせられる。しかし
て、ＦＡＭＯ８Ｑ２のコントロールゲートは、例えば、
高抵抗全弁して電源電圧に接糾させる等の方法により、
通常のデータ読比し時にはＦ Ａ Ｍ Ｏ８Ｑ ２の高
いしきい値電圧と低いしきい値電圧との中間のＬ１″圧
が印力０でｒするようにζねでいる。
従って、上記のどと（’ＦＡＭＯ６Ｑ、２のしきい値電
圧が高くづぜられてｂると、データ読出し時にハ■ＤＤ
ｄ′通常５ｖと々すＦＡＭＯ８Ｑ２Ｕ’定常的にオフテ
ワ定常−ドＮ１はハイレベルにされる。
圧が高くづぜられてｂると、データ読出し時にハ■ＤＤ
ｄ′通常５ｖと々すＦＡＭＯ８Ｑ２Ｕ’定常的にオフテ
ワ定常−ドＮ１はハイレベルにされる。
そのため、インバータ１５から出力でれる禁止信号φｆ
がロウレベルにされ、これによって、ＡＮＤケート８が
閉しられる。その結果、コントロール回路４からＡＮＤ
ゲート８の他力の端子に外部読ＬｔｉＬａ号φｒが入力
でれても、ＡＮＤクート８によって阻止されて、入出力
回路５へ供給さ名なくなり、データの外部読出しが禁止
婆れる。
がロウレベルにされ、これによって、ＡＮＤケート８が
閉しられる。その結果、コントロール回路４からＡＮＤ
ゲート８の他力の端子に外部読ＬｔｉＬａ号φｒが入力
でれても、ＡＮＤクート８によって阻止されて、入出力
回路５へ供給さ名なくなり、データの外部読出しが禁止
婆れる。
一方、外部あｔ出しｋｍ止する指令が与えられない場合
には、信号発生回路７においてパルス信号φ、か形成さ
れない１）その女め、書込みドライバ１４か駆動婆れる
ことがないので、ＦＡＭＯ８Ｑ、フのコントロールゲー
トには書込み重圧が印加されず、Ｆ ＡＭ ＯＳ Ｑ２
のしき論値電圧は低い甘まにはね、る。その結果、デー
タ読出し時に、フントロールゲートに中間レベルの重圧
か印力じｊると、ＦＡＭＯ８Ｑ２は定常時にオン啓ね、
ノードＮ、がロウレベルに維持される。これによって、
インバータ１５から出力でれる禁止信号φｆがハイレベ
ルにばれて、ＡＮＤゲート８が開かれる。
には、信号発生回路７においてパルス信号φ、か形成さ
れない１）その女め、書込みドライバ１４か駆動婆れる
ことがないので、ＦＡＭＯ８Ｑ、フのコントロールゲー
トには書込み重圧が印加されず、Ｆ ＡＭ ＯＳ Ｑ２
のしき論値電圧は低い甘まにはね、る。その結果、デー
タ読出し時に、フントロールゲートに中間レベルの重圧
か印力じｊると、ＦＡＭＯ８Ｑ２は定常時にオン啓ね、
ノードＮ、がロウレベルに維持される。これによって、
インバータ１５から出力でれる禁止信号φｆがハイレベ
ルにばれて、ＡＮＤゲート８が開かれる。
そのため、コントロール回路４から外部読出し信号φｒ
が出力これると、開かれたＡＮＤゲート８な・通って入
出力回路５に供給され、ＲＯＭ２から読み出でれたデー
タの外部への出力が可能にはぜらねる。
が出力これると、開かれたＡＮＤゲート８な・通って入
出力回路５に供給され、ＲＯＭ２から読み出でれたデー
タの外部への出力が可能にはぜらねる。
従って、上記実施例のシングルチ、Ｊブマイコンにおい
ては、ユーザがＲＯＭ２にプログラムデータを書き込ん
だ後、これを読み邑して確認（いわゆるベリファイ）を
してから、必要に応じて秘密保趨指令（データ読出し禁
止指令）を与えると、自動的にデータ保論回路６内のＦ
ＡＭＯ８Ｑ、２が書込み状態にでれて、外部読出しが禁
止ζｊるようになる。
ては、ユーザがＲＯＭ２にプログラムデータを書き込ん
だ後、これを読み邑して確認（いわゆるベリファイ）を
してから、必要に応じて秘密保趨指令（データ読出し禁
止指令）を与えると、自動的にデータ保論回路６内のＦ
ＡＭＯ８Ｑ、２が書込み状態にでれて、外部読出しが禁
止ζｊるようになる。
才女、プログラム等の秘密保護を必要としかい場合には
、ベリファイ後にそのような指令７与えなければよい。
、ベリファイ後にそのような指令７与えなければよい。
その場合には、ＦＡＭＯ８Ｑ２が書込み状態にこれ庁い
ため、外部読出しを禁止はせるような信号（φｆ）が発
生でれず、自由にＲＯＭＺ内のブータラ読み出すことが
できるようにされる。
ため、外部読出しを禁止はせるような信号（φｆ）が発
生でれず、自由にＲＯＭＺ内のブータラ読み出すことが
できるようにされる。
次に、ＲＯＭ２に紫外線′（１−照射してＲＯＭのデー
タを消去し、新た方データ全書き込む場合には、メモリ
アレイ２１内のデータ消去と同時に、データ保護回路６
内のＦＡＭＯ８Ｑｚも消去ζわるので、読出し禁止信号
φｆが発生でれなくなる。そのｋめ、秘密保ム指令を与
えなければ、その後は自由にデータの外部Ｆｉｆ出しが
行なえるようになる。
タを消去し、新た方データ全書き込む場合には、メモリ
アレイ２１内のデータ消去と同時に、データ保護回路６
内のＦＡＭＯ８Ｑｚも消去ζわるので、読出し禁止信号
φｆが発生でれなくなる。そのｋめ、秘密保ム指令を与
えなければ、その後は自由にデータの外部Ｆｉｆ出しが
行なえるようになる。
まｆｃ、前回と同じようにプログラム等のデータを秘密
にし女い場合には、ベリファイ後に改めて秘密保護指令
を与えて、データ保護回路６内のＦＡＭＯ８Ｑ、２會書
込み状態にしてやれはよい。
にし女い場合には、ベリファイ後に改めて秘密保護指令
を与えて、データ保護回路６内のＦＡＭＯ８Ｑ、２會書
込み状態にしてやれはよい。
このように上記実施例では、ユーザにおいて節却に被密
保護機能全発揮するように設定を行なうことができると
ともに、秘密保護のためのキーワード等を必要としない
ため、秘密がより確実に保護これる。しかも、保護の設
定用にメモリ素子と同一構造のＦＡＭＯ８’ｉ使用して
いるので、プロセヌーが増加でれることがなく、コスト
ア、、プも最小にざわろ。
保護機能全発揮するように設定を行なうことができると
ともに、秘密保護のためのキーワード等を必要としない
ため、秘密がより確実に保護これる。しかも、保護の設
定用にメモリ素子と同一構造のＦＡＭＯ８’ｉ使用して
いるので、プロセヌーが増加でれることがなく、コスト
ア、、プも最小にざわろ。
なお、秘密保護指令は、外部端子に供給でねる：ｉＡｉ
当′Ｐｒ信号の組合せによって与オ、そのよう々信号の
組合せが入って来たときに信号発生回路７内のロジ１．
．りによりパルス信号φ１が形成これるようにすること
ができる。また、外部端子から直接書込みドライバ１４
に勾して、書込み信号を与えるようにしてもよい。
当′Ｐｒ信号の組合せによって与オ、そのよう々信号の
組合せが入って来たときに信号発生回路７内のロジ１．
．りによりパルス信号φ１が形成これるようにすること
ができる。また、外部端子から直接書込みドライバ１４
に勾して、書込み信号を与えるようにしてもよい。
１に１前記実施例におけるＡＮＤゲート８０代わりにＦ
ＡＭＯ８ｆ用イ大トランスファゲートとトランスファゲ
ート出力に禁止レベルを設定するレベルフローティング
防止用高抵抗を接続ζせ、このＦＡＭＯＢＶＣ書込みド
ライバで書込みを行なうことによって、トランスフアゲ
−Ｆを常時閉状態にζせ、外部読出し信号φｒが入出力
回路５に供給さねないようにして秘密を採掘するように
してもよい。
ＡＭＯ８ｆ用イ大トランスファゲートとトランスファゲ
ート出力に禁止レベルを設定するレベルフローティング
防止用高抵抗を接続ζせ、このＦＡＭＯＢＶＣ書込みド
ライバで書込みを行なうことによって、トランスフアゲ
−Ｆを常時閉状態にζせ、外部読出し信号φｒが入出力
回路５に供給さねないようにして秘密を採掘するように
してもよい。
更に、前記実施例ではメモリ素子にＦＡＭＯ８全用いｆ
ｒ ＲＯＭを内蔵するシングル千つブマイコンについて
説明したが、メモリ素子にＭＮＯ８全用いｆ（Ｒ，ＯＭ
′ｆｒ：内蔵するものにも適用することがテキる。寸
ｋ、シングルチ、Ｊブマイコンのみでなく、ＲＯＭを内
蔵するＰＬＡ等仙の論理ＬＳＩにも摘用することも可能
である。
ｒ ＲＯＭを内蔵するシングル千つブマイコンについて
説明したが、メモリ素子にＭＮＯ８全用いｆ（Ｒ，ＯＭ
′ｆｒ：内蔵するものにも適用することがテキる。寸
ｋ、シングルチ、Ｊブマイコンのみでなく、ＲＯＭを内
蔵するＰＬＡ等仙の論理ＬＳＩにも摘用することも可能
である。
ル上誇明シフ穴ようにこの発明によれは、メモリアレイ
１ｃ構成する再書込み可能なメモリ素子と同−構造の設
定用素子を書込み状態にζせることによって、ＲＯＭ内
部に格納でねたデータの外部べの読出し全節部に禁止さ
せろことができる。そのため、ＲＯＭＫ書き込まれたプ
ログラムの秘密を確実に保護１−７、開発メーカの利益
を獲ることができろ。しかも、秘密保護の設定用にメモ
リ素子と同一構造の素子を使用しているので、プロセス
が増加されることがなく、コストアップも最小にされる
という効果がある。
１ｃ構成する再書込み可能なメモリ素子と同−構造の設
定用素子を書込み状態にζせることによって、ＲＯＭ内
部に格納でねたデータの外部べの読出し全節部に禁止さ
せろことができる。そのため、ＲＯＭＫ書き込まれたプ
ログラムの秘密を確実に保護１−７、開発メーカの利益
を獲ることができろ。しかも、秘密保護の設定用にメモ
リ素子と同一構造の素子を使用しているので、プロセス
が増加されることがなく、コストアップも最小にされる
という効果がある。
第１図は本発明に係るデータ保鰻回路全儒えにシングル
グップマイコンのシステム全体の描成９１うを示すプロ
、７り図、 第２図は本発明に係るデータ保護回路の一実施例を示す
回路構成図である。 ２・・・ＲＯＭ、３・・・内部バス、１４・・・書込み
ドライバ、φｒ・・外部読出し信号、φｒ・・・禁止係
号。 代理人 弁理士 高 橋 明 夫 乙 第 １ 図 第 ２ 図
グップマイコンのシステム全体の描成９１うを示すプロ
、７り図、 第２図は本発明に係るデータ保護回路の一実施例を示す
回路構成図である。 ２・・・ＲＯＭ、３・・・内部バス、１４・・・書込み
ドライバ、φｒ・・外部読出し信号、φｒ・・・禁止係
号。 代理人 弁理士 高 橋 明 夫 乙 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、再摺込み可能な不揮発性メモリ素子からなるＰＲＯ
Ｍ全内蔵した論理ＬＳＩにおいて、前記ＰＲＯＭを構成
するメモリ素子と同一構造の設定用素子とこの素子への
書込みを行ガうｋめの書込みドライバ回路とを備え、Ｌ
ＳＩ外部から与えられる秘曽保蒔指令に基づいて上記書
込みドライバ回路により上記設定用素子に書込みか行な
わわることによって、入出力回路に供船される外部読出
し。 イお号が制御づ力で、上記ＦＲＯＭ内部のデータの外部
への読出しが禁止されるようにてれてなることを特徴と
する論理ＬＳＩにおけるデータ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080870A JPS59207494A (ja) | 1983-05-11 | 1983-05-11 | 論理ｌｓｉにおけるデ−タ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080870A JPS59207494A (ja) | 1983-05-11 | 1983-05-11 | 論理ｌｓｉにおけるデ−タ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207494A true JPS59207494A (ja) | 1984-11-24 |
Family
ID=13730374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080870A Pending JPS59207494A (ja) | 1983-05-11 | 1983-05-11 | 論理ｌｓｉにおけるデ−タ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165253A (ja) * | 1986-01-17 | 1987-07-21 | Hitachi Micro Comput Eng Ltd | 不揮発性メモリ内蔵ｌｓｉ |
| JPH0227455A (ja) * | 1988-07-15 | 1990-01-30 | Sanyo Electric Co Ltd | 半導体メモリを設けた１チップマイクロコンピュータ |
-
1983
- 1983-05-11 JP JP58080870A patent/JPS59207494A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165253A (ja) * | 1986-01-17 | 1987-07-21 | Hitachi Micro Comput Eng Ltd | 不揮発性メモリ内蔵ｌｓｉ |
| JPH0227455A (ja) * | 1988-07-15 | 1990-01-30 | Sanyo Electric Co Ltd | 半導体メモリを設けた１チップマイクロコンピュータ |
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