JPS62236053A - Ｅｅｐｒｏｍ読み出し禁止回路 - Google Patents
Ｅｅｐｒｏｍ読み出し禁止回路Info
- Publication number
- JPS62236053A JPS62236053A JP61079735A JP7973586A JPS62236053A JP S62236053 A JPS62236053 A JP S62236053A JP 61079735 A JP61079735 A JP 61079735A JP 7973586 A JP7973586 A JP 7973586A JP S62236053 A JPS62236053 A JP S62236053A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- eeprom
- memory cell
- cell transistor
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002401 inhibitory effect Effects 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims description 3
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電気的に消去可能な不揮発性半導体メモリ（以
下ＥＥ ＰＲＯＭと略す）に関するものである。
下ＥＥ ＰＲＯＭと略す）に関するものである。
従来の技術
第２図は、従来例におけるＥＥＰＲＯＭの出力バッファ
回路を示すものである。ＥＭＯ８）ランタスタＱ３ ｐ
０６ ＊ Ｑａ ＋ Ｑｇ ＋ ０１゜、Ｑ１１１Ｑ
１２、ＤＭＯ８）ランタスタＱ２＋Ｑ６ｔＱ７およびチ
ャネル・ドープのない、いわゆる、ｌＭｏ５トランジス
タＱ１．Ｑ４から構成される。
回路を示すものである。ＥＭＯ８）ランタスタＱ３ ｐ
０６ ＊ Ｑａ ＋ Ｑｇ ＋ ０１゜、Ｑ１１１Ｑ
１２、ＤＭＯ８）ランタスタＱ２＋Ｑ６ｔＱ７およびチ
ャネル・ドープのない、いわゆる、ｌＭｏ５トランジス
タＱ１．Ｑ４から構成される。
読み出し時には制御信号ＯＤは″Ｈ＃レベルとなシ、セ
ンス回路から来るＡ、Ｂ信号によってデータ出力が”Ｈ
″あるいはＬ″となる。
ンス回路から来るＡ、Ｂ信号によってデータ出力が”Ｈ
″あるいはＬ″となる。
読み出しを禁止するには制御信号ＯＤを”Ｌ”とすれば
よい。この時、ＥＭｏＳトランジスタＱ１１゜Ｑ１２の
ゲート電圧はともにＬ”となりデータ出力は高インピー
ダンスになる。
よい。この時、ＥＭｏＳトランジスタＱ１１゜Ｑ１２の
ゲート電圧はともにＬ”となりデータ出力は高インピー
ダンスになる。
発明が解決しようとする問題点
従来、ＥＥ ＦＲＯＭは任意にデータを読み出すことが
可能なため、ＥＥ ＰＲＯＭｔ−ＩＣカード等に利用し
た場合、機密保持上問題が大きい。
可能なため、ＥＥ ＰＲＯＭｔ−ＩＣカード等に利用し
た場合、機密保持上問題が大きい。
本発明は、ＥＥＰＲＯＭの読み出しを禁止する回路を提
供するものである。
供するものである。
問題点を解決するだめの手段
本発明は上記問題点を解決するため一端を接地１７たＥ
Ｅメモリ・セル・トランジスタのドレインに情報を書き
込み、または読み出すためのバイアス回路およびセンス
回路をそれぞれ接続し、前記メモリセルトランジスタの
ゲートには情報を消去しまたは読み出すバイアス回路を
接続し、前記センス回路の出力をＮＡＮＤ回路およびイ
ンバータ回路に直列接続したものである。
Ｅメモリ・セル・トランジスタのドレインに情報を書き
込み、または読み出すためのバイアス回路およびセンス
回路をそれぞれ接続し、前記メモリセルトランジスタの
ゲートには情報を消去しまたは読み出すバイアス回路を
接続し、前記センス回路の出力をＮＡＮＤ回路およびイ
ンバータ回路に直列接続したものである。
作 用
本発明は上記した構成により、ＥＥメモリ・セル・トラ
ンジスタが書き込まれている場合、ＥＥＰＲＯＭの読み
出しを禁止する。
ンジスタが書き込まれている場合、ＥＥＰＲＯＭの読み
出しを禁止する。
実施例
第１図に本発明の読み出し禁止回路を示す。
一端を接地したＥＥメモリ・セル・トランジスタＱのゲ
ートに情報を消去し、且つそれを読み出す１、
ためのバイアス回路１、またそのドレインに情報を書
き込むためのバイアス回路２およびそれを読み出すため
のセンス回路３をそれぞれ接続し、且つこれらの各回路
に対して、制御回路４を結合し、センス回路３の出力を
ＮＡＮＤ回路５およびインバータ回路６に直列接続した
構成である。
ートに情報を消去し、且つそれを読み出す１、
ためのバイアス回路１、またそのドレインに情報を書
き込むためのバイアス回路２およびそれを読み出すため
のセンス回路３をそれぞれ接続し、且つこれらの各回路
に対して、制御回路４を結合し、センス回路３の出力を
ＮＡＮＤ回路５およびインバータ回路６に直列接続した
構成である。
ＥＥ ＰＲＯＭの読み出しを禁止するという情報はＥＥ
メモリ・セル・トランジスタＱを書き込むことによって
与えられる。
メモリ・セル・トランジスタＱを書き込むことによって
与えられる。
即ち、このＥＥメモリ・セル・トランジスタＱが書き込
まれている場合、センス回路３の出力ノードＮＦｉ″Ｌ
”となるようにする。従ってＥＥＰＲＯＭの読み出し制
御信号ＯＤ’が６Ｈ″であるにもかかわらず、インバー
タ回路６からの信号ＯＤはＬ”となり、第２図で示した
様に、データ出力は高インピーダンス状態となり、読み
出しは禁止される。
まれている場合、センス回路３の出力ノードＮＦｉ″Ｌ
”となるようにする。従ってＥＥＰＲＯＭの読み出し制
御信号ＯＤ’が６Ｈ″であるにもかかわらず、インバー
タ回路６からの信号ＯＤはＬ”となり、第２図で示した
様に、データ出力は高インピーダンス状態となり、読み
出しは禁止される。
読み出しを禁止するために、ＥＥメモリ・セル・トラン
ジスタＱを書き込むためにはバイアス回路１．２によっ
て、同ＥＥメモリ・セル・トランジスタＱのゲートをＯ
ｖに、また同ＥＥメモリ・セル・トランジスタＱのドレ
インを高電圧にする様に、制御回路４によってコントロ
ールすればよい。
ジスタＱを書き込むためにはバイアス回路１．２によっ
て、同ＥＥメモリ・セル・トランジスタＱのゲートをＯ
ｖに、また同ＥＥメモリ・セル・トランジスタＱのドレ
インを高電圧にする様に、制御回路４によってコントロ
ールすればよい。
さらに、読み出しを許可するには、ＥＥメモリ・セル・
トランジスタＱを消去すればよく、この時には先とは逆
に同トランジスタＱのゲートを高電圧に、また、同トラ
ンジスタＱのドレインをｏＶになる様に、制御回路４に
よってバイアス回路１゜２をコントロールする。ＥＥメ
モリ・セル・トランジスタＱを消去した時、センス回路
３の出力ノードＮはＩＩ ＨＪｌとすると、ＥＪｉ：
ＰＩ’ＬＯＭ（７）制御信号ＯＤ がＨ″の時インバ
ータ回路６の出力信号ＯＤは”Ｈ”となシ、読み出しが
許可される。
トランジスタＱを消去すればよく、この時には先とは逆
に同トランジスタＱのゲートを高電圧に、また、同トラ
ンジスタＱのドレインをｏＶになる様に、制御回路４に
よってバイアス回路１゜２をコントロールする。ＥＥメ
モリ・セル・トランジスタＱを消去した時、センス回路
３の出力ノードＮはＩＩ ＨＪｌとすると、ＥＪｉ：
ＰＩ’ＬＯＭ（７）制御信号ＯＤ がＨ″の時インバ
ータ回路６の出力信号ＯＤは”Ｈ”となシ、読み出しが
許可される。
なお、制御回路４はＥＥＰＲＯＭの制御信号ＣＥ。
ＯＥ、ＷＥでコントロールする。
発明の効果
本発明によると、メモリ・セル・トランジスタＱを書き
込み、この回路構成α■ＦＲＯＭの読み出しを禁止する
回路を設けることにより、ＥＥＰＲＯＭのデータ機密保
持という効果を得ることが出来る。
込み、この回路構成α■ＦＲＯＭの読み出しを禁止する
回路を設けることにより、ＥＥＰＲＯＭのデータ機密保
持という効果を得ることが出来る。
１．２・・・・・・バイアス回路、３・・・・・・セン
ス回路、４・・・・・・制御回路、６・・・・・・ＮＡ
ＮＤ回路、６・・・・・・インバータ回路。
ス回路、４・・・・・・制御回路、６・・・・・・ＮＡ
ＮＤ回路、６・・・・・・インバータ回路。
Claims (1)
- 一端を接地した電気的消去可能な半導体不揮発性メモリ
・セル・トランジスタのドレインに情報を書き込み、ま
たは読み出すためのバイアス回路およびセンス回路をそ
れぞれ接続し、前記メモリ・セル・トランジスタのゲー
トには情報を消去し、または読み出すバイアス回路を接
続し、前記センス回路の出力をＮＡＮＤ回路およびイン
バータ回路に直列接続したことを特徴とするＥＥＰＲＯ
Ｍ読み出し禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61079735A JPS62236053A (ja) | 1986-04-07 | 1986-04-07 | Ｅｅｐｒｏｍ読み出し禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61079735A JPS62236053A (ja) | 1986-04-07 | 1986-04-07 | Ｅｅｐｒｏｍ読み出し禁止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62236053A true JPS62236053A (ja) | 1987-10-16 |
Family
ID=13698466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61079735A Pending JPS62236053A (ja) | 1986-04-07 | 1986-04-07 | Ｅｅｐｒｏｍ読み出し禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62236053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291522A (ja) * | 1988-05-18 | 1989-11-24 | Ricoh Co Ltd | プログラマブル・ロジック・デバイス |
| EP0645774A2 (en) * | 1993-09-20 | 1995-03-29 | Nec Corporation | Memory protection circuit for EPROM |
-
1986
- 1986-04-07 JP JP61079735A patent/JPS62236053A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291522A (ja) * | 1988-05-18 | 1989-11-24 | Ricoh Co Ltd | プログラマブル・ロジック・デバイス |
| EP0645774A2 (en) * | 1993-09-20 | 1995-03-29 | Nec Corporation | Memory protection circuit for EPROM |
| EP0645774A3 (en) * | 1993-09-20 | 1995-11-02 | Nec Corp | Protection circuit for EPROM memory. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6522581B2 (en) | Semiconductor storage device | |
| US6469928B2 (en) | Nonvolatile semiconductor memory device with concurrent memory access and data locking | |
| JP3967409B2 (ja) | 半導体集積回路装置 | |
| JPH02141994A (ja) | 不揮発性半導体メモリ | |
| JPH0793223A (ja) | 記憶情報保護回路 | |
| TWI724778B (zh) | 隨機位元單元及隨機位元系統 | |
| JPS63102096A (ja) | 電気的にプログラム可能な不揮発性メモリを含む論理回路形集積回路 | |
| US5153854A (en) | EEPROM memory system having selectable programming voltage for low power readability | |
| US4849942A (en) | Protection device for an erasable and reprogrammable read only memory | |
| JP2842442B2 (ja) | マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 | |
| JPS62236053A (ja) | Ｅｅｐｒｏｍ読み出し禁止回路 | |
| JP2001109666A (ja) | 不揮発性半導体記憶装置 | |
| JPH113594A (ja) | 不揮発性メモリおよびデータ書込み、読出し方法 | |
| KR0127748B1 (ko) | 프로그램가능한 메모리 데이터 보호회로 | |
| US6115293A (en) | Non-volatile semiconductor memory device | |
| JPS6236800A (ja) | Ｉｃメモリ装置 | |
| JPH04208566A (ja) | 不揮発性半導体記憶装置 | |
| KR940000898B1 (ko) | 반도체 메모리장치 | |
| JP3028567B2 (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| JPH01155595A (ja) | 不揮発性半導体記憶装置 | |
| JPH08292915A (ja) | 不揮発性メモリ内蔵の集積回路装置 | |
| JPS6057597A (ja) | プログラマブルｒｏｍ | |
| JP2659227B2 (ja) | Ｍｏｓ型不揮発性半導体メモリ装置 | |
| JP2008171565A (ja) | 不揮発性半導体記憶装置 | |
| JP2978264B2 (ja) | 半導体装置 |