JPH01222354A - データ読み出し禁止回路 - Google Patents
データ読み出し禁止回路Info
- Publication number
- JPH01222354A JPH01222354A JP63048319A JP4831988A JPH01222354A JP H01222354 A JPH01222354 A JP H01222354A JP 63048319 A JP63048319 A JP 63048319A JP 4831988 A JP4831988 A JP 4831988A JP H01222354 A JPH01222354 A JP H01222354A
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- JP
- Japan
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- Pending
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- 230000005764 inhibitory process Effects 0.000 title 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はシングルチップマイクロコンピュータに間し、
特に紫外線消去型プログラマブルロム（以下、ＵＶＰＲ
ＯＭ）内蔵のシングルチップマイクロコンピュータ（以
下ＩＣと称す）のＲＯＭ内容読み出し禁止回路（以下プ
ロテクト回路と称す）に関する。
特に紫外線消去型プログラマブルロム（以下、ＵＶＰＲ
ＯＭ）内蔵のシングルチップマイクロコンピュータ（以
下ＩＣと称す）のＲＯＭ内容読み出し禁止回路（以下プ
ロテクト回路と称す）に関する。
［従来の技術］
従来、この種のプロテクト回路は、ＵＶＰＲＯＭで構成
される１ないし数ビットの特殊レジスタに禁止指示デー
タを書き込みを行うことにより、ＲＯＭ内容読み出し禁
止状態（以下プロテクト状態と称す）としていた。
される１ないし数ビットの特殊レジスタに禁止指示デー
タを書き込みを行うことにより、ＲＯＭ内容読み出し禁
止状態（以下プロテクト状態と称す）としていた。
［発明が解決しようとする問題点］
上述した従来のプロテクト回路は、ｌないし数ビットの
ＵＶＰＲＯＭセルへの書き込みによりプロテクト状態と
するので、アドレスごとに読み出し可・付加の切換をす
ることができないという欠点がある。従って、例えばＵ
ＶＰＲＯＭ内にプログラムされた命令の内容のうちサブ
ルーチンのみ選択してプロテクト状態とする、あるいは
特定のデータ群のみプロテクト状態とするような選択的
外部読み出し禁止はできないという欠点があった。
ＵＶＰＲＯＭセルへの書き込みによりプロテクト状態と
するので、アドレスごとに読み出し可・付加の切換をす
ることができないという欠点がある。従って、例えばＵ
ＶＰＲＯＭ内にプログラムされた命令の内容のうちサブ
ルーチンのみ選択してプロテクト状態とする、あるいは
特定のデータ群のみプロテクト状態とするような選択的
外部読み出し禁止はできないという欠点があった。
［発明の従来技術に対する相違点］
上述した従来のプロテクト回路に対し、本発明はアドレ
スごとにプログラマブルにプロテクト状態とすることが
可能という相違点を有する。
スごとにプログラマブルにプロテクト状態とすることが
可能という相違点を有する。
［問題点を解決するための手段］
本発明の要旨は複数のアドレスがそれぞれ割り当てられ
た複数の記憶部を有するプログラム可能な読み出し専用
メモリ回路に付加され、該プログラム可能な読み出し専
用メモリ回路からのデータの読み出しを禁止するデータ
読み出し禁止回路にして、上記複数のアドレスの各々に
ついてマスク情報を記憶可能な補助メモリ回路と、上記
プログラム可能な読み出し専用メモリ回路からのデータ
の読み出しを制御するゲート群と、アクセスされたプロ
グラム可能な読み出し専用メモリのアドレスについて補
助メモリ回路がマスク情報を記憶していると上記ゲート
群を閉止してデータの読み出しを禁止する判別回路と備
えたことである。
た複数の記憶部を有するプログラム可能な読み出し専用
メモリ回路に付加され、該プログラム可能な読み出し専
用メモリ回路からのデータの読み出しを禁止するデータ
読み出し禁止回路にして、上記複数のアドレスの各々に
ついてマスク情報を記憶可能な補助メモリ回路と、上記
プログラム可能な読み出し専用メモリ回路からのデータ
の読み出しを制御するゲート群と、アクセスされたプロ
グラム可能な読み出し専用メモリのアドレスについて補
助メモリ回路がマスク情報を記憶していると上記ゲート
群を閉止してデータの読み出しを禁止する判別回路と備
えたことである。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。１
は内ＭＵＶＰＲＯＭ領域、２は補助メモリ回路としての
プロテクトアドレス選択ビットて、１．２はＵＶＰＲＯ
Ｍで構成される。また２は１と同じアドレス分のセルを
持つ。３は１及び２のアドレスデコーダ、４は３のアド
レスデコーダで選択されたアドレスのＵＶＰＲＯＭＩか
らの読み出しデータ、５はデータ４をＩＣ外部へ読み出
す制御ゲート群、６はアドレスデコーダ３で選択された
アドレスのプロテクトアドレス選択ビット２の読み出し
データ、７は読み出しデータ６をＩＣ外部へ読み出す制
御ゲート、８は内ＲＵＶＰＲＯＭの内容をＩＣ外部に読
み出す場合の制御信号、９は６の読み出しデータと８の
制御信号とを入力とするアンドゲートでありゲート５の
制御信号となる。
は内ＭＵＶＰＲＯＭ領域、２は補助メモリ回路としての
プロテクトアドレス選択ビットて、１．２はＵＶＰＲＯ
Ｍで構成される。また２は１と同じアドレス分のセルを
持つ。３は１及び２のアドレスデコーダ、４は３のアド
レスデコーダで選択されたアドレスのＵＶＰＲＯＭＩか
らの読み出しデータ、５はデータ４をＩＣ外部へ読み出
す制御ゲート群、６はアドレスデコーダ３で選択された
アドレスのプロテクトアドレス選択ビット２の読み出し
データ、７は読み出しデータ６をＩＣ外部へ読み出す制
御ゲート、８は内ＲＵＶＰＲＯＭの内容をＩＣ外部に読
み出す場合の制御信号、９は６の読み出しデータと８の
制御信号とを入力とするアンドゲートでありゲート５の
制御信号となる。
ここでｔＴＶＦＲＯＭは、未書込時には読み出しデータ
は論理”１”、書込時には読み出しデータは論理”Ｏ”
を各々出力するものとする。
は論理”１”、書込時には読み出しデータは論理”Ｏ”
を各々出力するものとする。
またプロテクトアドレス選択用ビット２と通常のＵＶＰ
ＲＯＭ領域１とは全く独立に書込ができる。プロテクト
アドレス選択用ビット２が全アドレス未書込の場合は読
み出しデータ６は常に論理゛′１”で読み出し制御信号
８が論理”１″になると、アンドゲート９は論理”１邦
になり、アドレスデコーダ３で選択されたＵＶＰＲＯＭ
領域１からのデータを制御ゲート群６を介してＩＣ外部
へ出力する。
ＲＯＭ領域１とは全く独立に書込ができる。プロテクト
アドレス選択用ビット２が全アドレス未書込の場合は読
み出しデータ６は常に論理゛′１”で読み出し制御信号
８が論理”１″になると、アンドゲート９は論理”１邦
になり、アドレスデコーダ３で選択されたＵＶＰＲＯＭ
領域１からのデータを制御ゲート群６を介してＩＣ外部
へ出力する。
一方プロテクトアドレス選択用ビット２が全アドレス書
込状態の場合は読み出しデータ６は常に論理”０″′で
あり読み出し制御信号８が論理′”１”となってもアン
ドゲート９は論理”０”のままで、ＩＣ外部にＵＶＰＲ
ＯＭ領域ｌのデータは一切出力されない。すなわち全ア
ドレスのプロテクト状態となる。
込状態の場合は読み出しデータ６は常に論理”０″′で
あり読み出し制御信号８が論理′”１”となってもアン
ドゲート９は論理”０”のままで、ＩＣ外部にＵＶＰＲ
ＯＭ領域ｌのデータは一切出力されない。すなわち全ア
ドレスのプロテクト状態となる。
また、プロテクトアドレス選択用ビット２が選択的に書
き込まれた場合はアドレスデコーダ３によって選択用ビ
ット２中の書き込まれたアドレスが選択された時には、
読み出しデータ６、アンドゲート９は論理”０″で読み
出し制御信号８が論理”１”となっても、ＵＶＰＲＯＭ
領域１のデータは出力されない。
き込まれた場合はアドレスデコーダ３によって選択用ビ
ット２中の書き込まれたアドレスが選択された時には、
読み出しデータ６、アンドゲート９は論理”０″で読み
出し制御信号８が論理”１”となっても、ＵＶＰＲＯＭ
領域１のデータは出力されない。
またこの場合アドレスデコーダ３によって選択された選
択用ビット２中のアドレスが未書込の時には読み出しデ
ータ６は論理”１”となり、読み出し制御信号８が論理
”１′′となればアドレスデコーダ３により選択された
ＵＶＰＲＯＭ領域１のデータをゲート群５を介してＩＣ
外部に出力する。
択用ビット２中のアドレスが未書込の時には読み出しデ
ータ６は論理”１”となり、読み出し制御信号８が論理
”１′′となればアドレスデコーダ３により選択された
ＵＶＰＲＯＭ領域１のデータをゲート群５を介してＩＣ
外部に出力する。
従って、プロテクトアドレス選択用ビット２で書き込ま
れているアドレスはＵＶＰＲＯＭ領域１のデータは読み
出し禁止となり、未書込のアドレスはＵＶＰＲＯＭ領域
ｌのデータは読み出し可となる。
れているアドレスはＵＶＰＲＯＭ領域１のデータは読み
出し禁止となり、未書込のアドレスはＵＶＰＲＯＭ領域
ｌのデータは読み出し可となる。
なお、プロテクトアドレス選択用ビット２をＩＣ外部読
み出し可能とすればプロテクト状態にあるアドレスを知
ることも可能である。
み出し可能とすればプロテクト状態にあるアドレスを知
ることも可能である。
従って、上記制御ゲート７とアンドゲート９とは全体と
して判別回路を構成している。
して判別回路を構成している。
第２図は本発明の第２実施例を示すブロック図である。
１０１は内ＭＵＶＰＲＯＭ領域、１０２゜１０３はプロ
テクトアドレス選択用ビットで、各々１ビツトずつ合計
２ビット分の１０１と同じアドレス分セルを持つ。また
１０１，１０２，１０３はＵＶＰＲＯＭで構成されてい
る。１０４はアドレスデコーダ、１０５は１０４のアド
レデコーダで選択されたアドレスの１０１のＵＶＰＲＯ
Ｍの読み出しデータ、１０６は１０５をＩＣ外部に読み
出し制御ゲート群、１０７，１０８は各々１０４で選択
されたアドレスの１０２，１０３のビットの読み出しデ
ータ、１０９，１１０は各々１０７．１０８をＩＣ外部
に読み出す制御ゲート、１１１は１０７，１０８を入力
とする排他的ノア（ＥＸＮＯＲ）’７’−） １１２は
内ＭＵＶＰＲＯＭの内容をＩＣ外部に読み出す場合の制
御信号、１１３は１１１，１１２を入力とするアンドゲ
ートて１０６のゲート群の制御信号を出力する。１０２
．１０３のプロテクトアドレス選択用ビットの同一アド
レスが共に未書込の場合１０６，１０７は共に論理”１
”で、ＥＸＮＯＲゲート１１１も論理”１”で読み出し
信号１１２が論理”１”となれば、アンドゲート１１３
も論理”１”となりＵＶＰＲＯＭ領域１０１の該当アド
レスのデータは制御ゲート群１０６を介して、ＩＣ外部
に出力される。プロテクトアドレス選択用ビット１０２
゜１０３の同一アドレスが、一方が書込、もう一方が未
書込の場合ＥＸＮＯＲ１１１は論理”０”となり、読み
出し信号１１２がアクティブになっても、アンドゲート
１１３は論理”０”のままでＵＶＰＲＯＭ領域１０１の
該当アドレスはプロテクト状態となる。プロテクトアド
レス選択用ビット１０２．１０３の同一アドレスが共に
書き込まれている場合にはＥＸＮＯＲｌ １１は論理”
１”となり、読み出し信号１１２がアクティブになると
アンドゲート１１３は論理”１”でＵＶＰＲＯＭ領域１
０１の該当アドレスはＩＣ外部から読み出し可となる。
テクトアドレス選択用ビットで、各々１ビツトずつ合計
２ビット分の１０１と同じアドレス分セルを持つ。また
１０１，１０２，１０３はＵＶＰＲＯＭで構成されてい
る。１０４はアドレスデコーダ、１０５は１０４のアド
レデコーダで選択されたアドレスの１０１のＵＶＰＲＯ
Ｍの読み出しデータ、１０６は１０５をＩＣ外部に読み
出し制御ゲート群、１０７，１０８は各々１０４で選択
されたアドレスの１０２，１０３のビットの読み出しデ
ータ、１０９，１１０は各々１０７．１０８をＩＣ外部
に読み出す制御ゲート、１１１は１０７，１０８を入力
とする排他的ノア（ＥＸＮＯＲ）’７’−） １１２は
内ＭＵＶＰＲＯＭの内容をＩＣ外部に読み出す場合の制
御信号、１１３は１１１，１１２を入力とするアンドゲ
ートて１０６のゲート群の制御信号を出力する。１０２
．１０３のプロテクトアドレス選択用ビットの同一アド
レスが共に未書込の場合１０６，１０７は共に論理”１
”で、ＥＸＮＯＲゲート１１１も論理”１”で読み出し
信号１１２が論理”１”となれば、アンドゲート１１３
も論理”１”となりＵＶＰＲＯＭ領域１０１の該当アド
レスのデータは制御ゲート群１０６を介して、ＩＣ外部
に出力される。プロテクトアドレス選択用ビット１０２
゜１０３の同一アドレスが、一方が書込、もう一方が未
書込の場合ＥＸＮＯＲ１１１は論理”０”となり、読み
出し信号１１２がアクティブになっても、アンドゲート
１１３は論理”０”のままでＵＶＰＲＯＭ領域１０１の
該当アドレスはプロテクト状態となる。プロテクトアド
レス選択用ビット１０２．１０３の同一アドレスが共に
書き込まれている場合にはＥＸＮＯＲｌ １１は論理”
１”となり、読み出し信号１１２がアクティブになると
アンドゲート１１３は論理”１”でＵＶＰＲＯＭ領域１
０１の該当アドレスはＩＣ外部から読み出し可となる。
従って、１０２，１０３の２つのプロテクトアドレス選
択用ビットで、同一アドレスが共に未書込の時読み出し
可、どちらか片方に書き込みを行うとプロテクト状態と
なり両方に書き込みを行えば再び読み出し可となる。す
なわち、−度プロテクト状態としたアドレスの再生が可
能となる。
択用ビットで、同一アドレスが共に未書込の時読み出し
可、どちらか片方に書き込みを行うとプロテクト状態と
なり両方に書き込みを行えば再び読み出し可となる。す
なわち、−度プロテクト状態としたアドレスの再生が可
能となる。
［発明の効果コ
以上説明したように本発明はＩＣが内蔵するＵＶＰＲＯ
Ｍと同一のアドレスデコーダでアドレスされ全てのアド
レスビットを有するＵＶＰＲＯＭセルで構成されるプロ
テクトアドレス選択用ビットの読み出しデータをＵＶＰ
ＲＯＭの内容のＩＣ外部への読み出し制御回路の入力と
することで、プロテクトアドレス選択用ビットに書き込
まれた内容によりアドレスごとにプロテクト状態／非プ
ロテクト状態の切り替えを行うことができる効果がある
。
Ｍと同一のアドレスデコーダでアドレスされ全てのアド
レスビットを有するＵＶＰＲＯＭセルで構成されるプロ
テクトアドレス選択用ビットの読み出しデータをＵＶＰ
ＲＯＭの内容のＩＣ外部への読み出し制御回路の入力と
することで、プロテクトアドレス選択用ビットに書き込
まれた内容によりアドレスごとにプロテクト状態／非プ
ロテクト状態の切り替えを行うことができる効果がある
。
第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第２実施例を示すブロック図である。 １・・・内蔵ＵＶＰＲＯＭ領域、 ２・・・プロテクトアドレス選択用ビット（ＵＶＰＲＯ
Ｍ）、 ３・・・アドレスデコーダ、 ４・・・１の出力信号線、 ５・・・４をＩＣ外部へ読み出す制御ゲート群、６・・
・２の出力信号線、 ７・・・２をＩＣ外部へ読み出す制御ゲート、８弗・・
内ＭＵＶＰＲＯＭの内容をＩＣ外部に読み出す制御信号
、 ９・・・アンドゲート、 １０１−−−内蔵ＵＶＰＲＯＭ領域、 １０２，１０３・・プロテクトアドレス選択用ビット（
ＵＶＰＲＯＭセル）、 １０４・・・・・・アドレスデコーダ、１０５・・・・
・・１０１の出力信号線、１０６・φ・・１０５をＩＣ
外部へ読み出す制御ゲート群、 １０７・・・１０２の出力信号線、 １０８・・・１０３の出力信号線、 １０９・・・１０７をＩＣ外部へ読み出す制御ゲート、 １１０・・・１０８をＩＣ外部へ読み出す制御ゲート、 １１１−−−ＥＸＮＯＲゲート、 １１２・・・内蔵ＵＶＰＲＯＭをＩＣ外部へ読み出す制
御信号、 １１３・・・アンドゲート。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
は本発明の第２実施例を示すブロック図である。 １・・・内蔵ＵＶＰＲＯＭ領域、 ２・・・プロテクトアドレス選択用ビット（ＵＶＰＲＯ
Ｍ）、 ３・・・アドレスデコーダ、 ４・・・１の出力信号線、 ５・・・４をＩＣ外部へ読み出す制御ゲート群、６・・
・２の出力信号線、 ７・・・２をＩＣ外部へ読み出す制御ゲート、８弗・・
内ＭＵＶＰＲＯＭの内容をＩＣ外部に読み出す制御信号
、 ９・・・アンドゲート、 １０１−−−内蔵ＵＶＰＲＯＭ領域、 １０２，１０３・・プロテクトアドレス選択用ビット（
ＵＶＰＲＯＭセル）、 １０４・・・・・・アドレスデコーダ、１０５・・・・
・・１０１の出力信号線、１０６・φ・・１０５をＩＣ
外部へ読み出す制御ゲート群、 １０７・・・１０２の出力信号線、 １０８・・・１０３の出力信号線、 １０９・・・１０７をＩＣ外部へ読み出す制御ゲート、 １１０・・・１０８をＩＣ外部へ読み出す制御ゲート、 １１１−−−ＥＸＮＯＲゲート、 １１２・・・内蔵ＵＶＰＲＯＭをＩＣ外部へ読み出す制
御信号、 １１３・・・アンドゲート。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 【特許請求の範囲】 複数のアドレスがそれぞれ割り当てられた複数の記憶部
を有するプログラム可能な読み出し専用メモリ回路に付
加され、該プログラム可能な読み出し専用メモリ回路か
らのデータの読み出しを禁止するデータ読み出し禁止回
路にして、 上記複数のアドレスの各々についてマスク情報を記憶可
能な補助メモリ回路と、上記プログラム可能な読み出し
専用メモリ回路からのデータの読み出しを制御するゲー
ト群と、アクセスされたプログラム可能な読み出し専用
メモリのアドレスについて補助メモリ回路がマスク情報
を記憶していると上記ゲート群を閉止してデータの読み
出しを禁止する判別回路とを備えたデータ読み出し禁止
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048319A JPH01222354A (ja) | 1988-02-29 | 1988-02-29 | データ読み出し禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048319A JPH01222354A (ja) | 1988-02-29 | 1988-02-29 | データ読み出し禁止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222354A true JPH01222354A (ja) | 1989-09-05 |
Family
ID=12800091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048319A Pending JPH01222354A (ja) | 1988-02-29 | 1988-02-29 | データ読み出し禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222354A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249156A (ja) * | 1985-04-26 | 1986-11-06 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-02-29 JP JP63048319A patent/JPH01222354A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249156A (ja) * | 1985-04-26 | 1986-11-06 | Hitachi Ltd | 半導体記憶装置 |
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