JP2005078369A - 半導体処理装置 - Google Patents

Abstract

【課題】目的は、簡単な回路構成でセキュリティ性の高い半導体処理装置を提供する。
【解決手段】メモリモジュール１１内に、ＣＰＵＩ／Ｆ１１１と、データを書き換え可能で、メモリへのアクセスの制限に関するアクセス制限情報を記憶する不揮発性メモリ１１２とを設け、不揮発性メモリ１１２が記憶するアクセス制限情報を読み出し、当該アクセス制限情報に基づいて、ＣＰＵ１２の不揮発性メモリ１１２へのアクセスを制限するメモリアクセスコントローラ（ＭＡＣ）１４とを設けたので、簡単な回路構成でセキュリティ性の高い半導体処理装置を提供することができる。
【選択図】図１

Description

本発明は、例えば、セキュリティ性の高いＩＣ（Integrated circuits ：集積回路）等の半導体処理装置に関するものである。

従来、外部からの不正なアクセス等を防止するセキュリティ用ＩＣ（集積回路）が知られている。例えば、ＩＣ内部に不揮発性のメモリが設けられており、この不揮発性メモリ内部に個人情報や機密情報等を記憶する。このため不揮発性メモリへの不正なアクセスを防止する装置が知られている。
例えば、不揮発性メモリ外部に、メモリに対するアクセス制限情報記憶回路を設けた装置が知られている（例えば特許文献１参照）。この装置では、さらにメモリに対して不正アクセスが発生した場合には、メモリ内部の情報を全て消去、もしくはメモリの読み出しデータとして乱数を出力する集積回路を設けてセキュリティ性を高めている。

また、初期化の直後に不揮発性メモリ内部に１度だけ暗号鍵と特定データを書き込み、以後の書き換えを禁止する装置が知られている（例えば特許文献２参照）。この装置では、データの読み出し時には、暗号鍵を用いて特定データ暗号化を行いデータの出力を行いセキュリティ性を高めている。

また、不揮発性メモリ内部に記憶されたパスワードを活用し、メモリ外部から入力される信号と、メモリ外部に格納されているパスワードとを比較し、一致した場合のみメモリに対するアクセスを有効なものとして判断し、メモリアクセスを許可する装置が知られている（例えば、特許文献３参照）。また、ユーザがパスワードを忘れてしまった場合も、メモリ周辺部にセキュリティ解除用の集積回路を組み込むことにより、ＩＣが使用不可能になることを防止している。
特開２００１−４３１４０号公報 特開平１１−２１４２３２号公報 特開平１１−２３２８８４号公報

しかし、例えば特許文献１に記載された装置では、メモリ外部に機密情報を格納する回路を設けなければならず、メモリサイズの増大に伴いＩＣ全体の回路規模が増大するという問題点がある。また、不正アクセス時にメモリ内容を消去すると、メモリ内部にパスワード等の個人情報が格納されていた場合、その消去処理以後、正常な起動ができない場合があり、ＩＣの再利用ができなくなる。

例えば特許文献２に記載された装置では、データの上書きが行えないという制限がかかると同時に、データの上書き実行時に、必ず初期化を行わなければならないために、メモリ内部に格納してあるセキュリティ情報の全てが失われてしまうという問題点がある。

例えば特許文献３に記載された装置では、ユーザ固有のパスワードを使用し、メモリアクセスを制限するのでセキュリティ性が高いが、メモリアクセスにパスワード比較処理を行う必要があるために、処理速度が遅くなるという問題点がある。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、簡単な回路構成でセキュリティ性の高い半導体処理装置を提供することにある。

前記目的を達成するために、本発明の半導体処理装置は、データを書き換え可能な不揮発性のメモリと、前記メモリからデータを読み出しおよび／またはデータの書き込み（アクセスと言う）を行う制御手段とを含む半導体処理装置であって、前記メモリは、当該メモリへのアクセスの制限に関するアクセス制限情報を記憶し、前記メモリが記憶する前記アクセス制限情報を読み出し、当該アクセス制限情報に基づいて、前記制御手段の前記メモリへのアクセスを制限するアクセス制限手段をさらに有する。

本発明の半導体処理装置によれば、アクセス制限手段は、メモリが記憶するアクセス制限情報を読み出し、アクセス制限情報に基づいて、制御手段のメモリへのアクセスを制限する。

本発明によれば、簡単な回路構成でセキュリティ性の高い半導体処理装置を提供することができる。

本発明の実施形態に係る半導体処理装置は、データを書き換え可能な不揮発性のメモリと、データアクセスを行うＣＰＵと、メモリが記憶する、その不揮発性のメモリへのアクセスの制限に関するアクセス制限情報を読み出し、当該アクセス制限情報に基づいてＣＰＵのメモリへのアクセスを制限するメモリアクセスコントローラＭＡＣとを有する。以下、図面を参照しながら説明する。

図１は、本発明の半導体処理装置に係る第１実施形態の機能ブロック図である。
本実施形態に係る半導体処理装置１は、例えば図１に示すように、メモリモジュール１１、ＣＰＵ１２、通信インタフェース（Ｉ／Ｆ）１３、メモリアクセスコントローラ（ＭＡＣ）１４、およびクロック信号生成部１５を有する。
メモリモジュール１１、ＣＰＵ１２、通信Ｉ／Ｆ１３、メモリアクセスコントローラ（ＭＡＣ）１４は、バスＢＳにより接続されている。
ＣＰＵ１２は本発明に係る制御手段に相当し、ＭＡＣ１４は本発明に係るアクセス制限手段に相当し、メモリモジュール１３は本発明に係るメモリモジュールに相当する。

半導体処理装置１は、例えばクロック信号生成部１５が生成するクロック信号ｃｌｋに同期して本発明に係る処理を行う。
メモリモジュール１１は、例えばＣＰＵインタフェース（Ｉ／Ｆ）１１１、不揮発性メモリ１１２、およびアクセス制限情報格納レジスタ（レジスタともいう）１１３を有する。
不揮発性メモリ１１２は本発明に係る不揮発性のメモリに相当し、レジスタ１１３は本発明に係る制限情報記憶手段に相当する。

ＣＰＵＩ／Ｆ１１１は、例えばＣＰＵ１２がメモリモジュール内の各構成要素とアクセスする際のインタフェースであり、ＣＰＵ１２はＣＰＵＩ／Ｆ１１１を介して不揮発性メモリ１１２にアクセスする。その際、ＣＰＵＩ／Ｆ１１１は、レジスタ１１３に設定されたアクセス情報制限情報を基に、不揮発性メモリ１１２へのアクセスを行う。

不揮発性メモリ１１２は、例えば図１に示すようにデータ（ＤＡＴＡ）領域Ａ、およびアクセス禁止領域Ｂを有する。
データ領域Ａは、ＣＰＵ１２がＣＰＵＩ／Ｆ１１２を介して、書き込みおよび／または読み出し（アクセスという）可能な領域である。
データ領域Ａは、例えば図１に示すように、通常領域Ａ１、読み出し禁止領域Ａ２、書き込み禁止領域Ａ３、および読み出し制限情報格納領域Ａ４を有する。
通常領域Ａ１は、ＣＰＵ１２からデータの読み出しおよび書き込みが可能な領域である。
読み出し禁止領域Ａ２は、ＣＰＵ１２からデータの読み出しが禁止される領域である。
書き込み禁止領域Ａ３は、ＣＰＵ１２からデータの書き込みが禁止される領域である。
読み出し制限情報格納領域Ａ４は、ＣＰＵ１２からの読み出し制限情報ｄ＿ｒｆを記憶する。読み出し制限に関するアクセス制限情報を読み出し制限情報ｄ＿ｒｆという。

アクセス禁止領域Ｂは、ＣＰＵ１２がＣＰＵＩ／Ｆ１１１を介して、書き込みおよび／または読み出しが禁止された領域であり、アクセス禁止領域Ｂ内に、書き込み制限に関するアクセス制限情報である書き込み制限情報ｄ＿ｗｆを記憶する。ＣＰＵＩ／Ｆ１１２はアクセス禁止領域Ｂ内の書き込み制限情報ｄ＿ｗｆに対して、ＣＰＵ１２からアクセス可能なアドレスを与えない。

アクセス制限情報格納レジスタ１１３は、ＭＡＣ１４により、不揮発性メモリ１１２へのアクセス制限情報が設定可能なレジスタである。

ＣＰＵ１２は、メモリ１１２からデータを読み出しおよび／またはデータの書き込み（アクセスと言う）を行う。詳細には、ＣＰＵ１２はバスＢＳおよびＣＰＵＩ／Ｆ１１１を介して、アクセス制限情報格納レジスタ１１３に設定されたアクセス制限情報、例えば書き込み制限に関する書き込み制限情報ｄ＿ｗｆや読み込み制限に関する読み込み制限情報ｄ＿ｒｆを基に、不揮発性メモリ１１２へのアクセスを行う。
また、ＣＰＵ１２はリセット信号ＲＳＴ１に応じてリセット動作を行う。ＣＰＵ１２は、リセット信号ＲＳＴ１はシステム全体のリセット信号であり、リセット信号ＲＳＴ１の解除後に、不揮発性メモリ１１２へのアクセスが可能である。

通信Ｉ／Ｆ１３は、例えばＣＰＵ１２の制御により外部装置とデータ送受信を行うインタフェースである。例えば通信Ｉ／Ｆ１３は無線ＲＦ（Radio frequency ）モジュールや、有線方式通信モジュール等により構成される。

ＭＡＣ１４は、例えば不揮発性メモリ１１周辺部に設けられており、不揮発性メモリ１１の全ての領域に対して、読み出しおよび書き込みが可能である。
また、ＭＡＣ１４は、メモリ１１２が記憶するアクセス制限情報を読み出し、当該アクセス制限情報に基づいて、ＣＰＵ１２のメモリ１１２へのアクセスを制限する。
詳細には、ＭＡＣ１４は、例えば装置全体のシステムの初期時に、メモリ１１２が記憶するアクセス制限情報を読み出し、アクセス制限情報に基づいて、レジスタ１１３にアクセス制限情報を設定する。

より詳細には、ＭＡＣ１４は、アクセス禁止領域Ｂに記憶されている書き込み制限情報ｄ＿ｗｆを読み出し、書き込み制限情報ｄ＿ｗｆに基づいて、メモリモジュール１１内のレジスタに書き込みに関するアクセス制限を設定する（書き込み制限情報ｄ＿ｗｆを設定してもよい）。
また、ＭＡＣ１４は、データ領域Ａ内の読み出し制限情報格納領域Ａ４に記憶されている読み出し制限情報ｄ＿ｒｆを読み出し、読み出し制限情報ｄ＿ｒｆに基づいて、メモリモジュール１１内のレジスタに、読み出しに関するアクセス制限を設定する（読み出し制限情報ｄ＿ｒｆを設定してもよい）。
また、ＭＡＣ１４は、リセット信号ＲＳＴ２に応じてリセット動作を行う。リセット信号ＲＳＴ２は例えばリセット信号ＲＳＴ１よりも早く解除が行われる。ＭＡＣ１４はリセット信号ＲＳＴ１が解除されるよりも前に、不揮発性メモリ１１２内部の読み出し制限情報ｄ＿ｒｆおよび書き込み制限情報ｄ＿ｗｆを読み出し、レジスタ１１３に転送する。リセット信号ＲＳＴ１が解除後のＣＰＵ１２から不揮発性メモリ１１２へのアクセスは、そのレジスタ１１３の設定値に基づいて行われる。

図２は、図１に示した半導体処理装置の動作を説明するためのフローチャートである。図２を参照しながら、半導体処理装置１の初期時の動作を説明する。
ステップＳＴ１において、ＩＣの主電源がオン（ＯＮ）されると、リセット信号ＲＳＴ１，ＲＳＴ２が設定される。
ステップＳＴ２において、ＭＡＣ１４は、リセット信号ＲＳＴ２が解除されると、データ領域Ａ内の読み出し制限情報格納領域Ａ４に格納されている、読み出し制限情報ｄ＿ｒｆを読み出し（ＳＴ３）、その読み出し制限情報ｄ＿ｒｆをアクセス制限情報格納レジスタ１１３に転送する（ＳＴ４）。

ステップＳＴ５において、次にＭＡＣ１４は、アクセス禁止領域Ｂに記憶されている書き込み制限情報ｄ＿ｗｆを全て読み出し、その書き込み制限情報ｄ＿ｗｆをアクセス制限情報格納レジスタ１１３に転送し（ＳＴ６）、不揮発性メモリ１１２に対するアクセス制限の設定が完了する（ＳＴ７）。

次に、リセット信号ＲＳＴ１が解除されると（ＳＴ８）、装置全体のシステムが起動し（ＳＴ９）、ＣＰＵ１２は、ＣＰＵＩ／Ｆ１１１を介してアクセス制限情報格納レジスタ１１３に設定された読み込み制限情報ｄ＿ｒｆおよび書き込み制限情報ｄ＿ｗｆに基づいて、不揮発性メモリ１１２にアクセスする。

以上説明したように、メモリモジュール１１内に、ＣＰＵＩ／Ｆ１１１と、データを書き換え可能で、メモリへのアクセスの制限に関するアクセス制限情報を記憶する不揮発性メモリ１１２とを設け、不揮発性メモリ１１２が記憶するアクセス制限情報を読み出し、当該アクセス制限情報に基づいて、ＣＰＵ１２の不揮発性メモリ１１２へのアクセスを制限するメモリアクセスコントローラ（ＭＡＣ）１４とを設けたので、簡単な回路構成でセキュリティ性の高い半導体処理装置を提供することができる。

また、ＭＡＣ１４は、ＣＰＵ１２が不揮発性メモリ１１２にアクセスする初期時に、不揮発性メモリ１１２が記憶するアクセス制限情報を読み出し、当該アクセス制限情報に基づいてレジスタ１１３に、ＣＰＵ１２の不揮発性メモリ１１２へのアクセス制限を設定することにより、例えば不揮発性メモリ１１２内部のデータ領域Ａに格納している機密情報の外部への漏洩及び改ざん等を防ぐことができる。

また、書き込み制限情報ｄ＿ｗｆをＣＰＵ１２からアクセス不能にすることによって、半永久的に不揮発性メモリ１１２内部の情報の改ざんを防止することができる。

また、不揮発性メモリ１１２は、少なくともメモリへのデータの書き込み制限情報ｄ＿ｗｆを記憶する、ＣＰＵ１２によりアクセスできないアクセス禁止領域Ｂを含み、ＭＡＣ１４は、不揮発性メモリ１１２のアクセス禁止領域Ｂから、書き込み制限情報ｄ＿ｗｆを基にレジスタ１１３に不揮発性メモリ１１２へのアクセスを制限する設定を行い、ＣＰＵ１２は、ＭＡＣ１４による制限に基づいて、不揮発性メモリ１１２へのアクセスを行うので、簡単な構成でセキュリティ性を向上することができる。

また、不揮発性メモリ１１２内部にメモリ自身に対する書き込み制限の設定を格納することによって、回路規模の縮小化を実現することができ、一度設定したセキュリティー設定を半永久的に保存することができる。

図３は、本発明の半導体処理装置に係る第２実施形態の機能ブロック図である。
本実施形態に係る半導体処理装置１ａは、第１実施形態と略同じ構成であり、相違点のみ説明する。
ＭＡＣ１４は、レジスタＷｉｎｒｅｇ１〜ｎ、および書き込みデータマスク（Ｍａｓｋ）回路１４１を有する。
データマスク回路１４１は、本発明に係る監視手段に相当する。

レジスタＷｉｎｒｅｇ１〜ｎは、ＣＰＵ１２によりデータの読み出しおよび書き込みが可能なレジスタである。例えばレジスタＷｉｎｒｅｇ１〜ｎは、不揮発性メモリ１１２内のデータ領域Ａのアドレス１〜ｎに対する書き込み制限情報ｄ＿ｗｆが格納される。
例えば書き込み制限情報の追加書き込み（更新）を行う場合は、ＣＰＵ１２はレジスタＷｉｎｒｅｇ１〜ｎに対して書き込みを行う。
例えばデータ領域Ａのアドレス１の書き込み制限情報を更新する場合には、レジスタＷｉｎｒｅｇ１に対して書き込み制限設定値を書き込む。

データマスク回路１４１は、ＭＡＣ１４が、不揮発性メモリ１１２のアクセス禁止領域Ｂ内に記憶する、書き込み制限情報ｄ＿ｗｆを更新する際に、少なくとも、当該更新による書き込み制限情報ｄ＿ｗｆが、ＣＰＵ１２による不揮発性メモリ１１２へのアクセスに対して厳しくなるように、つまり緩くならないように書き込み制限情報ｄ＿ｗｆを監視する。

図４は、図３に示した半導体処理装置の動作を説明するためのタイミングチャートである。図３，図４を参照しながら、書き込み制限情報ｄ＿ｗｆの更新に係る動作を説明する。
半導体処理装置１ａは、例えば図４（ａ）に示すように、クロック信号生成部１５が生成するクロック信号ｃｌｋに同期して動作を行う。
時間ｔ１において、ＣＰＵ１２は、レジスタＷｉｎｒｅｇ１に追加書き込み情報ｗｄａｔａ１を書き込むために、例えば図３，図４（ｂ），（ｃ），（ｄ）に示すように、レジスタＷｉｎｒｅｇ１のアドレスＷｉｎｒｅｇ１＿ａｄｄｒ、およびアドレス追加書き込み情報ｗｄａｔａ１を指定して、レジスタＷｉｎｒｅｇ１にｗｐｒｏｔ＿ｒｅｇ１が書き込まれる。
ＭＡＣ１４は、ＣＰＵ１２により、レジスタＷｉｎｒｅｇに書き込みが行われると、図４（ｆ），（ｅ）に示すように、アドレス信号ｍｅｍａｄｄｒとして信号ａｄｄｒ１，ハイレベルのメモリアクセス信号ｍｅｍａｃｃｓをＣＰＵＩ／Ｆ１１１に出力する。

ＣＰＵＩ／Ｆ１１１は、メモリアクセス信号ｍｅｍａｃｃｓがセットされると、ＣＰＵ１２による不揮発性メモリ１１２へのアクセスを禁止する。
ＭＡＣ１４は、図４（ｇ）に示すように、メモリ１１２にライトイネーブル信号ｗｒｅｎを出力し、アクセス禁止領域Ｂ内の書き込み制限情報ｄ＿ｗｆの書き込み動作（更新）を開始する。

書き込みデータは、書き込みデータマスク回路１４１を介して書き込みデータｗｄａｔとして不揮発性メモリ１１２に出力される。
この際、データマスク回路１４１は、ＣＰＵ１２からの書き込みデータｗｄａｔａ＿１と、所定のレジスタｗｉｎｒｅｇ、本実施形態ではレジスタｗｉｎｒｅｇ１とを比較し、追加書き込み実行前（更新前）よりも書き込み実行後の書き込み制限が厳しくなるように、詳細には、少なくとも緩くならないように監視して、図４（ｉ）に示すデータｗｄａｔを設定し、更新による書き込み制限情報ｄ＿ｗｆが、ＣＰＵ１２による不揮発性メモリ１１２へのアクセスに対して厳しくなるように書き込み制限情報ｄ＿ｗｆを監視する。

図４（ｋ）に示すように、時間ｔ５においてＭＡＣ１４は、不揮発性メモリ１１２から不揮発性メモリ１１２へのアクセスが終了したことを示す信号ＡＣＫを受信すると、図４（ｈ）に示すように、時間ｔ６において、ＭＡＣ１４はリードイネーブル信号ｒｄｅｎをセットして、追加書き込みを行った領域の読み出しを行う。
図４（ｋ）に示すように、時間ｔ１１においてＭＡＣ１４は、不揮発性メモリ１１２へのアクセスが終了したことを示す信号ＡＣＫを受信すると、例えば図４（ｅ）に示すように、時間ｔ１２において信号ｍｅｍａｃｃｓをロウレベルに設定し、同時に、図４（ｉ）に示すライトデータｗｄａｔの値をレジスタｗｉｎｒｅｇ１にセットして、さらに、レジスタｗｉｎｒｅｇ１の値をアクセス制限情報格納レジスタｗｉｎｒｅｇに転送する。

レジスタｗｉｎｒｅｇの更新が行われて、データ領域Ａのアドレス１に対するＣＰＵ１２からの書き込み制限が更新される。
この追加書き込み（更新）時には、信号ｍｅｍａｃｃｓがセットされているので、ＣＰＵ１２から不揮発性メモリ１１２に対するアクセスは実行されない。このため、書き込み制限の更新中に、不揮発性メモリのデータ領域Ａが更新されることがない。

以上説明したように、システム起動後に書き込み制限情報を更新できる機能を設けることによって、セキュリティーＩＣとしての汎用性を高めることができる。

また、書き込み制限情報ｄ＿ｗｆの追加書き込み時に、書き込みデータマスク回路１４１を用いて追加書き込み以前よりも書き込み制限設定が緩くならないように、不揮発性メモリ１１２に転送するデータをコントロールすることにより、万が一追加書き込み中に装置の電源が切られても、再起動時に追加書き込み前よりもメモリのセキュリティー設定が緩くなることを防止することができる。

次に、不揮発性メモリ１１２に格納されている読み出し制限情報ｄ＿ｒｆ、および書き込み制限情報ｄ＿ｗｆの読み出しに係る動作について、例えばシステム起動前のメモリ読み出し動作について説明する。
ＭＡＣ１４は、システム起動前に、信号ｒｄｅｎと信号ｍｅｍａｄｄｒをコントロールすることによって、不揮発性メモリ１１２内部の情報を読み出す。
詳細には、ＭＡＣ１４は、図１に示されているデータ領域Ａ内の読み出し制限情報格納領域Ａ４の全てのアドレスに対して読み出しを行い、図１に示されているアクセス禁止領域Ｂの全てのアドレスに対して読み出しを行う。
信号ｒｄｅｎと信号ｍｅｍａｄｄｒの制御のタイミングは、図４に示したタイミングチャートと同様であるので説明を省略する。

また、図３に示すように、メモリモジュール１１内に、不正アクセス検出回路（検知回路）１１４を設け、例えばモジュール１１外部にその不正アクセス検出回路１１４の検出結果を基に、初期化動作を行わせる初期化回路（ＳＷ ＲＥＳＥＴ回路）１６を設ける。

不正アクセス検出回路（検知回路）１１４は、レジスタ１１３が記憶するアクセス制限情報（書き込み制限情報ｄ＿ｗｆ、読み込み制限情報ｄ＿ｒｆ）を基に、ＣＰＵ１２がアクセス制限のかかっている領域に対してＣＰＵＩ／Ｆ１１１を介して不正なアクセスを監視し、不正なアクセスを検出する。不正アクセス検出回路１１４は、不正なアクセスを検出した場合、詳細にはレジスタ１１３が記憶するアクセス制限情報を基に、ＣＰＵ１２から指定された領域にアクセス制限があった場合に信号ＲＳＴ＿ｒｅｑをセットする。

初期化回路１６は、信号ＲＳＴ＿ｒｅｑがセットされると、装置全体のリセット（初期化）を行い、システムを停止させる。この場合、不揮発性メモリ１１２内のデータは消去されずに、保存される。

このように、ＣＰＵ１２が不正にセキュリティー設定のされている領域にアクセスを行った場合、自動的に装置全体をリセットすることにより不正なアクセスが発生することを防止することができる。

また、パスワードを用いた認証や、暗号鍵を用いた演算を行わずに、不揮発性メモリ内のデータに対してアクセス制限を掛けることが出来るので、高速に処理することができる。

図５は、本発明の半導体処理装置の不揮発性メモリ内に記憶するアクセス制限情報を説明するための図である。
図５に示すように、例えば、不揮発性メモリ１１２へのアクセスをページ単位のデータに対して、書き込み制限をかけるように設定することが好ましい。
不揮発性メモリ１１２は、例えば図５に示すように、読み出し制御情報ｄ＿ｒｆおよび書き込み制御情報ｄ＿ｗｆを格納する。
読み出し制御情報ｄ＿ｒｆには、例えば読み出し制限をかけるデータの格納されているアドレスそのものを使用する。
しかし、読み出し制限をかけるべき実情報が非常に大きな容量を持つ場合は、読み出し制限を掛ける領域の最初のアドレスのみを、”読み出し制限情報”として使用する。
読み出し制限を掛けたい情報は、読み出し制限情報ｄ＿ｒｆとして使用するアドレスよりも上位の領域に格納するようにソフト側で制御を行い、読み出し制限を掛ける場合は、読み出し制限情報格納領域Ａ４に読み出し制限を掛ける領域の最初のアドレスを格納する。

この設定を行うことにより、読み出し制限情報ｄ＿ｒｆとして指定されたアドレスより上位のアドレスに格納された情報は、ＣＰＵ１２から読み出しが不可能となる。
メモリ周辺には、読み出し制限情報ｄ＿ｒｆとして指定されたアドレスより上位のアドレスへの読み出しアクセスが発生した場合は、メモリへの読み出しを実行しない集積回路を設ければよい。

書き込み制限情報の説明を行う。
一般的な不揮発性メモリの読み出し及び書き込みアクセスにおいては、読み出しアクセスの実行できるデータ量の最小単位と、書き込みアクセスの実行できるデータ量の最小単位が異なる場合がある。例えば、読み出しアクセスの実行できるデータ量の最小単位がバイト単位もしくはワード単位である場合でも、書き込みアクセスの実行できるデータ量の最小単位がページ単位(バイト単位もしくはワード単位の複数のデータで構成された塊)として設定されているメモリが存在する。

このため、本実施形態に係る半導体処理装置では、書き込み制限情報ｄ＿ｗｆとして、読み出しアクセスの実行できるデータ量の最小単位をWord単位とした場合を説明する。
アクセス禁止領域Ｂに格納するデータは、１ワード（Word）当たりの情報がデータ領域Ａの１ページ分の書き込み制限情報とする。
そして、起動時もしくはアクセス禁止領域Ｂへの追加書き込み時は、アクセス禁止領域Ｂをワード単位で読み出し、上述したアクセス制限情報格納レジスタ１１３に格納する。

アクセス制限情報格納レジスタは１１３は、データ領域Ａの任意の１ページに対して書き込み制限をかける。
そして、アクセス禁止領域Ｂへの追加書き込み時は、ページ単位で追加書き込みを行う。つまり１回の追加書き込みで、データ領域Ａの複数のページに対する書き込み制限情報”を書き込む事とする。

上記のように設定することで、書き込みアクセスの実行できるデータ量の最小単位毎に、書き込み制限をかけることができる。
また、読み出しアクセスの実行できるデータ量の最小単位が、書きこみアクセスの実行できるデータ量の最小単位よりも小さいことを利用すると、アクセス禁止領域Ｂに格納するデータ量は、データ領域Ａに格納するデータ量よりも小さくすることができる。

また、書き込み制限情報の設定は、リテンション不良等によって不揮発性メモリのアクセス禁止領域Ｂのデータが一部消去した場合でも、セキュリティーの強度が弱くならない用に設定することが望ましい。
例えばＩＣに組み込む不揮発性メモリが、データがリテンションによってハイからロウになることがあっても、ロウからハイに変化することが無いような場合は、書き込み制限情報ｄ＿ｗｆがハイなら書き込み許可、書き込み制限情報ｄ＿ｗｆがロウなら書き込み制限をかけるように、設定しておけば、万が一リテンション不良等でデータの一部が消去しても書き込み制限のセキュリティー強度が弱くなることを防止することができる。

なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
本実施形態では、通信Ｉ／Ｆを設けたがこの形態限られるものではない。

本発明に係る半導体処理装置は、例えば高度なセキュリティ性の有する情報処理装置等に適用できる。

本発明の半導体処理装置に係る第１実施形態の機能ブロック図である。 図１に示した半導体処理装置の動作を説明するためのフローチャートである。 本発明の半導体処理装置に係る第２実施形態の機能ブロック図である。 図３に示した半導体処理装置の動作を説明するためのタイミングチャートである。 本発明の半導体処理装置の不揮発性メモリ内に記憶するアクセス制限情報を説明するための図である。

符号の説明

１…半導体処理装置、１１…メモリモジュール、１２…ＣＰＵ、１３…通信インタフェース（Ｉ／Ｆ）、１４…メモリアクセスコントローラ（ＭＡＣ）、１５…クロック信号生成部、１６…初期化回路（ＳＷ ＲＥＳＥＴ回路）、１１１…ＣＰＵインタフェース（Ｉ／Ｆ）、１１２…不揮発性メモリ、１１３…アクセス制限情報格納レジスタ（レジスタ）、１１４…不正アクセス検出回路（検知回路）、ＢＳ…バス。

Claims (8)

1. データを書き換え可能な不揮発性のメモリと、
   前記メモリからデータを読み出しおよび／またはデータの書き込み（アクセスと言う）を行う制御手段とを含む半導体処理装置であって、
   前記メモリは、当該メモリへのアクセスの制限に関するアクセス制限情報を記憶し、
   前記メモリが記憶する前記アクセス制限情報を読み出し、当該アクセス制限情報に基づいて、前記制御手段の前記メモリへのアクセスを制限するアクセス制限手段をさらに有する
   半導体処理装置。
2. 前記メモリは、少なくとも当該メモリへのデータの書き込み制限に関する前記アクセス制限情報を記憶する、前記制御手段によりアクセスできないアクセス禁止領域を含み、
   前記アクセス制限手段は、前記メモリのアクセス禁止領域から、前記書き込み制限に関する前記アクセス制限情報を基に、前記メモリへのアクセスを制限し、
   前記制御手段は、前記アクセス制限手段による制限に基づいて、前記メモリへのアクセスを行う
   請求項１に記載の半導体処理装置。
3. 前記アクセス制限手段は、前記制御手段を介さずに、前記メモリのアクセス禁止領域内に記憶する書き込み制限に関する前記アクセス制限情報を更新する
   請求項２に記載の半導体処理装置。
4. 前記アクセス制限手段は、前記制御手段が前記メモリにアクセスする初期時に、前記メモリが記憶する前記アクセス制限情報を読み出し、当該アクセス制限情報に基づいて、前記制御手段の前記メモリへのアクセスを制限する
   請求項１に記載の半導体処理装置。
5. メモリモジュールは、前記不揮発性のメモリと、前記メモリへのアクセス制限情報を設定可能な制限情報記憶手段とを含み、
   前記アクセス制限手段は、前記メモリが記憶する前記アクセス制限情報を読み出し、前記制限情報記憶手段に前記アクセス制限情報を設定し、
   前記制御手段は、前記制限情報記憶手段に設定されたアクセス制限情報を基に、前記メモリへのアクセスを行う
   請求項１に記載の半導体処理装置。
6. 前記アクセス制限手段が、前記メモリのアクセス禁止領域内に記憶する、書き込み制限に関するアクセス制限情報を更新する際に、少なくとも、当該更新によるアクセス制限情報が、前記メモリへのアクセスに対して緩くならないように前記書き込み制限に関するアクセス制限情報を監視する監視手段を有する
   請求項２に記載の半導体処理装置。
7. 前記不揮発性のメモリを含むメモリモジュール内部に、前記制限情報記憶手段に設定されたアクセス制御情報を基に、前記メモリへの不正なアクセスを検出する不正アクセス検出手段を含み、
   前記不正アクセス検出手段による検出の結果を基に、前記制御手段によるメモリアクセスを初期化する初期化手段を含む
   請求項１に記載の半導体処理装置。
8. 前記メモリへの書き込みに関するアクセス制限情報は、前記メモリへの書き込みアクセス可能な最小データ単位毎に設定可能であり、
   前記アクセス制限手段は、当該アクセス制限情報を基に、前記最小データ単位毎に、前記メモリへの書き込みに関するアクセスの制限を行う
   請求項１に記載の半導体処理装置。
   

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