JPH10134586A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消去動作の異常終了を容易に検出できるよう
にし、異常終了があった場合に、ＷＰ信号を切り替えな
くても、直ちに再度消去動作が実行できるようになるフ
ラッシュメモリなどを提供する。 【解決手段】 メモリセルアレイを分割した各ブロック
１ごとにＥＣデータ記憶領域１ｂを設け、消去動作の終
了時にそのブロック１のＥＣデータ記憶領域１ｂにＥＣ
データを書き込む。このＥＣデータ記憶領域１ｂにＥＣ
データが記憶されていないブロック１については、デー
タの保護状態にかかわらず、再消去を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
書き替えが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】ユーザ側でデータの書き替えが可能な不
揮発性半導体記憶装置としては、ＥＰＲＯＭ（Erasable
Programmable Read-Only Memory）やＥＥＰＲＯＭ（El
ectrically EPROM）が従来から一般的であった。ＥＰＲ
ＯＭは、プログラマ（ライタ）と称される書き込み装置
を用いてデータの書き込みを行い、紫外線の照射により
全メモリセルのデータを一括して消去する。また、この
ＥＰＲＯＭは、メモリセル面積の小さい１トランジスタ
／１セル構造が可能であるため、大容量の集積化が容易
でビット単価が安いという利点を有する。しかし、消去
の際に紫外線を照射するために高価な石英ガラス付きの
セラミックパッケージを用いる必要があるので、チップ
単価の低減化に限度があるだけでなく、データの書き込
みには専用の書き込み装置を用いるので、チップの脱着
が可能なソケットを介してシステムに装着しなければな
らず、この書き込みの際のチップの脱着の手間が面倒で
あり実装コストも高くなるという欠点があった。

【０００３】これに対してＥＥＰＲＯＭは、システムに
装着したままで電気的にデータの書き込みと消去を行う
ことができるという利点を有する。しかし、このＥＥＰ
ＲＯＭは、ビット単位などでデータの書き込みや消去を
可能にするために、各メモリセルに選択トランジスタが
必要となるので、このメモリセル面積がＥＰＲＯＭの
１．５〜２倍程度の大きさとなり、ビット単価が高くな
って大容量化に適さないという欠点があった。

【０００４】そこで、上記ＥＰＲＯＭとＥＥＰＲＯＭの
利点を兼ね備えた不揮発性半導体記憶装置として、フラ
ッシュメモリが開発された。このフラッシュメモリのメ
モリセルは、例えば米国特許５２４９１５８号や米国特
許５２４５５７０号などにおいて開示されているよう
に、図８に示すようなＭＯＳ（Metal Oxide Semiconduc
tor）・ＦＥＴ（Field Effect Transistor）の制御ゲー
トＣＧの下層に設けたゲート酸化膜中に浮遊ゲート（fl
oating gate）ＦＧを絶縁して配置した浮遊ゲート型Ｆ
ＥＴ構造のセルトランジスタからなり、ＥＰＲＯＭやＥ
ＥＰＲＯＭのセルトランジスタと類似の構造をなす。し
かし、フラッシュメモリは、このセルトランジスタをチ
ップ単位やブロック単位で一括して消去することによ
り、メモリセルの選択トランジスタを省略して１トラン
ジスタ／１セル構造を可能にしたものであるため、ＥＰ
ＲＯＭと同程度の安いビット単価を得て大容量化に適し
たものとなる。しかも、ＥＥＰＲＯＭと同様に電気的な
データの書き込みと消去が可能であるため、安価なプラ
スチックパッケージが利用でき、チップの脱着の手間も
なくすことができる。なお、このフラッシュメモリは、
セルトランジスタがビット線に１個ずつ接続されるＮＯ
Ｒ型と、直列接続された複数個のセルトランジスタが一
括してビット線に接続されるＮＡＮＤ型とが一般的であ
る。ＮＡＮＤ型は、ランダムアクセス時の読み出しスピ
ードが遅くなるが、ビット線とセルトランジスタとの接
続面積を減少させることによりメモリセル面積をさらに
縮小することができるという利点を有する。また、フラ
ッシュメモリは、この他にもＡＮＤ型やＤＩＮＯＲ型な
どが提案されている。ただし、これらのＡＮＤ型やＤＩ
ＮＯＲ型のフラッシュメモリは、消去と書き込み時の浮
遊ゲートＦＧへの電子の注入と引き抜き動作がＮＯＲ型
やＮＡＮＤ型とは逆になるので、以降ではＮＯＲ型やＮ
ＡＮＤ型の例でのみ説明する。

【０００５】上記フラッシュメモリのセルトランジスタ
は、浮遊ゲートＦＧに電子が蓄積されているかどうかを
データの“０”と“１”に対応させて記憶する。即ち、
このフラッシュメモリのセルトランジスタからデータを
読み出す際には、ソースＳを接地（０Ｖ）してドレイン
Ｄに１Ｖ程度の低電圧を印加すると共に、制御ゲートＣ
Ｇに電源電圧ＶCC（通常は約５Ｖ）を印加する。する
と、浮遊ゲートＦＧに電子が蓄積されていない場合に
は、セルトランジスタのしきい値電圧が低いので、ドレ
インＤとソースＳの間が導通してドレイン電流（チャン
ネル電流）が流れるが、浮遊ゲートＦＧに電子が蓄積さ
れている場合には、セルトランジスタのしきい値電圧が
高くなるので、ドレインＤとソースＳの間が遮断された
ままとなりほとんどドレイン電流が流れない。したがっ
て、このドレイン電流の大小を検出することにより、セ
ルトランジスタに記憶されたデータを読み出すことがで
きる。なお、この読み出しの際にドレインＤに印加する
電圧を１Ｖ程度の低電圧とするのは、高い電圧の印加に
より寄生的な弱い書き込み（ソフトライト）が発生する
のを防止するためである。また、以降の説明では、浮遊
ゲートＦＧに電子が蓄積されしきい値電圧が高い場合を
データの“０”とし、浮遊ゲートＦＧに電子が蓄積され
ずしきい値電圧が低い場合をデータの“１”とする。

【０００６】このフラッシュメモリのセルトランジスタ
のデータを消去する場合には、ソースＳに１２Ｖ程度の
高電圧を印加すると共に制御ゲートＣＧを接地する。す
ると、浮遊ゲートＦＧとソースＳの間に高電界が発生
し、この浮遊ゲートＦＧに蓄積された電子が薄いゲート
酸化膜を介してトンネル電流により引き抜かれる。この
ため、セルトランジスタのしきい値電圧が低下して、デ
ータの“１”が記憶された状態に初期化され、これによ
ってデータが消去される。このデータの消去は、上記の
ようにチップ単位やブロック単位で一括して行われる。

【０００７】なお、このような消去方法では、ソースＳ
に高電圧を印加するために、ソース接合の耐電圧を高め
る必要があるので、ソース電極側を微細化し難くなると
共に、ソース接合近傍に発生したホットホールの一部が
ゲート酸化膜中にトラップされてセルトランジスタの信
頼性が低下するという欠点が生じる。そこで、ソースＳ
に電源電圧ＶCC（通常は約５Ｖ）を印加すると共に制御
ゲートＣＧに−１０Ｖ程度の負電圧を印加し、浮遊ゲー
トＦＧに蓄積された電子をトンネル電流により引き抜く
ことにより消去を行う方法（負ゲート消去法）もある。
この負ゲート消去法によれば、ソースＳに印加される電
圧が低下するので、ソース接合の耐電圧を低くすること
ができ、セルトランジスタのゲート長を短縮することが
できるという利点がある。また、ソースＳに高電圧を印
加する上記消去方法では、消去時に流れるバンド間トン
ネル電流がチップ全体で数ｍＡに達するので、通常の電
流供給能力の小さい昇圧回路ではこの高電圧を供給する
ことができず、消去用の高電圧Ｖppを外部の電源から供
給する必要があった。しかし、負ゲート消去法を用いた
場合には、ソースＳには電源電圧ＶCCを印加すればよい
ので、フラッシュメモリにこの電源電圧ＶCCのみを供給
する単一電源化を比較的容易に可能にすることができ
る。

【０００８】このフラッシュメモリのセルトランジスタ
にデータを書き込む場合には、制御ゲートＣＧに１２Ｖ
程度の高電圧を印加すると共にソースＳを接地（０Ｖ）
し、ドレインＤに７Ｖ程度の電圧を印加する。すると、
ドレインＤとソースＳの間に大きな電流が流れるので、
このドレイン接合近傍に発生した高エネルギーのホット
エレクトロンが浮遊ゲートＦＧ内に注入されて電子が蓄
積され、データの“０”が記憶される。即ち、このデー
タの書き込み動作では、セルトランジスタの初期化され
たデータの“１”を“０”に書き替えるだけであり、デ
ータの“０”を“１”に書き替えることはできない。し
たがって、フラッシュメモリにおいてセルトランジスタ
のデータを書き替える場合には、まず消去動作を実行し
てそのチップ内やブロック内の全てのセルトランジスタ
を一旦初期化した後に、“０”のデータを記憶させるセ
ルトランジスタのみを選択してこの書き込み動作を行う
必要がある。

【０００９】なお、このようにホットエレクトロンを用
いて浮遊ゲートＦＧに電子を注入する方式では、書き込
み時に各セルトランジスタに１ｍＡ程度の大きな電流を
供給する必要が生じる。そこで、通常のＥＥＰＲＯＭと
同様に、ＦＮトンネル電流を利用して電子の注入を行う
ことにより、書き込み時に必要となる電流を低減させる
ようにしたフラッシュメモリも開発されている。

【００１０】また、上記フラッシュメモリのセルトラン
ジスタは、書き込みをドレイン接合側で行い、消去をソ
ース接合側で行うので、素子設計上のこれらの接合プロ
ファイルをそれぞれの動作に応じて最適化することが望
ましい。即ち、ドレイン接合は、書き込み効率を高める
ために電界集中型プロファイルを用いると共に、ソース
接合は、消去の際の高電圧を印加可能にするために電界
緩和型プロファイルを用いて、ドレイン接合側とソース
接合側が非対称構造となるようにする。

【００１１】さらに、近年の電池駆動による携帯型の電
子機器の普及や半導体製造プロセスの微細化に伴い、半
導体装置の動作電源の低電圧化が要望されているので、
最近では電源電圧ＶCCを５Ｖから３．３Ｖに低下させた
半導体装置の開発が活発になっている。そして、上記フ
ラッシュメモリにおいても、この３．３Ｖの電源電圧Ｖ
CCにより動作するデバイスが開発されている。ただし、
このような３．３Ｖの電源電圧ＶCCを用いるフラッシュ
メモリであっても、現状では、読み出し時にセルトラン
ジスタの制御ゲートＣＧに印加する電圧は、動作の高速
化と動作マージンを十分に拡大するために、チップ内部
に設けたワード線昇圧回路によって電源電圧ＶCCを５Ｖ
程度に昇圧して印加するようにしている。

【００１２】上記フラッシュメモリは、ＲＡＭ（Random
Access Memory）などと異なり、データの書き込みや読
み出しの他に、ブロック消去やチップ一括消去およびス
テータスレジスタの読み出しなどの多数の動作状態を備
えている。したがって、これらの各動作状態を外部から
送られて来るチップイネーブル信号ＣＥバーやライトイ
ネーブル信号ＷＥバーや出力イネーブル信号ＯＥバーな
どの制御信号の組み合わせで指定しようとすると、従来
のＥＰＲＯＭやＥＥＰＲＯＭの制御信号以外にさらに新
たな制御信号を定め、それぞれの制御信号ごとに入力端
子を設けなければならないために使い勝手の悪いデバイ
スとなる。そこで、実際に実用化されているフラッシュ
メモリは、制御信号の組み合わせではなく、データやア
ドレスの組み合わせをコマンドとして入力し、これによ
り各動作状態を指定するコマンド方式が主流になってい
る。このようなフラッシュメモリでは、外部から入力さ
れたコマンドの種類をコマンドステートマシン（ＣＳ
Ｍ）が判定し、このコマンドに応じてライトステートマ
シン（ＷＳＭ）がそれぞれの動作を実行することにな
る。

【００１３】また、上記消去動作をブロック単位で行う
フラッシュメモリは、このブロック（消去ブロック）の
大きさが不均等なものと、このブロックの大きさが均等
な均等ブロック型のものとがある（米国特許５２４５５
７０号）。そして、このような複数のブロックを備えた
フラッシュメモリには、各ブロック内のデータを保護す
るために、それぞれのブロックごとにＢＰ（Block Prot
ect）データを記憶するためのＢＰデータ記憶領域を設
ける場合がある。この場合、ＢＰデータ記憶領域にＢＰ
データが記憶されているときには、原則としてそのブロ
ック内のデータの消去と書き込みが禁止される。また、
このようなフラッシュメモリは、外部からＷＰ（Write
Protect）バー信号を入力するためのＷＰバー入力端子
を設けている。ＷＰバー信号は、これがアクティブ（Ｌ
レベル）の場合に各ブロックのＢＰデータ記憶領域に記
憶されたＢＰデータを有効にし、非アクティブ（Ｈレベ
ル）の場合にはこのＢＰデータを無効にするための制御
信号である。したがって、ＷＰバー入力端子に入力され
るＷＰバー信号がアクティブ（Ｌレベル）になっている
場合にのみ、ＢＰデータ記憶領域にＢＰデータが記憶さ
れたブロックへの消去動作と書き込み動作が禁止され、
その他の場合には全て消去／書き込み動作が実行可能と
なる。

【００１４】なお、このようなＷＰバー入力端子を設け
る代わりに、ＷＰ設定コマンドとＷＰ解除コマンドを設
ける場合もある。即ち、上記コマンド方式によりＷＰ設
定コマンドを入力すると、デバイス内部のＷＰ信号をア
クティブ（Ｈレベル）にし、ＷＰ解除コマンドを入力す
ると、このＷＰ信号を非アクティブ（Ｌレベル）にする
ことによりＢＰデータの有効／無効を制御する。そし
て、このようなコマンド方式を用いると、ＷＰバー入力
端子が不要となり、既存のＥＰＲＯＭやＥＥＰＲＯＭな
どと入力端子の互換性を保つことができる。

【００１５】

【発明が解決しようとする課題】ところが、上記フラッ
シュメモリのセルトランジスタは、消去動作の際に浮遊
ゲートＦＧから電子が過剰に引き抜かれて過剰消去が発
生すると、このセルトランジスタのしきい値電圧が負電
圧となる。そして、このようにしきい値電圧が負電圧に
なると、セルトランジスタの選択トランジスタが省略さ
れているために、非選択のセルトランジスタからもリー
ク電流が流れるようになり、同一ビット線上で選択され
た他のセルトランジスタのデータを正しく読み出すこと
ができなくなり、致命的な不良となる。

【００１６】そこで、上記フラッシュメモリは、消去動
作の際にこのような過剰消去が発生するのを防止するた
めに、まず前書き込み（program before erase）を行っ
て、消去対象となる全てのセルトランジスタの浮遊ゲー
トＦＧに予め電子を蓄積させておき（“０”のデータの
書き込み）、電子が蓄積されていない浮遊ゲートＦＧか
ら消去動作によって無理に電子が引き抜かれることがな
いようにしている。そして、上記高電圧の印加などによ
る消去を短時間だけ実行すると共に、消去ベリファイ動
作によってこの消去が完全に行われたかどうかを確認
し、消去不十分なセルトランジスタが存在しなくなるま
でこれを繰り返すことにより、必要以上の長時間にわた
って消去が実行されるのを防止している。

【００１７】このため、フラッシュメモリは、消去動作
に極めて長い時間（数百ｍ秒）を必要とするので、この
消去動作中に電源が遮断されたりデバイスリセット信号
が入力され、消去動作が途中で強制的に終了させられる
可能性が無視できなくなる。そして、このように消去動
作が途中で異常終了すると、セルトランジスタの記憶デ
ータが全て“１”（しきい値小）に初期化されずに、
“０”（しきい値大）のままで残る場合が生じる。ここ
で、書き込み動作は、上記のように、初期化された記憶
データの“１”を“０”に書き替えるだけのものである
ため、“１”のデータを書き込む場合には、実際には
“１”に初期化されたセルトランジスタをそのままにし
ておく。したがって、記憶データが初期化されずに
“０”となったセルトランジスタが存在すると、このよ
うなセルトランジスタに“１”のデータを書き込むこと
ができなくなる。

【００１８】この結果、従来のフラッシュメモリは、デ
ータを消去した後の書き込み動作の際には、常にデータ
が完全に消去されていない可能性を考慮する必要が生
じ、このフラッシュメモリを使用するシステムのプログ
ラムが複雑になり、取り扱いが面倒になるという問題が
あった。即ち、書き込み動作を実行する前に消去動作の
異常終了を検出しようとしても、従来のフラッシュメモ
リでは、これを簡単に検出する手段がない。例えば、フ
ラッシュメモリのステータスレジスタには、消去が成功
したか失敗したかを示すビット（ＥＳ）が設けられる
が、電源の遮断やデバイスリセット信号の入力があった
場合には、このステータスレジスタもリセットされるの
で、これによる消去動作の異常終了を検出することはで
きない。したがって、このような消去動作の異常終了を
検出するには、全てのメモリセルのデータを読み出し
て、これらが正常に消去されているかどうかを逐一確認
するほかない。しかも、書き込み動作を実行した場合に
は、書き込みベリファイによって“０”のデータが正し
く書き込めたことが確認されるまで再書き込みを繰り返
すことになるが、消去動作の異常終了により“１”のデ
ータが書き込めなくなったときには、この再書き込みを
行ってはならず、別のエラー処理が必要となる。

【００１９】また、上記ブロックごとのＢＰデータ記憶
領域は、通常は１ビットのＢＰデータを記憶するための
領域であり、当該ブロックの消去の際に同時にＢＰデー
タもクリアされて消去／書き込み可能状態に戻される。
しかし、消去動作では、上記のように前書き込みによっ
て一旦“０”のデータを書き込んだ後に“１”に初期化
するので、ＢＰデータが“０”と“１”のいずれの場合
にも、この消去動作のいずれかの段階で電源電位の異常
やノイズの影響などにより異常終了すると、ＢＰデータ
記憶領域に誤ってＢＰデータが記憶された状態となり、
意図せず消去／書き込み禁止状態になるおそれが生じ
る。例えば、消去によって初期化された“１”のデータ
が消去／書き込み可能状態を示し、“０”をＢＰデータ
とすると、前書き込みの直後に消去動作が異常終了すれ
ば、ＢＰデータ記憶領域にＢＰデータが記憶された状態
となる。そして、この場合に、ＷＰバー入力端子に入力
されたＷＰバー信号がアクティブ（Ｌレベル）であった
り、ＷＰ設定コマンドによってＷＰ信号がアクティブ
（Ｈレベル）にされていると、このＷＰバー信号を非ア
クティブ（Ｈレベル）に切り替えたり、ＷＰ解除コマン
ドを入力しＷＰ信号を非アクティブ（Ｌレベル）に切り
替えてから、再度消去動作を実行しなければならない。

【００２０】この結果、従来のフラッシュメモリは、消
去動作の異常終了によりＢＰデータ記憶領域にＢＰデー
タが記憶され消去／書き込み禁止状態になった場合に
も、簡単に再度消去動作を実行できるようにするため
に、ＷＰバー入力端子に入力するＷＰバー信号を切り替
えるための回路を設けたり、ＷＰ解除コマンドを入力す
るためにエラー処理ルーチンを付け加えなければなら
ず、このフラッシュメモリを使用するシステムの回路構
成やプログラムが複雑になるという問題も生じていた。

【００２１】本発明は、上記事情に鑑み、消去動作が正
常に終了した場合に消去終了データ記憶領域に消去終了
データを書き込み、この記憶領域に消去終了データが記
憶されていない場合に無条件に消去を可能にすることに
より、消去動作の異常終了に容易に対応することができ
る不揮発性半導体記憶装置を提供することを目的として
いる。

【００２２】

【課題を解決するための手段】本発明（請求項１）に係
る不揮発性半導体記憶装置は、データを不揮発性記憶す
るメモリセルアレイのブロックを複数備え、該各ブロッ
クごとにデータの消去が可能になると共に、該消去を行
った後のブロックにのみデータの書き込みが可能となる
不揮発性半導体記憶装置であって、各ブロックごとにデ
ータを不揮発性記憶するブロックプロテクトデータ記憶
領域を備えると共に、ライトプロテクト信号がアクティ
ブであり、かつ、該ブロックプロテクトデータ記憶領域
にブロックプロテクトデータが記憶されている場合に、
当該ブロックのデータの消去と書き込みを禁止するブロ
ックプロテクト手段を備えたものにおいて、各ブロック
ごとにデータを不揮発性記憶する消去終了データ記憶領
域を備えると共に、消去動作の終了時に当該ブロックの
消去終了データ記憶領域に消去終了データを書き込む消
去終了データ設定手段と、該消去終了データ記憶領域に
消去終了データが記憶されていない場合に、該ブロック
プロテクト手段の機能にかかわらず、当該ブロックのデ
ータの消去を可能にする再消去許可手段とを備え、その
ことにより上記目的が達成される。

【００２３】本発明（請求項２）は、請求項１記載の不
揮発性半導体記憶装置において、前記再消去許可手段
が、前記消去終了データ記憶領域に消去終了データが記
憶されていない場合に、前記ブロックプロテクト手段の
機能にかかわらず、当該ブロックへのデータの書き込み
も禁止するものである。

【００２４】本発明（請求項３）は、請求項１または２
記載の不揮発性半導体記憶装置において、前記再消去許
可手段が、前記消去終了データ記憶領域に消去終了デー
タが記憶されていない場合に、前記ブロックプロテクト
データ記憶領域にブロックプロテクトデータの書き込み
も禁止するものである。

【００２５】本発明（請求項４）は、請求項１〜３記載
の不揮発性半導体記憶装置において、前記ブロックプロ
テクトデータと前記消去終了データがそれぞれ２ビット
以上のデータからなり、かつ、データの書き込み動作の
先側のビットが消去状態であり後側のビットがこれの反
転状態となるデータの並びを有するものであり、前記各
ブロックプロテクトデータ記憶領域と前記各消去終了デ
ータ記憶領域がそれぞれ該２ビット以上のブロックプロ
テクトデータと消去終了データを不揮発性記憶するもの
である。

【００２６】本発明（請求項５）は、請求項１〜４記載
の不揮発性半導体記憶装置において、前記ブロックプロ
テクトデータ記憶領域に記憶されたデータと、前記消去
終了データ記憶領域に記憶されたデータとを外部に読み
出すブロックステータスデータ読出手段を備えたもので
ある。

【００２７】本発明（請求項６）は、請求項１〜５記載
の不揮発性半導体記憶装置において、各ブロックごとに
データを不揮発性記憶する無条件ブロックプロテクトデ
ータ記憶領域を備えると共に、該無条件ブロックプロテ
クトデータ記憶領域に無条件ブロックプロテクトデータ
が記憶されている場合に、前記ライトプロテクト信号に
かかわりなく、当該ブロックのデータの消去と書き込み
を禁止する無条件ブロックプロテクト手段を備えたもの
である。

【００２８】本発明（請求項７）は、請求項６記載の不
揮発性半導体記憶装置において、前記再消去許可手段
が、前記消去終了データ記憶領域に消去終了データが記
憶されていない場合に、前記無条件ブロックプロテクト
データ記憶領域に無条件ブロックプロテクトデータの書
き込みも禁止するものである。

【００２９】本発明（請求項８）は、請求項６または７
記載の不揮発性半導体記憶装置において、前記無条件ブ
ロックプロテクトデータが２ビット以上のデータからな
り、かつ、データの書き込み動作の先側のビットが消去
状態であり後側のビットがこれの反転状態となるデータ
の並びを有するものであり、前記各無条件ブロックプロ
テクトデータ記憶領域が該２ビット以上の無条件ブロッ
クプロテクトデータを不揮発性記憶するものである。

【００３０】本発明（請求項９）は、請求項６〜８記載
の不揮発性半導体記憶装置において、前記無条件ブロッ
クプロテクトデータ記憶領域に記憶されたデータを外部
に読み出す無条件ブロックプロテクトデータ読出手段を
備えたものである。

【００３１】本発明（請求項１０）に係る不揮発性半導
体記憶装置は、データを不揮発性記憶するメモリセルア
レイのブロックを複数備え、該各ブロックのデータを直
接書き替えることが可能となる不揮発性半導体記憶装置
であって、各ブロックごとにデータを不揮発性記憶する
ブロックプロテクトデータ記憶領域を備えると共に、ラ
イトプロテクト信号がアクティブであり、かつ、該ブロ
ックプロテクトデータ記憶領域にブロックプロテクトデ
ータが記憶されている場合に、当該ブロックのデータの
書き替えを禁止するブロックプロテクト手段を備えたも
のにおいて、各ブロックごとにデータを不揮発性記憶す
る書替無効データ記憶領域を備えると共に、データの書
き替え動作が正常に終了しなかった場合に、当該ブロッ
クの書替無効データ記憶領域に書替無効データを書き込
む書替無効データ設定手段と、該書替無効データ記憶領
域に書替無効データが記憶されている場合に、該ブロッ
クプロテクト手段の機能にかかわらず、当該ブロックの
データの書き替えを禁止するデータ書替禁止手段とを備
えたものである。

【００３２】本発明（請求項１１）は、請求項１０記載
の不揮発性半導体記憶装置において、前記データ書替禁
止手段が、前記書替無効データ記憶領域に書替無効デー
タが記憶されている場合に、前記ブロックプロテクトデ
ータ記憶領域にブロックプロテクトデータの書き込みを
行うことも禁止するものである。

【００３３】以下作用について説明する。

【００３４】この発明（請求項１）においては、フラッ
シュメモリなどのブロックの消去動作が正常に終了しな
かった場合（異常終了の場合）に、消去終了データ設定
手段が消去終了データ記憶領域に消去終了データを書き
込まないので、再消去許可手段がそのブロックのデータ
の消去を可能にする。したがって、ブロックの消去が異
常終了し、そのブロックの消去が不完全である可能性が
存在する場合に、ライトプロテクト信号がアクティブと
なっていて、そのブロックのブロックプロテクトデータ
記憶領域にブロックプロテクトデータと一致するデータ
が記憶されていたとしても、直ちにこのブロックの再消
去を実行できるので、ライトプロテクト信号を非アクテ
ィブに切り換える手間を省くことができる。

【００３５】この発明（請求項２）においては、ブロッ
クの消去が異常終了した場合に、再消去許可手段がその
ブロックの再消去を可能にするだけでなく、そのブロッ
クへのデータの書き込みも禁止するので、ブロックが完
全に消去されていない可能性があることを知らずに誤っ
てデータの書き込みを行うのを防止できる。

【００３６】この発明（請求項３）においては、ブロッ
クの消去が異常終了した場合に、再消去許可手段がその
ブロックの再消去を可能にするだけでなく、そのブロッ
クのブロックプロテクトデータ記憶領域にブロックプロ
テクトデータの書き込みを行うことも禁止するので、ブ
ロックが完全に消去されていない可能性があることを知
らずに誤ってそのブロックのデータを保護するのを防止
できる。

【００３７】この発明（請求項４）においては、ブロッ
クプロテクトデータと消去終了データがそれぞれ２ビッ
ト以上のデータからなるので、消去の異常終了により、
ブロックプロテクトデータ記憶領域や消去終了データ記
憶領域のデータが偶然にこれらブロックプロテクトデー
タや消去終了データに一致する可能性を減少させること
ができる。また、これらのデータは、少なくとも１組の
ビットが互いに反転したものとなるので、偶然にブロッ
クプロテクトデータや消去終了データに一致する可能性
をさらに減少させることができる。しかも、少なくとも
１組のビットは、データの書き込み動作の先側のものが
消去状態となるので、消去動作の際に消去状態を反転さ
せたデータを書き込む前書き込みを実行する不揮発性半
導体記憶装置の場合に、この前書き込みの途中で異常終
了が発生しても、このデータが偶然にブロックプロテク
トデータや消去終了データに一致する可能性を完全にな
くすことができる。

【００３８】この発明（請求項５）においては、消去終
了データ記憶領域に消去終了データが記憶されているか
どうかをブロックステータスデータ読出手段により読み
出すことができるので、このブロックの消去動作が正常
に終了したかどうかを容易に外部から検出することがで
きる。また、ブロックプロテクトデータ記憶領域にブロ
ックプロテクトデータが記憶されているかどうかも、こ
のブロックステータスデータ読出手段により読み出すこ
とができるので、各ブロックのデータの保護状況を簡単
に検出することができる。

【００３９】この発明（請求項６）においては、無条件
ブロックプロテクトデータ記憶領域に無条件ブロックプ
ロテクトデータが記憶されている場合に、無条件ブロッ
クプロテクト手段が無条件にそのブロックのデータの消
去と書き込みを禁止するので、ライトプロテクト信号に
影響されることなく、任意のブロックのデータを確実に
保護することができる。

【００４０】この発明（請求項７）においては、ブロッ
クの消去が異常終了した場合に、再消去許可手段がその
ブロックの再消去を可能にするだけでなく、そのブロッ
クの無条件ブロックプロテクトデータ記憶領域に無条件
ブロックプロテクトデータの書き込みを行うことも禁止
するので、ブロックが完全に消去されていない可能性が
あることを知らずに誤ってそのブロックのデータを無条
件に保護するのを防止できる。

【００４１】この発明（請求項８）においては、無条件
ブロックプロテクトデータが２ビット以上のデータから
なるので、消去の異常終了により、無条件ブロックプロ
テクトデータ記憶領域のデータが偶然にこの無条件ブロ
ックプロテクトデータに一致する可能性を減少させるこ
とができる。また、この無条件ブロックプロテクトデー
タは、少なくとも１組のビットが互いに反転したものと
なるので、偶然に一致する可能性をさらに減少させるこ
とができる。しかも、少なくとも１組のビットは、デー
タの書き込み動作の先側のものが消去状態となるので、
消去動作の際に消去状態を反転させたデータを書き込む
前書き込みを実行する不揮発性半導体記憶装置の場合
に、この前書き込みの途中で異常終了が発生しても、こ
のデータが偶然に無条件ブロックプロテクトデータに一
致する可能性を完全になくすことができる。

【００４２】この発明（請求項９）においては、無条件
ブロックプロテクトデータ記憶領域に無条件ブロックプ
ロテクトデータが記憶されているかどうかを無条件ブロ
ックプロテクトデータ読出手段により読み出すことがで
きるので、各ブロックのデータの保護状況を簡単に検出
することができる。

【００４３】この発明（請求項１０）においては、強誘
電体を用いた不揮発性半導体記憶装置などで、データの
書き替え動作が正常に終了しなかった場合（異常終了の
場合）に、書替無効データ設定手段が書替無効データ記
憶領域に書替無効データを書き込むので、データ書替禁
止手段がそのブロックのデータの書き替えを禁止する。
したがって、ブロックのデータの書き替えが異常終了
し、そのブロックのデータが不完全である可能性が存在
する場合に、ライトプロテクト信号が非アクティブにな
っていたり、そのブロックのブロックプロテクトデータ
記憶領域にブロックプロテクトデータが記憶されていな
くても、このブロックに誤ってデータの書き込みを行う
のを防止できる。

【００４４】この発明（請求項１１）においては、ブロ
ックのデータの書き替えが異常終了した場合に、データ
書替禁止手段がそのブロックのデータの書き替えを禁止
するだけでなく、そのブロックのブロックプロテクトデ
ータ記憶領域にブロックプロテクトデータの書き込みを
行うことも禁止するので、ブロックのデータが不完全で
ある可能性が存在することを知らずに誤ってそのブロッ
クのデータを保護するのを防止できる。

【００４５】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００４６】図１〜図７に本発明の一実施形態を示す。
本実施形態は、不揮発性半導体記憶装置としてフラッシ
ュメモリを用いた場合について説明する。このフラッシ
ュメモリは、図１に示すように、メモリセルアレイがＮ
個のブロック１に分割されている。これらの各ブロック
１は、それぞれ同じサイズ（ビット数）であってもよい
し（均等ブロック型）、サイズが不均等であってもよい
（例えばブートブロック型）。また、ブートブロック型
では、図１に示すブロック１とは別に、特定の端子に高
電圧を印加した場合にのみ消去と書き込みが可能となる
ブートブロックを備えている。なお、各ブロック１は、
ＨＤＤ（Hard Disc Drive）互換システムに用いられる
フラッシュメモリなどの場合にはセクタと称する場合も
ある。

【００４７】このフラッシュメモリには、各ブロック１
に対応させて、ＢＰデータ記憶領域１ａとＥＣデータ記
憶領域１ｂとが設けられている。これらのＢＰデータ記
憶領域１ａとＥＣデータ記憶領域１ｂは、データを不揮
発性記憶する１ビット以上の記憶領域であり、各ブロッ
ク１のメモリセルアレイの一部に設けてもよいし、これ
とは別に設けた不揮発性の記憶領域によって構成するこ
ともできる。後に詳細に説明するように、このＢＰデー
タ記憶領域１ａは、ＢＰデータ（ブロックプロテクトデ
ータ）が記憶されている場合に、そのブロック１への消
去と書き込みを禁止しデータを保護するためのものであ
り、ＥＣデータ記憶領域１ｂは、ＥＣデータ（消去終了
データ）が記憶されている場合に、そのブロック１への
前回の消去動作が正常に終了したことを示すためのもの
である。

【００４８】ライトステートマシン２は、これらのブロ
ック１内のメモリセルにデータを書き込むための書き込
み（プログラム）動作や、このメモリセルのデータをブ
ロック１ごとの単位で消去するための消去動作などを実
行する回路である。行デコーダ／センス回路３は、外部
から入力されたアドレスに基づいてワード線を選択し、
列デコーダ４は、ビット線を選択する。また、ブロック
選択回路５は、ブロック１を選択する。そして、読み出
し動作の場合には、選択されたメモリセルからビット線
に読み出したデータを行デコーダ／センス回路３でセン
スして外部に出力し、書き込み動作の場合には、外部か
ら入力されたデータを選択されたメモリセルに書き込
む。

【００４９】消去／書き込み電圧発生回路６は、外部か
ら供給される電源電圧ＶCCに基づいて高電圧（１２Ｖ）
を発生する昇圧回路であり、この高電圧をライトステー
トマシン２に供給することによりフラッシュメモリの消
去動作と書き込み動作が実行される。なお、本実施形態
のフラッシュメモリが負ゲート消去法を行うタイプのも
のである場合には、この消去／書き込み電圧発生回路６
は、高電圧に代えて負電圧を発生させる。

【００５０】コマンドステートマシン７は、外部からの
チップイネーブル信号ＣＥバーとライトイネーブル信号
ＷＥバーと出力イネーブル信号ＯＥバーからなる各制御
信号を入力すると共に、上記外部から入力されたデータ
とアドレスに基づいてコマンドの種類を判定する回路で
ある。チップイネーブル信号ＣＥバーがアクティブ（Ｌ
レベル）の場合には、このフラッシュメモリがアクセス
の対象となることを示し、ライトイネーブル信号ＷＥバ
ーがアクティブ（Ｌレベル）の場合には、書き込みアク
セスが行われることを示し、出力イネーブル信号ＯＥバ
ーがアクティブ（Ｌレベル）の場合には、読み出しアク
セスが行われることを示す。コマンドステートマシン７
は、１回〜数回のバスサイクルの間に、これらの制御信
号によるアクセス内容を検出すると共に、入力されたデ
ータの値と、場合によってアドレスの値が所定値である
かどうかを検出することによりコマンドを判定する。判
定されたコマンドは、ライトステートマシン２に送ら
れ、これによって書き込み動作や消去動作などが実行さ
れる。また、このコマンドステートマシン７には、外部
から入力されたリセット信号により、電源投入時やシス
テムのリセット時に初期化が行われるようになってい
る。

【００５１】上記コマンドステートマシン７が判定する
コマンドの一部を表１に示す。

【００５２】

【表１】

【００５３】なお、ここで示すコマンドは、１回目と２
回目のバスサイクルが全て書き込みサイクルとなるもの
のみについて説明する。したがって、いずれのバスサイ
クルにおいても、チップイネーブル信号ＣＥバーとライ
トイネーブル信号ＷＥバーをアクティブ（Ｌレベル）に
してアドレスとデータを送ることになる。ただし、例え
ばここでは例示しないリードステータスレジスタコマン
ドでは、２回目のバスサイクルでチップイネーブル信号
ＣＥバーと出力イネーブル信号ＯＥバーをアクティブ
（Ｌレベル）に変えて、ステータスレジスタをデータと
して読み出すようになっている。また、１回のバスサイ
クルだけのコマンドも存在する。なお、このようなコマ
ンドは、バスサイクル数を多くするほど、意図しないア
クセスにより偶然にコマンドが実行される可能性を少な
くすることができるので、このバスサイクル数を３回以
上にすることもできる。しかし、バスサイクル数をあま
り多くすると、コマンドの実行時間が長くなり、使い勝
手の悪いフラッシュメモリとなる。

【００５４】表１において、１回目の書き込みサイクル
で送られて来たデータが４０Ｈ（「Ｈ」は数値が１６進
表記であることを示す。以降も同様である）であった場
合には、データ書き込みコマンドであると判定し、２回
目の書き込みサイクルで送られて来た書き込みアドレス
ＷＡと書き込みデータＷＤに基づいてライトステートマ
シン２に書き込み動作を実行させる。また、１回目の書
き込みサイクルと２回目の書き込みサイクルで送られて
来たデータがそれぞれ２０ＨとＤ０Ｈであった場合に
は、ブロック消去コマンドであると判定し、２回目の書
き込みサイクルで送られて来たブロックアドレスＢＡに
基づいてライトステートマシン２に消去動作を実行させ
る。この消去動作は、上記のように実行に数百ｍ秒を要
するので、この間に電源が遮断されたりデバイスリセッ
ト信号が入力されて動作が異常終了する可能性を無視で
きなくなる。そして、各ブロック１のＥＣデータ記憶領
域１ｂは、消去動作にこのような異常終了が発生したか
どうかを検出するためのものである。さらに、１回目の
書き込みサイクルと２回目の書き込みサイクルで送られ
て来たデータがそれぞれ７７ＨとＤ０Ｈであった場合に
は、ロックブロックコマンドであると判定し、２回目の
書き込みサイクルで送られて来たロックブロックアドレ
スＢＡに基づいてライトステートマシン２により、当該
ブロック１のＢＰデータ記憶領域１ａにＢＰデータを記
憶させる。なお、このロックブロックコマンドの実行時
に電源の遮断などが発生すると、ＢＰデータ記憶領域１
ａに正しくＢＰデータを記憶させることができなくな
り、このブロック１への消去や書き込みが可能となって
データを保護することができない。しかし、消去動作の
場合と異なり、このロックブロックコマンドの実行に要
する時間は数十μ秒にすぎないので、このような異常の
発生はほとんど無視することができる。

【００５５】本実施形態のフラッシュメモリは、外部か
らＷＰバー信号を入力するためのＷＰバー入力端子を設
ける代わりに、コマンド方式によるＷＰ設定コマンドと
ＷＰ解除コマンドを設ける場合を示す。このため、コマ
ンドステートマシン７は、内部にＷＰ信号発生回路８を
設けると共に、表２に示すコマンドも受け付けるように
なっている。

【００５６】

【表２】

【００５７】即ち、１回目の書き込みサイクルで送られ
て来たデータが４７Ｈであり、２回目の書き込みサイク
ルで送られて来たアドレスとデータがそれぞれＦＦＨと
Ｄ０Ｈであった場合には、ＷＰ解除コマンドであると判
定し、ＷＰ信号発生回路８が出力するＷＰ信号をＬレベ
ル（非アクティブ）に切り替える。また、１回目の書き
込みサイクルで送られて来たデータが５７Ｈであり、２
回目の書き込みサイクルで送られて来たアドレスとデー
タがそれぞれＦＦＨとＤ０Ｈであった場合には、ＷＰ設
定コマンドであると判定し、ＷＰ信号発生回路８が出力
するＷＰ信号をＨレベル（アクティブ）に切り替える。
なお、上記ロックブロックコマンドによりいずれかのブ
ロック１のＢＰデータ記憶領域１ａにＢＰデータを記憶
させた場合には、自動的にこのＷＰ信号もＨレベル（ア
クティブ）になるようにしてもよい。また、電源投入時
やシステムのリセット時には、その後のＷＰ設定コマン
ドの送り忘れによるデータの破壊を防止するために、Ｗ
Ｐ信号がＨレベル（アクティブ）になるようにしてい
る。

【００５８】上記ＷＰ信号発生回路８が出力するＷＰ信
号は、ライトステートマシン２に送られる。ライトステ
ートマシン２は、このＷＰ信号がアクティブ（Ｈレベ
ル）な場合にのみ、各ブロック１のＢＰデータ記憶領域
１ａに記憶されたＢＰデータを有効なものとして取り扱
い、そのブロック１のデータを保護する。即ち、表３に
示すように、

【００５９】

【表３】

【００６０】ＷＰ信号がＨレベル（アクティブ）であれ
ば、上記データ書き込みコマンドやブロック消去コマン
ドが入力された場合にも、ライトステートマシン２は、
以降で説明する場合を除いて、ＢＰデータ記憶領域１ａ
にＢＰデータが記憶されているブロック１への消去動作
と書き込み動作を禁止する。しかし、このＷＰ信号がＨ
レベル（アクティブ）であっても、ＢＰデータが記憶さ
れていないブロック１への消去動作と書き込み動作は実
行する。また、ＷＰ信号がＬレベル（非アクティブ）で
あれば、ＢＰデータの記憶の有無にかかわらず、いずれ
のブロック１への消去動作と書き込み動作も実行する。
したがって、一旦ＢＰデータ記憶領域１ａにＢＰデータ
が記憶されたブロック１のデータは、原則としてＷＰ解
除コマンドによってＷＰ信号をＬレベル（非アクティ
ブ）にしない限り書き換えることができない。

【００６１】上記ライトステートマシン２は、ブロック
１の消去動作を実行する際に、そのブロック１のＢＰデ
ータ記憶領域１ａのデータも消去してＢＰデータ以外の
データに書き換えるようになっている。なお、ＢＰデー
タ記憶領域１ａは、消去されると全てのビットが“１”
となるので、ＢＰデータを“０”のビットを含むデータ
に定めれば、ＢＰデータ記憶領域１ａを消去するだけで
ＢＰデータ以外のデータとすることができる。ＢＰデー
タ記憶領域１ａに記憶されたＢＰデータを書き換えて保
護状態を解除するのは、この消去動作の場合だけであ
り、ＢＰデータのみを直接書き換えるコマンドは用意さ
れていない。また、ライトステートマシン２は、ブロッ
ク１の消去を実行する際に、そのブロック１のＥＣデー
タ記憶領域１ｂのデータも消去し、この消去動作の終了
時にＥＣデータを書き込むようになっている。ＥＣデー
タ記憶領域１ｂのデータが書き換えられるのは、この消
去動作の場合だけである。

【００６２】このライトステートマシン２は、消去動作
や書き込み動作の終了時などに、ＢＰデータ記憶領域１
ａとＥＣデータ記憶領域１ｂの記憶内容を示すデータＲ
1，Ｒ2をコマンドステートマシン７に送るようになって
いる。これらのデータＲ1，Ｒ2は、ＢＰデータ記憶領域
１ａとＥＣデータ記憶領域１ｂに記憶されたデータその
ものでもよいが、ここでは、データＲ2は、ＥＣデータ
記憶領域１ｂにＥＣデータが記憶されている場合に
“０”となり、その他の場合に“１”となる１ビットの
データとし、データＲ1は、ＢＰデータ記憶領域１ａに
ＢＰデータが記憶されている場合に“０”となり、その
他の場合に“１”となる１ビットのデータとする。そし
て、コマンドステートマシン７は、上記ブロック消去コ
マンドやデータ書き込みコマンドが入力され、ライトス
テートマシン２がこれらの動作を実行している間に、チ
ップイネーブル信号ＣＥバーと出力イネーブル信号ＯＥ
バーがアクティブ（Ｌレベル）になったこと（読み出し
サイクル）を検出すると、これらのデータＲ1，Ｒ2をデ
ータとして外部に読み出すようになっている。

【００６３】ところで、コマンドステートマシン７に
は、フラッシュメモリの内部状態を示すステータスレジ
スタが設けられている。このステータスレジスタには、
図２に示すように、８ビット（１バイト）のデータが記
憶されるようになっていて、コマンドステートマシン７
によって適宜書き換えられる。このステータスレジスタ
の最上位のＷＳＭＳ（Write State Machine Status）ビ
ットは、フラッシュメモリがアクセス可能であるか動作
中でアクセスできないかを示すビットであり、次のＥＳ
Ｓ（Erease-Suspend Status）ビットは、消去停止中か
どうかを示すビットである。消去停止とは、消去動作中
にこの消去を一時停止させて他のブロック１へのアクセ
スを可能にする操作である。ＥＳ（Erease Status）ビ
ットは、消去が成功したか失敗したかを示すビットであ
る。ただし、ここでの消去の失敗は、消去動作の際に、
消去を所定回数繰り返しても消去ベリファイで完全に消
去されたことが確認できなかった場合を意味し、消去の
異常終了を示すものではない。ＤＷＳ（Data-Write Sta
tus）ビットは、書き込みが成功したか失敗したかを示
すビットであり、ＶＰＰＳ（Vpp Status）ビットは、電
源電圧の異常な低下による動作の中止があったかどうか
を示すビットである。下位３ビットのビットＲ2〜Ｒ0
は、現状では未定義のリザーブビットである。そして、
このステータスレジスタの８ビットの内容は、上記リー
ドステータスレジスタコマンドによってデータとして外
部に読み出させることができる。また、ライトステート
マシン２は、上記２ビットのデータＲ1，Ｒ2を出力する
際に、このステータスレジスタの８ビットの内容も同時
に読み出すようにすることができる。即ち、ＢＰデータ
記憶領域１ａとＥＣデータ記憶領域１ｂの記憶内容を示
すデータＲ1，Ｒ2を、ステータスレジスタのリザーブビ
ットＲ1，Ｒ2に割り当てて出力する。このようにＢＰデ
ータ記憶領域１ａとＥＣデータ記憶領域１ｂの記憶内容
をステータスレジスタの内容と共に読み出せば、消去動
作の異常終了だけでなく、消去の失敗や書き込みの失敗
なども同時に検出することができる。

【００６４】上記ライトステートマシン２は、消去動作
と書き込み動作を実行する際に、対象となるブロック１
のＥＣデータ記憶領域１ｂを参照する。そして、このＥ
Ｃデータ記憶領域１ｂにＥＣデータが記憶されている場
合には、上記原則通りに、ＷＰ信号がＨレベル（アクテ
ィブ）であり、ＢＰデータ記憶領域１ａにＢＰデータが
記憶されていれば、そのブロック１への消去動作を禁止
する。しかし、ＥＣデータ記憶領域１ｂにＥＣデータが
記憶されていない場合には、ＷＰ信号がＨレベル（アク
ティブ）であり、ＢＰデータ記憶領域１ａにＢＰデータ
が記憶されていても、そのブロック１への消去動作を禁
止せずに実行する。即ち、ＥＣデータ記憶領域１ｂにＥ
Ｃデータが書き込まれるのは、消去動作の終了時に限ら
れるので、この消去動作が異常終了した場合には、通常
はＥＣデータ記憶領域１ｂにＥＣデータ以外のデータが
記憶されたままとなる。したがって、ＥＣデータ記憶領
域１ｂにＥＣデータが記憶されている場合には、前回実
行された消去動作が正常に終了していると判断すること
ができる。そして、ＥＣデータ記憶領域１ｂにＥＣデー
タが記憶されていない場合には、前回実行された消去動
作が異常終了したと判断することができ、この場合には
ブロック１内に未消去のデータが残っている可能性があ
るので、再消去を行わない限りアクセスが無意味なもの
となる。

【００６５】上記構成のフラッシュメモリを用いるシス
テムでは、いずれかのブロック１の消去や書き込みを行
った場合に、チップイネーブル信号ＣＥバーと出力イネ
ーブル信号ＯＥバーをアクティブにして、ステータスレ
ジスタの内容と共に、ＢＰデータ記憶領域１ａとＥＣデ
ータ記憶領域１ｂの記憶内容を示すデータＲ1，Ｒ2を読
み出し、ＥＣデータ記憶領域１ｂにＥＣデータが記憶さ
れているかどうかを検査することができる。そして、デ
ータＲ2によりＥＣデータ記憶領域１ｂにＥＣデータが
記憶されていないことが検出されると、前回実行された
消去動作が異常終了したと判断して、ブロック消去コマ
ンドを送り再度そのブロック１の消去動作を行わせる。
この際、ＷＰ信号がＨレベル（アクティブ）であり、Ｂ
Ｐデータ記憶領域１ａにＢＰデータが記憶されていて、
そのブロック１のデータが保護状態であっても、ライト
ステートマシン２は、そのブロック１への消去動作を実
行することができる。

【００６６】なお、本実施形態では、ＢＰデータ記憶領
域１ａとＥＣデータ記憶領域１ｂの記憶内容を示すデー
タＲ1，Ｒ2を読み出すことができる場合について説明し
たが、これらが読み出せない場合であっても、消去動作
後に全データを読み出したり、書き込みに失敗すること
により、この消去動作が異常終了したことを検出でき
る。そして、これにより消去動作の異常終了が検出され
た場合にも、ＷＰ信号やＢＰデータ記憶領域１ａの状態
にかかわりなく、そのブロック１の再消去を確実に実行
することができるようになる。

【００６７】ここで、ＢＰデータ記憶領域１ａが１ビッ
トの領域である場合について考察する。この場合、ＢＰ
データを“０”に定めると、ＢＰデータ記憶領域１ａ
は、消去動作の最初の段階で前書き込みによって“０”
のデータが書き込まれるので、その後、消去によって
“１”に初期化される前に異常終了が発生した場合に、
この消去動作後に偶然にＢＰデータ記憶領域１ａにＢＰ
データが記憶された状態が生じる。また、ＢＰデータを
“１”に定めると、ＢＰデータ記憶領域１ａが消去によ
って“１”に初期化された後に、改めてＢＰデータ以外
のデータである“０”を書き込むことになるが、この
“０”を書き込む直前に異常終了が発生した場合に、こ
の消去動作後にＢＰデータ記憶領域１ａにＢＰデータが
記憶された状態が生じる。したがって、いずれの場合に
も、消去動作が異常終了すると、そのブロック１が不必
要にデータの保護状態となる場合が生じる。

【００６８】もっとも、ＥＣデータ記憶領域１ｂが１ビ
ットの領域である場合も事情は同じであるため、ＥＣデ
ータを“０”と“１”のいずれに定めた場合にも、消去
動作が異常終了したときに、このＥＣデータ記憶領域１
ｂに偶然にＥＣデータが記憶され異常終了を検出できな
い場合は生じ得る。したがって、ＥＣデータ記憶領域１
ｂを１ビットの領域にすると、ＥＣデータ記憶領域１ｂ
の前書き込みや消去の時期を工夫することにより、消去
動作の異常終了を検出する確率をある程度高めることは
できても、常に確実に検出できるとは限らない。

【００６９】そこで、本実施形態では、ＢＰデータ記憶
領域１ａとＥＣデータ記憶領域１ｂをそれぞれ２ビット
の領域とする。即ち、図３に示すように、ＢＰデータ記
憶領域１ａは２ビットのビットｂ1，ｂ0によって構成さ
れ、ＥＣデータ記憶領域１ｂは２ビットのビットｂ3，
ｂ2によって構成されるものとする。また、これらのビ
ットｂ3〜ｂ0は、添え字の大きい方から順にデータの書
き込み動作が実行されるものとする。この場合、ＢＰデ
ータとＥＣデータをそれぞれ２ビットの“１０”（“”
内の数値は２進表記で示す。以降も同様である）のデー
タとすることにより、消去動作が異常終了しても、偶然
にＢＰデータ記憶領域１ａにＢＰデータが記憶されてい
たり、ＥＣデータ記憶領域１ｂにＥＣデータが記憶され
ているという可能性をなくすことができる。

【００７０】例えば、消去動作の最初の段階で前書き込
みによってＢＰデータ記憶領域１ａとＥＣデータ記憶領
域１ｂの各ビットに“０”のデータが書き込まれた直後
に異常終了が発生すると、その後のＢＰデータ記憶領域
１ａとＥＣデータ記憶領域１ｂには“００”のデータが
残ることになる。また、ＢＰデータ記憶領域１ａとＥＣ
データ記憶領域１ｂは、完全に消去されたが、ブロック
１内のデータにはまだ完全に消去されていないものが存
在し、さらに消去を繰り返す必要があるという段階で異
常終了が発生すると、その後のＢＰデータ記憶領域１ａ
とＥＣデータ記憶領域１ｂには“１１”のデータが残る
ことになる。しかも、前書き込みによってＢＰデータ記
憶領域１ａかＥＣデータ記憶領域１ｂの最初のビット
（ｂ1，ｂ3）に“０”のデータが書き込まれてから、次
のビット（ｂ0，ｂ2）に書き込まれるまでの短い期間内
に異常終了が発生すると、その後のＢＰデータ記憶領域
１ａかＥＣデータ記憶領域１ｂに“０１”のデータが残
る可能性がわずかではあるが生じる。しかし、消去動作
のいずれの段階で異常終了が発生しても、ＢＰデータ記
憶領域１ａやＥＣデータ記憶領域１ｂに“１０”のデー
タが残る可能性は存在しない。したがって、ＢＰデータ
とＥＣデータをこの“１０”に定めて、消去動作の最後
にＥＣデータ記憶領域１ｂにＥＣデータを書き込むよう
にすれば、この消去動作が正常に終了した場合に限りＥ
Ｃデータ記憶領域１ｂにＥＣデータが記憶されるように
することができると共に、この消去動作が異常終了して
も、ＢＰデータ記憶領域１ａに偶然にＢＰデータが記憶
されているという可能性をなくすことができる。

【００７１】このように、ＢＰデータとＥＣデータを
“１０”に定めると、図３に示すように、ビットｂ1，
ｂ0が”１０”の場合に消去／書き込みが禁止された状
態を示し、その他のデータの場合に消去／書き込みが可
能な状態を示す。そして、ビットｂ3，ｂ2が”１０”の
場合に消去が正常に終了したことを示し、その他のデー
タの場合に消去が異常終了したことを示す。また、ＢＰ
データとＥＣデータを“１０”に定めると、図４に示す
ように、ＢＰデータ記憶領域１ａのビットｂ1，ｂ0のデ
ータをインバータ１１とＮＡＮＤゲート１２を介してビ
ットＲ1としてコマンドステートマシン７に送ることが
できる。この場合、ビットＲ1は、ＢＰデータ記憶領域
１ａにＢＰデータが記憶されているときに“０”とな
り、その他のデータが記憶されているときに“１”とな
る。そして、図５に示すように、ＥＣデータ記憶領域１
ｂのビットｂ3，ｂ2のデータをインバータ１３とＮＡＮ
Ｄゲート１４を介してビットＲ2としてコマンドステー
トマシン７に送ることができる。この場合、ビットＲ2
は、ＥＣデータ記憶領域１ｂにＥＣデータが記憶されて
いるときに“０”となり、その他のデータが記憶されて
いるときに“１”となる。

【００７２】また、上記ＢＰデータ記憶領域１ａとＥＣ
データ記憶領域１ｂは、それぞれ３ビットの領域とする
こともできる。この場合、前書き込みが完了した直後に
異常終了が発生すると、その後のＢＰデータ記憶領域１
ａとＥＣデータ記憶領域１ｂには“０００”のデータが
残ることになり、ＢＰデータ記憶領域１ａとＥＣデータ
記憶領域１ｂのみが完全に消去され、ブロック１内のデ
ータにはまだ完全に消去されていないものが存在する段
階で異常終了が発生すると、その後のＢＰデータ記憶領
域１ａとＥＣデータ記憶領域１ｂには“１１１”のデー
タが残ることになる。しかも、ＢＰデータ記憶領域１ａ
かＥＣデータ記憶領域１ｂの前書き込みの途中で異常終
了が発生すると、その後のＢＰデータ記憶領域１ａかＥ
Ｃデータ記憶領域１ｂに“０１１”または“００１”の
データが残る可能性がわずかではあるが生じる。しか
し、消去動作のいずれの段階で異常終了が発生しても、
ＢＰデータ記憶領域１ａやＥＣデータ記憶領域１ｂに
“０１０”と“１００”と“１０１”と“１１０”のい
ずれかのデータが残る可能性は存在しない。即ち、これ
らのデータは、いずれも書き込み動作の先側のビットが
消去状態（“１”）であり後側のビットがこれの反転状
態（“０”）となるデータの並び（“１０”）をどこか
に有するものである。したがって、ＢＰデータやＥＣデ
ータをこれらのデータのいずれかに定めてもよい。な
お、これらＢＰデータ記憶領域１ａとＥＣデータ記憶領
域１ｂをそれぞれ４ビット以上の領域とすることもで
き、この場合にはさらに確実に偶然の一致の可能性をな
くすことができるようになるが、ブロック１ごとに１バ
イト（８ビット）以上の記憶領域が必要となり、回路規
模が大きくなり過ぎるおそれも生じる。

【００７３】なお、消去動作の際には、まず最初にＥＣ
データ記憶領域１ｂの前書き込みを行うことが好まし
い。先にブロック１内のメモリセルに前書き込みを行う
と、その途中で異常終了が発生した場合に、ＥＣデータ
記憶領域１ｂに直前のＥＣデータが残り異常終了が検出
できなくなるからである。また、消去動作の終了時のＥ
Ｃデータの書き込みは、上記のようにこの消去動作ので
きるだけ後の段階で実行することが好ましい。ブロック
１内のデータが全て完全に消去される前にＥＣデータを
書き込むと、その後に異常終了が発生した場合にも、Ｅ
Ｃデータ記憶領域１ｂにＥＣデータが記憶されているこ
とになるからである。

【００７４】以上説明したように、本実施形態のフラッ
シュメモリによれば、ブロック１の消去動作が異常終了
すると、そのブロック１のＥＣデータ記憶領域１ｂにＥ
Ｃデータが書き込まれない。そして、このような消去動
作の異常終了によりブロック１内のデータの消去が不完
全である可能性が存在すると、そのブロック１のＥＣデ
ータ記憶領域１ｂにＥＣデータが記憶されないので、Ｗ
Ｐ信号やＢＰデータ記憶領域１ａの状態にかかわりな
く、そのブロック１の再消去を確実に実行できるように
なり、このＷＰ信号を切り替えるためにＷＰ解除コマン
ドを発行する必要がなくなる。また、ＢＰデータとＥＣ
データを２ビット以上の“１０”や“１００”などに定
めることにより、消去動作が異常終了しても、ＢＰデー
タ記憶領域１ａやＥＣデータ記憶領域１ｂに記憶された
データが偶然にこれらＢＰデータやＥＣデータに一致す
る可能性をなくすことができ、この異常終了が確実に検
出できるようになる。

【００７５】上記各ブロック１のＢＰデータ記憶領域１
ａとＥＣデータ記憶領域１ｂは、それぞれブロック１内
に設けない場合には、ＣＡＭ（Content Addressable Me
mory）回路を用いることもできる。１ビット分のＣＡＭ
回路は、図６に示すように、ＰチャンネルのＭＯＳ・Ｆ
ＥＴ２１とＮチャンネルのＭＯＳ・ＦＥＴ２２とフラッ
シュメモリのセルトランジスタ２３との直列回路を電源
ＶCCと接地間に接続すると共に、同様の構成のＰチャン
ネルのＭＯＳ・ＦＥＴ２４とＮチャンネルのＭＯＳ・Ｆ
ＥＴ２５とフラッシュメモリのセルトランジスタ２６と
の直列回路を電源ＶCCと接地間に接続し、双方のＰチャ
ンネルのＭＯＳ・ＦＥＴ２１，２４のゲートを互いに他
方のＮチャンネルのＭＯＳ・ＦＥＴ２５，２２のドレイ
ンに接続したものである。そして、ＮチャンネルのＭＯ
Ｓ・ＦＥＴ２２，２５のゲートに約２Ｖのバイアス電圧
を印加して、ＰチャンネルのＭＯＳ・ＦＥＴ２４のドレ
インからインバータ２７を介してＣＡＭデータを出力す
る。このＣＡＭ回路にデータを書き込む場合には、セル
トランジスタ２３，２６の制御ゲートに２２Ｖ程度の高
電圧のゲート信号を入力し、これらのセルトランジスタ
２３，２６のドレインにＣＡＭプログラム回路２８から
いずれか一方が７Ｖ程度で他方が０Ｖとなる相補なプロ
グラム電圧を印加する。すると、セルトランジスタ２
３，２６のいずれか一方に書き込みが行われてしきい値
電圧に高低差が生じるので、これらのセルトランジスタ
２３，２６の制御ゲートに電源ＶCCのゲート信号を入力
することにより、任意の１ビットのＣＡＭデータを得る
ことができる。

【００７６】ＢＰデータ記憶領域１ａとＥＣデータ記憶
領域１ｂをこのようなＣＡＭ回路で構成すると、Ｎチャ
ンネルのＭＯＳ・ＦＥＴ２２，２５のゲートにバイアス
電圧を印加し、セルトランジスタ２３，２６の制御ゲー
トに電源ＶCCのゲート信号を入力しておくだけで、これ
らのＢＰデータ記憶領域１ａとＥＣデータ記憶領域１ｂ
の記憶内容を常時ＣＡＭデータとして出力させることが
できるので、アクセス時間を短縮できる。

【００７７】なお、上記実施形態では、ＥＣデータ記憶
領域１ｂにＥＣデータが記憶されていない場合に、その
ブロック１の再消去を可能にする場合だけを説明した。
しかし、ライトステートマシン２は、ＥＣデータ記憶領
域１ｂにＥＣデータが記憶されていない場合に、ＷＰ信
号がＬレベル（非アクティブ）であったり、ＢＰデータ
記憶領域１ａにＢＰデータ以外のデータが記憶されてい
ても、そのブロック１への書き込みを禁止することもで
きる。また、ライトステートマシン２は、そのブロック
１のＢＰデータ記憶領域１ａにＢＰデータを書き込むロ
ックブロックコマンドの実行も禁止することができる。
ライトステートマシン２が消去を可能にするだけでな
く、このような書き込み禁止やロックブロック禁止を行
うと、ブロック１内のデータが完全に消去されていない
可能性があることを知らずに、誤ってデータを書き込ん
だり保護状態を設定する無駄を防止できる。

【００７８】また、上記実施形態では、各ブロック１に
ＢＰデータ記憶領域１ａとＥＣデータ記憶領域１ｂのみ
を設けたが、これらに加えて無条件ＢＰデータ記憶領域
１ｃを設けてもよい。この無条件ＢＰデータ記憶領域１
ｃは、ＢＰデータ記憶領域１ａやＥＣデータ記憶領域１
ｂと同様の構成とすることができ、ここに記憶する無条
件ＢＰデータもＢＰデータやＥＣデータと同様のデータ
とすることができる。これらＢＰデータ記憶領域１ａと
ＥＣデータ記憶領域１ｂと無条件ＢＰデータ記憶領域１
ｃをそれぞれ２ビットの領域とした場合には、図７に示
すように、ＢＰデータ記憶領域１ａを２ビットのビット
ｂ1，ｂ0によって構成し、ＥＣデータ記憶領域１ｂを２
ビットのビットｂ3，ｂ2によって構成し、無条件ＢＰデ
ータ記憶領域１ｃを２ビットのビットｂ5，ｂ4によって
構成することができる。

【００７９】上記無条件ＢＰデータ記憶領域１ｃに例え
ば“１０”の無条件ＢＰデータが記憶されている場合に
は、ＷＰ信号の状態にかかわらず、ライトステートマシ
ン２が無条件にそのブロック１への消去動作と書き込み
動作を禁止する。しかし、無条件ＢＰデータ記憶領域１
ｃに無条件ＢＰデータ以外のデータが記憶されている場
合には、ＷＰ信号とＢＰデータ記憶領域１ａの記憶内容
に応じて消去動作と書き込み動作を制限する。この無条
件ＢＰデータ記憶領域１ｃに無条件ＢＰデータを書き込
むには、コマンドステートマシン７に無条件ＢＰデータ
設定コマンドを設ける。この無条件ＢＰデータ設定コマ
ンドは、例えば１回目の書き込みサイクルで７８Ｈのデ
ータを送り、２回目の書き込みサイクルでＤ０Ｈのデー
タと保護したいブロック１のブロックアドレスを送るこ
とにより実行される。ただし、この無条件ＢＰデータ記
憶領域１ｃに一旦無条件ＢＰデータが記憶されると、コ
マンドでは解除することができず、特定の端子に電源電
圧ＶCC以上の高電圧を印加しなければ、消去動作や書き
込み動作を実行することができない。したがって、この
無条件ＢＰデータ記憶領域１ｃに無条件ＢＰデータを記
憶させたブロック１は、ブートブロック型のフラッシュ
メモリにおけるブートブロックと同様に、ＢＩＯＳ（Ba
sic Input/Output System）などの格納用に用いること
ができるようになる。

【００８０】ブロック１の消去動作が異常終了しＥＣデ
ータ記憶領域１ｂにＥＣデータ以外のデータが記憶され
ている場合には、ライトステートマシン２がそのブロッ
ク１の無条件ＢＰデータ記憶領域１ｃに無条件ＢＰデー
タを書き込む無条件ＢＰデータ設定コマンドの実行を禁
止することができる。ブロック１内のデータが完全に消
去されていない可能性がある場合に、無条件ＢＰデータ
設定コマンドの実行を禁止すれば、誤ってデータの保護
状態を設定する無駄を防止できる。また、この無条件Ｂ
Ｐデータ記憶領域１ｃの記憶内容も、ＢＰデータ記憶領
域１ａやＥＣデータ記憶領域１ｂと同様に外部に読み出
し、保護状態を簡単に検出可能にすることができる。

【００８１】さらに、上記実施形態では、ＮＯＲ型やＮ
ＡＮＤ型のフラッシュメモリについて説明したが、本発
明は、ＡＮＤ型やＤＩＮＯＲ型などのフラッシュメモリ
についても同様に実施できる。ただし、ＡＮＤ型やＤＩ
ＮＯＲ型では、上記のように消去と書き込み時の浮遊ゲ
ートＦＧへの電子の注入と引き抜き動作がＮＯＲ型やＮ
ＡＮＤ型とは逆になるので、しきい値の大小関係も逆に
なる。

【００８２】さらに、上記実施形態では、浮遊ゲートＦ
Ｇを有するセルトランジスタによるフラッシュメモリに
ついて説明したが、本発明はこれに限らず、強誘電体薄
膜をゲート酸化膜に用いたＭＯＳ・ＦＥＴ構造のセルト
ランジスタによる他の不揮発性半導体記憶装置にも同様
に実施可能である。このように強誘電体薄膜の分極反転
を利用してデータを不揮発性記憶する場合には、極薄の
トンネル酸化膜を用いなくてもよいので、集積度をさら
に高めることができるようになる。

【００８３】さらに、本発明は、強誘電体薄膜をＤＲＡ
Ｍ（Dynamic RAM）のキャパシタ部に用いた不揮発性半
導体記憶装置にも実施可能である。ただし、この不揮発
性半導体記憶装置は、直接データの書き替え可能である
ため、独立した消去動作は存在しない。したがって、こ
の場合には、各ブロック１にＥＣデータ記憶領域１ｂを
設ける代わりに、データの書き替え動作が正常に終了し
なかった場合にＥＣデータと同様の書替無効データを記
憶させる書替無効データ記憶領域を設け、この書替無効
データ記憶領域に書替無効データが記憶されていない場
合には、そのブロック１のデータの書き替えを禁止す
る。ここで、データの書き替え動作が正常に終了しない
場合とは、この書き替え動作の間に電源異常が発生した
り、その他の原因でデータが正常に書き替えられなかっ
た場合をいう。また、この不揮発性半導体記憶装置で
は、制御信号だけで動作を制御可能であるため、コマン
ドステートマシン７は不要となり、これらの制御信号に
応じて読み出しや書き込みなどの動作を識別する回路が
あれば足りる。そして、ライトステートマシン２も、書
き込み回路で置き替えることができる。さらに本発明
は、ＣＰＵなどと同一チップ上に製造される不揮発性半
導体記憶装置としても実施可能である。

【００８４】

【発明の効果】以上のように本発明（請求項１）の不揮
発性半導体記憶装置によれば、ブロックの消去が異常終
了し、そのブロックの消去が不完全である可能性が存在
する場合に、このブロックの再消去を確実に実行できる
ので、ライトプロテクト信号を非アクティブに切り換え
るための回路を設けたり、このライトプロテクト信号を
非アクティブに切り換えるためのコマンドを入力するエ
ラー処理ルーチンなどを付け加える必要がなくなり、こ
のフラッシュメモリを使用するシステムの回路構成やプ
ログラムが複雑になるのを防止できるようになる。

【００８５】また、本発明（請求項２）の不揮発性半導
体記憶装置によれば、ブロックの消去が異常終了したこ
とを知らずに誤ってデータの書き込みを行うのを防止で
きる。

【００８６】さらに、本発明（請求項３）の不揮発性半
導体記憶装置によれば、ブロックの消去が異常終了した
ことを知らずに誤ってそのブロックのデータを保護する
のを防止できる。

【００８７】さらに、本発明（請求項４）の不揮発性半
導体記憶装置によれば、ブロックの消去が異常終了した
場合に、ブロックプロテクトデータ記憶領域や消去終了
データ記憶領域のデータが偶然にブロックプロテクトデ
ータや消去終了データに一致する可能性をなくし、この
消去の異常終了に確実に対応できるようになる。

【００８８】さらに、本発明（請求項５）の不揮発性半
導体記憶装置によれば、ブロックの消去が異常終了した
ことやこのブロックのデータの保護状況を容易に外部か
ら検出することができる。

【００８９】さらに、本発明（請求項６）の不揮発性半
導体記憶装置によれば、ライトプロテクト信号に影響さ
れることなく、任意のブロックのデータを保護すること
ができるようになる。

【００９０】さらに、本発明（請求項７）の不揮発性半
導体記憶装置によれば、ブロックの消去が異常終了した
ことを知らずに誤ってそのブロックのデータを無条件に
保護するのを防止できる。

【００９１】さらに、本発明（請求項８）の不揮発性半
導体記憶装置によれば、ブロックの消去が異常終了した
場合に、無条件ブロックプロテクトデータ記憶領域のデ
ータが偶然に無条件ブロックプロテクトデータに一致す
る可能性をなくし、誤ってブロックのデータを保護する
のを確実に防止できる。

【００９２】さらに、本発明（請求項９）の不揮発性半
導体記憶装置によれば、ブロックのデータの保護状況を
容易に外部から検出することができる。

【００９３】さらに、本発明（請求項１０）の不揮発性
半導体記憶装置によれば、強誘電体を用いた不揮発性半
導体記憶装置などにおいても、データの書き替え動作が
異常終了した場合に、このブロックに誤ってデータの書
き込みを行うのを防止できる。

【００９４】さらに、本発明（請求項１１）の不揮発性
半導体記憶装置によれば、ブロックのデータの書き替え
が異常終了したことを知らずに誤ってそのブロックのデ
ータを保護するのを防止できる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであって、フラ
ッシュメモリの構成を示すブロック図である。

【図２】本発明の一実施形態を示すものであって、ステ
ータスレジスタの各ビットの内容を示す図である。

【図３】本発明の一実施形態を示すものであって、ＢＰ
データ記憶領域とＥＣデータ記憶領域の構成とその記憶
内容に応じた機能を示す図である。

【図４】本発明の一実施形態を示すものであって、ＢＰ
データ記憶領域の記憶内容を読み出すための回路を示す
ブロック図である。

【図５】本発明の一実施形態を示すものであって、ＥＣ
データ記憶領域の記憶内容を読み出すための回路を示す
ブロック図である。

【図６】本発明の一実施形態を示すものであって、ＣＡ
Ｍ回路の構成を示す回路図である。

【図７】本発明の一実施形態を示すものであって、ＢＰ
データ記憶領域とＥＣデータ記憶領域と無条件ＢＰデー
タ記憶領域の構成とその記憶内容に応じた機能を示す図
である。

【図８】フラッシュメモリのメモリセルに用いられるセ
ルトランジスタを示す回路図である。

【符号の説明】

１ ブロック １ａ ＢＰデータ記憶領域 １ｂ ＥＣデータ記憶領域 １ｃ 無条件ＢＰデータ記憶領域 ２ ライトステートマシン ７ コマンドステートマシン ８ ＷＰ信号発生回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 データを不揮発性記憶するメモリセルア
   レイのブロックを複数備え、該各ブロックごとにデータ
   の消去が可能になると共に、該消去を行った後のブロッ
   クにのみデータの書き込みが可能となる不揮発性半導体
   記憶装置であって、 各ブロックごとにデータを不揮発性記憶するブロックプ
   ロテクトデータ記憶領域を備えると共に、 ライトプロテクト信号がアクティブであり、かつ、該ブ
   ロックプロテクトデータ記憶領域にブロックプロテクト
   データが記憶されている場合に、当該ブロックのデータ
   の消去と書き込みを禁止するブロックプロテクト手段を
   備えたものにおいて、 各ブロックごとにデータを不揮発性記憶する消去終了デ
   ータ記憶領域を備えると共に、 消去動作の終了時に当該ブロックの消去終了データ記憶
   領域に消去終了データを書き込む消去終了データ設定手
   段と、 該消去終了データ記憶領域に消去終了データが記憶され
   ていない場合に、該ブロックプロテクト手段の機能にか
   かわらず、当該ブロックのデータの消去を可能にする再
   消去許可手段とを備えた不揮発性半導体記憶装置。
2. 【請求項２】 前記再消去許可手段が、前記消去終了デ
   ータ記憶領域に消去終了データが記憶されていない場合
   に、前記ブロックプロテクト手段の機能にかかわらず、
   当該ブロックへのデータの書き込みも禁止するものであ
   る請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記再消去許可手段が、前記消去終了デ
   ータ記憶領域に消去終了データが記憶されていない場合
   に、前記ブロックプロテクトデータ記憶領域にブロック
   プロテクトデータの書き込みも禁止するものである請求
   項１または２記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記ブロックプロテクトデータと前記消
   去終了データがそれぞれ２ビット以上のデータからな
   り、かつ、データの書き込み動作の先側のビットが消去
   状態であり後側のビットがこれの反転状態となるデータ
   の並びを有するものであり、 前記各ブロックプロテクトデータ記憶領域と前記各消去
   終了データ記憶領域がそれぞれ該２ビット以上のブロッ
   クプロテクトデータと消去終了データを不揮発性記憶す
   るものである請求項１ないし３のいずれか記載の不揮発
   性半導体記憶装置。
5. 【請求項５】 前記ブロックプロテクトデータ記憶領域
   に記憶されたデータと、前記消去終了データ記憶領域に
   記憶されたデータとを外部に読み出すブロックステータ
   スデータ読出手段を備えた請求項１ないし４のいずれか
   記載の不揮発性半導体記憶装置。
6. 【請求項６】 各ブロックごとにデータを不揮発性記憶
   する無条件ブロックプロテクトデータ記憶領域を備える
   と共に、 該無条件ブロックプロテクトデータ記憶領域に無条件ブ
   ロックプロテクトデータが記憶されている場合に、前記
   ライトプロテクト信号にかかわりなく、当該ブロックの
   データの消去と書き込みを禁止する無条件ブロックプロ
   テクト手段を備えた請求項１ないし５のいずれか記載の
   不揮発性半導体記憶装置。
7. 【請求項７】 前記再消去許可手段が、前記消去終了デ
   ータ記憶領域に消去終了データが記憶されていない場合
   に、前記無条件ブロックプロテクトデータ記憶領域に無
   条件ブロックプロテクトデータの書き込みも禁止するも
   のである請求項６記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記無条件ブロックプロテクトデータが
   ２ビット以上のデータからなり、かつ、データの書き込
   み動作の先側のビットが消去状態であり後側のビットが
   これの反転状態となるデータの並びを有するものであ
   り、 前記各無条件ブロックプロテクトデータ記憶領域が該２
   ビット以上の無条件ブロックプロテクトデータを不揮発
   性記憶するものである請求項６または７記載の不揮発性
   半導体記憶装置。
9. 【請求項９】 前記無条件ブロックプロテクトデータ記
   憶領域に記憶されたデータを外部に読み出す無条件ブロ
   ックプロテクトデータ読出手段を備えた請求項６ないし
   ８のいずれか記載の不揮発性半導体記憶装置。
10. 【請求項１０】 データを不揮発性記憶するメモリセル
    アレイのブロックを複数備え、該各ブロックのデータを
    直接書き替えることが可能となる不揮発性半導体記憶装
    置であって、 各ブロックごとにデータを不揮発性記憶するブロックプ
    ロテクトデータ記憶領域を備えると共に、 ライトプロテクト信号がアクティブであり、かつ、該ブ
    ロックプロテクトデータ記憶領域にブロックプロテクト
    データが記憶されている場合に、当該ブロックのデータ
    の書き替えを禁止するブロックプロテクト手段を備えた
    ものにおいて、 各ブロックごとにデータを不揮発性記憶する書替無効デ
    ータ記憶領域を備えると共に、 データの書き替え動作が正常に終了しなかった場合に、
    当該ブロックの書替無効データ記憶領域に書替無効デー
    タを書き込む書替無効データ設定手段と、 該書替無効データ記憶領域に書替無効データが記憶され
    ている場合に、該ブロックプロテクト手段の機能にかか
    わらず、当該ブロックのデータの書き替えを禁止するデ
    ータ書替禁止手段とを備えた不揮発性半導体記憶装置。
11. 【請求項１１】 前記データ書替禁止手段が、前記書替
    無効データ記憶領域に書替無効データが記憶されている
    場合に、前記ブロックプロテクトデータ記憶領域にブロ
    ックプロテクトデータの書き込みを行うことも禁止する
    ものである請求項１０記載の不揮発性半導体記憶装置。