JP2000276349A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stored Programmes (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 読み出し専用半導体記憶装置内に記憶された
情報に、誤り或いは更新の必要性が生じた場合の救済や
情報の更新を実施するための手段として、不揮発性半導
体記憶装置を用いて、情報の置き換えを自動的に実施す
る、高速で、且つ低消費電力の半導体記憶装置の提供。 【解決手段】 読み出し専用半導体記憶装置１と、読み
出し専用半導体記憶装置１に修正が生じた領域（置き換
えＲＯＭ領域）１１−ａのアドレスデータ及び読み出し
専用半導体記憶装置１に修正が生じた領域１１−ａのデ
ータを修正する修正データを、それぞれ、電気的に書き
込み可能な記憶部２１ーｅに格納し、格納された前記ア
ドレスデータと外部から供給されるアドレス４とを比較
して、アドレス判定回路２１−ａにより判定結果信号３
を出力する不揮発性半導体記憶装置２とを備え、前記ア
ドレスが一致した場合、前記判定結果信号３に基づい
て、読み出し専用半導体記憶装置１を非活性にし、読み
出し専用半導体記憶装置１に修正が生じた領域１１−ａ
のデータを、不揮発性半導体記憶装置２の記憶部２１−
ｅに格納された前記修正データに置き換えて出力する。
情報に、誤り或いは更新の必要性が生じた場合の救済や
情報の更新を実施するための手段として、不揮発性半導
体記憶装置を用いて、情報の置き換えを自動的に実施す
る、高速で、且つ低消費電力の半導体記憶装置の提供。 【解決手段】 読み出し専用半導体記憶装置１と、読み
出し専用半導体記憶装置１に修正が生じた領域（置き換
えＲＯＭ領域）１１−ａのアドレスデータ及び読み出し
専用半導体記憶装置１に修正が生じた領域１１−ａのデ
ータを修正する修正データを、それぞれ、電気的に書き
込み可能な記憶部２１ーｅに格納し、格納された前記ア
ドレスデータと外部から供給されるアドレス４とを比較
して、アドレス判定回路２１−ａにより判定結果信号３
を出力する不揮発性半導体記憶装置２とを備え、前記ア
ドレスが一致した場合、前記判定結果信号３に基づい
て、読み出し専用半導体記憶装置１を非活性にし、読み
出し専用半導体記憶装置１に修正が生じた領域１１−ａ
のデータを、不揮発性半導体記憶装置２の記憶部２１−
ｅに格納された前記修正データに置き換えて出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、読み出し専用半導
体記憶装置の情報置き換え方法に関し、特に、ゲーム機
や携帯端末等で用いられる書き換えが不可能な記憶装置
の修復、更新を、不揮発性半導体記憶装置を用いて実現
した半導体記憶装置に関するものである。
体記憶装置の情報置き換え方法に関し、特に、ゲーム機
や携帯端末等で用いられる書き換えが不可能な記憶装置
の修復、更新を、不揮発性半導体記憶装置を用いて実現
した半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の技術として、特開平７−１２９３
９６号公報にあるように、読み出し専用記憶装置のパッ
チ手段として読み出し専用記憶装置に修正を施す手段と
して、予め、書き換え可能な記憶装置に修正データを格
納し、読み出し専用記憶装置の修正する該当データを読
み出すと共に前記修正データを用いて擬似的に修正する
ことを特徴とするパッチ方法が提案されている。
９６号公報にあるように、読み出し専用記憶装置のパッ
チ手段として読み出し専用記憶装置に修正を施す手段と
して、予め、書き換え可能な記憶装置に修正データを格
納し、読み出し専用記憶装置の修正する該当データを読
み出すと共に前記修正データを用いて擬似的に修正する
ことを特徴とするパッチ方法が提案されている。
【０００３】また、特開平６−１０３０５６号公報で
は、障害データが読み出された時のみ代替えデータで置
き換えるためのセレクタを具備していることが記載され
ている。
は、障害データが読み出された時のみ代替えデータで置
き換えるためのセレクタを具備していることが記載され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のパッチ方法に於いては、以下に示す問題点があ
った。すなわち、修正が必要となる読み出し専用記憶装
置からの情報を読み出した後、修正データと置き換える
（特開平７−１２９３９６）、或いは、障害データを置
き換えるためのセレクタによって修正データとの置き換
えを行っている（特開平６−１０３０５６）ため、高速
動作をさせることができないという問題点があった。ま
た、修正が必要となる読み出し専用記憶装置のアドレス
データ或いは修正データの変更ができないという問題点
があった。更に、読み出し専用記憶装置からの情報を読
み出した後、修正データと置き換えているため、置き換
えを行う場合に於いても、読み出し専用記憶装置が活性
化されるため、消費電力が多くなるという問題点があっ
た。
た従来のパッチ方法に於いては、以下に示す問題点があ
った。すなわち、修正が必要となる読み出し専用記憶装
置からの情報を読み出した後、修正データと置き換える
（特開平７−１２９３９６）、或いは、障害データを置
き換えるためのセレクタによって修正データとの置き換
えを行っている（特開平６−１０３０５６）ため、高速
動作をさせることができないという問題点があった。ま
た、修正が必要となる読み出し専用記憶装置のアドレス
データ或いは修正データの変更ができないという問題点
があった。更に、読み出し専用記憶装置からの情報を読
み出した後、修正データと置き換えているため、置き換
えを行う場合に於いても、読み出し専用記憶装置が活性
化されるため、消費電力が多くなるという問題点があっ
た。
【０００５】本発明は、従来技術に於ける上記問題点を
解決すべくなされたものであり、その目的は、置き換え
を可能とする不揮発性半導体記憶装置自身が、読み出し
専用半導体記憶装置がアクセスされるときのアドレス情
報等を常に入手することによって、内部で自動的に置き
換えるか否かの判定を実施し、且つ、置き換える領域が
アクセスされた時に読み出し専用半導体記憶装置を非活
性にし、修正された情報のみが出力される手段を提供す
ることにある。また、本発明の目的は、修正が必要な領
域の記憶手段としても電気的に書き換え可能な不揮発性
半導体記憶装置を採用し、読み出し専用半導体記憶装置
の修正を実施する場合、幾度でも、また、如何なる時
も、その修正情報を更新することが可能となる手段を提
供することにある。
解決すべくなされたものであり、その目的は、置き換え
を可能とする不揮発性半導体記憶装置自身が、読み出し
専用半導体記憶装置がアクセスされるときのアドレス情
報等を常に入手することによって、内部で自動的に置き
換えるか否かの判定を実施し、且つ、置き換える領域が
アクセスされた時に読み出し専用半導体記憶装置を非活
性にし、修正された情報のみが出力される手段を提供す
ることにある。また、本発明の目的は、修正が必要な領
域の記憶手段としても電気的に書き換え可能な不揮発性
半導体記憶装置を採用し、読み出し専用半導体記憶装置
の修正を実施する場合、幾度でも、また、如何なる時
も、その修正情報を更新することが可能となる手段を提
供することにある。
【０００６】
【課題を解決するための手段】請求項１に係る本発明の
半導体記憶装置は、読み出し専用半導体記憶装置と、前
記読み出し専用半導体記憶装置に修正が生じた領域のア
ドレスデータ及び前記読み出し専用半導体記憶装置に修
正が生じた領域のデータを修正する修正データを、それ
ぞれ、電気的に書き込み可能な記憶部に格納し、格納さ
れた前記アドレスデータと外部から供給されるアドレス
とを比較して、アドレス判定部により判定結果信号を出
力する不揮発性半導体記憶装置とを備え、前記アドレス
が一致した場合、前記判定結果信号に基づいて、前記読
み出し専用半導体記憶装置を非活性にし、前記読み出し
専用半導体記憶装置に修正が生じた領域のデータを、前
記不揮発性半導体記憶装置の記憶部に格納された修正デ
ータに置き換えて出力することを特徴とするものであ
る。
半導体記憶装置は、読み出し専用半導体記憶装置と、前
記読み出し専用半導体記憶装置に修正が生じた領域のア
ドレスデータ及び前記読み出し専用半導体記憶装置に修
正が生じた領域のデータを修正する修正データを、それ
ぞれ、電気的に書き込み可能な記憶部に格納し、格納さ
れた前記アドレスデータと外部から供給されるアドレス
とを比較して、アドレス判定部により判定結果信号を出
力する不揮発性半導体記憶装置とを備え、前記アドレス
が一致した場合、前記判定結果信号に基づいて、前記読
み出し専用半導体記憶装置を非活性にし、前記読み出し
専用半導体記憶装置に修正が生じた領域のデータを、前
記不揮発性半導体記憶装置の記憶部に格納された修正デ
ータに置き換えて出力することを特徴とするものであ
る。
【０００７】また、請求項２に係る本発明の半導体記憶
装置は、前記請求項１に係る半導体記憶装置に於いて、
前記読み出し専用半導体記憶装置のデータ出力と前記不
揮発性半導体記憶装置のデータ出力とが、データ処理装
置に接続されていることを特徴とするものである。
装置は、前記請求項１に係る半導体記憶装置に於いて、
前記読み出し専用半導体記憶装置のデータ出力と前記不
揮発性半導体記憶装置のデータ出力とが、データ処理装
置に接続されていることを特徴とするものである。
【０００８】また、請求項３に係る本発明の半導体記憶
装置は、前記請求項１または２に係る半導体記憶装置に
於いて、前記判定結果信号を装置外部に出力することを
特徴とするものである。
装置は、前記請求項１または２に係る半導体記憶装置に
於いて、前記判定結果信号を装置外部に出力することを
特徴とするものである。
【０００９】また、請求項４に係る本発明の半導体記憶
装置は、前記請求項１、２または３に係る半導体記憶装
置に於いて、前記記憶部内に、前記修正データ及び前記
アドレスデータを格納する領域を複数個有することを特
徴とするものである。
装置は、前記請求項１、２または３に係る半導体記憶装
置に於いて、前記記憶部内に、前記修正データ及び前記
アドレスデータを格納する領域を複数個有することを特
徴とするものである。
【００１０】また、請求項５に係る本発明の半導体記憶
装置は、前記請求項１、２、３または４に係る半導体記
憶装置に於いて、前記修正データを格納する領域を保護
する修正データ格納領域保護手段を備えていることを特
徴とするものである。
装置は、前記請求項１、２、３または４に係る半導体記
憶装置に於いて、前記修正データを格納する領域を保護
する修正データ格納領域保護手段を備えていることを特
徴とするものである。
【００１１】更に、請求項６に係る本発明の半導体記憶
装置は、前記請求項５に係る半導体記憶装置に於いて、
前記修正データ格納領域保護手段は、外部から入力され
る入力信号として、電源電圧より高い電圧が供給された
ときに、前記修正データを格納する領域の保護を解除す
ることを特徴とするものである。
装置は、前記請求項５に係る半導体記憶装置に於いて、
前記修正データ格納領域保護手段は、外部から入力され
る入力信号として、電源電圧より高い電圧が供給された
ときに、前記修正データを格納する領域の保護を解除す
ることを特徴とするものである。
【００１２】また、請求項７に係る本発明の半導体記憶
装置は、前記請求項１、２、３または４に係る半導体記
憶装置に於いて、前記アドレスデータを格納する領域を
保護するアドレスデータ格納領域保護手段を備えている
ことを特徴とするものである。
装置は、前記請求項１、２、３または４に係る半導体記
憶装置に於いて、前記アドレスデータを格納する領域を
保護するアドレスデータ格納領域保護手段を備えている
ことを特徴とするものである。
【００１３】更に、請求項８に係る本発明の半導体記憶
装置は、前記請求項７に係る半導体記憶装置に於いて、
前記アドレスデータ格納領域保護手段は、外部から入力
される入力信号として、電源電圧より高い電圧が供給さ
れたときに、前記アドレスデータを格納する領域の保護
を解除することを特徴とするものである。
装置は、前記請求項７に係る半導体記憶装置に於いて、
前記アドレスデータ格納領域保護手段は、外部から入力
される入力信号として、電源電圧より高い電圧が供給さ
れたときに、前記アドレスデータを格納する領域の保護
を解除することを特徴とするものである。
【００１４】また、請求項９に係る本発明の半導体記憶
装置は、前記請求項１、２、３、４、５、６、７または
８に係る半導体記憶装置に於いて、前記不揮発性半導体
記憶装置が、リードコマンドの入力に基づいて前記記憶
部より読み出された前記アドレスデータを記憶するレジ
スタを、更に備えていることを特徴とするものである。
装置は、前記請求項１、２、３、４、５、６、７または
８に係る半導体記憶装置に於いて、前記不揮発性半導体
記憶装置が、リードコマンドの入力に基づいて前記記憶
部より読み出された前記アドレスデータを記憶するレジ
スタを、更に備えていることを特徴とするものである。
【００１５】また、請求項１０に係る本発明の半導体記
憶装置は、前記請求項１、２、３、４、５、６、７、８
または９に係る半導体記憶装置に於いて、前記読み出し
専用半導体記憶装置及び前記不揮発性半導体記憶装置
が、それぞれ１チップＬＳＩで形成されていることを特
徴とするものである。
憶装置は、前記請求項１、２、３、４、５、６、７、８
または９に係る半導体記憶装置に於いて、前記読み出し
専用半導体記憶装置及び前記不揮発性半導体記憶装置
が、それぞれ１チップＬＳＩで形成されていることを特
徴とするものである。
【００１６】更に、請求項１１に係る本発明の半導体記
憶装置は、前記請求項１０に係る半導体記憶装置に於い
て、それぞれ、１チップＬＳＩで形成された、前記読み
出し専用半導体記憶装置及び前記不揮発性半導体記憶装
置が、同一のパッケージに封入されていることを特徴と
するものである。
憶装置は、前記請求項１０に係る半導体記憶装置に於い
て、それぞれ、１チップＬＳＩで形成された、前記読み
出し専用半導体記憶装置及び前記不揮発性半導体記憶装
置が、同一のパッケージに封入されていることを特徴と
するものである。
【００１７】本発明の半導体記憶装置に於ける読み出し
専用半導体記憶装置に格納されている情報に誤りがあっ
た場合や更新する場合に不揮発性半導体記憶装置を採用
し、前述の誤りの領域や更新する領域についても、不揮
発性半導体装置の記憶部に、置き換えを実施する修正デ
ータ格納領域及びアドレスデータ格納領域を備え、置き
換える情報を幾度も如何なる時も格納することができ、
その格納された情報により読み出し専用半導体記憶装置
がアクセスされている情報（アドレス等）を自動的に判
断しながら、置き換えを実施する領域の情報が得られた
時に自動的に置き換え、かつ読み出し専用半導体記憶装
置を非活性化させ、置き換えを実現し修正された情報の
みを出力させることが可能となる。
専用半導体記憶装置に格納されている情報に誤りがあっ
た場合や更新する場合に不揮発性半導体記憶装置を採用
し、前述の誤りの領域や更新する領域についても、不揮
発性半導体装置の記憶部に、置き換えを実施する修正デ
ータ格納領域及びアドレスデータ格納領域を備え、置き
換える情報を幾度も如何なる時も格納することができ、
その格納された情報により読み出し専用半導体記憶装置
がアクセスされている情報（アドレス等）を自動的に判
断しながら、置き換えを実施する領域の情報が得られた
時に自動的に置き換え、かつ読み出し専用半導体記憶装
置を非活性化させ、置き換えを実現し修正された情報の
みを出力させることが可能となる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１９】まず、本発明の第１の実施形態について図
面を参照して説明する。
面を参照して説明する。
【００２０】図１は、本発明の第１の実施形態の構成を
示すブロック構成図である。本実施形態では、図１に示
すように、書き換えが不可能である読み出し専用半導体
記憶装置（マスクＲＯＭ）１、及び書き換え／消去可能
な不揮発性半導体記憶装置（フラッシュメモリ装置）２
を備える。外部から、ＣＳ＃（チップセレクト信号）、
ＲＤ＃（リード信号）、アドレス４、ＷＰ＃（プロテク
ト信号）、コマンド命令等の信号が入力される。
示すブロック構成図である。本実施形態では、図１に示
すように、書き換えが不可能である読み出し専用半導体
記憶装置（マスクＲＯＭ）１、及び書き換え／消去可能
な不揮発性半導体記憶装置（フラッシュメモリ装置）２
を備える。外部から、ＣＳ＃（チップセレクト信号）、
ＲＤ＃（リード信号）、アドレス４、ＷＰ＃（プロテク
ト信号）、コマンド命令等の信号が入力される。
【００２１】不揮発性半導体記憶装置２内には、電気的
に書き込み／消去可能な記憶部（フラッシュメモリ）２
１−ｅと、更に、レジスタ２１−ｄとアドレス判定回路
２１−ａとを内蔵している。電気的に書き込み／消去可
能な記憶部２１−ｅは、具体的にはフラッシュメモリで
あり、フラッシュメモリセルがマトリクス状に形成さ
れ、電気的に書き込み、消去が可能なメモリである。記
憶部２１−ｅには、読み出し専用半導体記憶装置１に修
正が生じた領域（置き換えＲＯＭ領域１１−ａ）のアド
レスデータを格納し、また、コマンド命令を実行させる
制御ルーチンを格納する制御ルーチン（アドレスデー
タ）格納領域２１−ｆ、前記読み出し専用半導体記憶装
置１に修正が生じた領域のデータを修正する修正データ
を格納する修正データ（ＲＯＭパッチ）格納領域２１−
ｂ、及び、その他のデータを格納するデータ格納領域２
１−ｇを有する。
に書き込み／消去可能な記憶部（フラッシュメモリ）２
１−ｅと、更に、レジスタ２１−ｄとアドレス判定回路
２１−ａとを内蔵している。電気的に書き込み／消去可
能な記憶部２１−ｅは、具体的にはフラッシュメモリで
あり、フラッシュメモリセルがマトリクス状に形成さ
れ、電気的に書き込み、消去が可能なメモリである。記
憶部２１−ｅには、読み出し専用半導体記憶装置１に修
正が生じた領域（置き換えＲＯＭ領域１１−ａ）のアド
レスデータを格納し、また、コマンド命令を実行させる
制御ルーチンを格納する制御ルーチン（アドレスデー
タ）格納領域２１−ｆ、前記読み出し専用半導体記憶装
置１に修正が生じた領域のデータを修正する修正データ
を格納する修正データ（ＲＯＭパッチ）格納領域２１−
ｂ、及び、その他のデータを格納するデータ格納領域２
１−ｇを有する。
【００２２】この構成図をもとに説明すると、読み出し
専用半導体記憶装置１に記憶または格納された情報を修
正（誤りや更新）する領域（書き換えＲＯＭ領域１１−
ａ）が必要となったとき、不揮発性半導体記憶装置２
に、その変更が必要となったアドレスデータを、記憶部
２１−ｅのアドレスデータ格納領域２１−ｆに格納す
る。更に、読み出し専用半導体記憶装置１に記憶または
格納された情報に修正（誤りや更新）が必要となった領
域のデータを修正する修正データを、記憶部２１−ｅの
修正データ格納領域２１−ｂに格納する。格納する手段
としては、不揮発性半導体記憶装置２に書き込み命令を
与えることにより、記憶部２１−ｅに前記各データを格
納する。また、不揮発性半導体記憶装置２は、アドレス
データ格納領域２１−ｆ及び修正データ格納領域２１−
ｂに書き込まれたデータが、不用意に書き換えられるの
を防止するために保護機能を有しており、外部からの命
令等（コマンドによるロックや外部入力信号ＷＰ＃によ
るロック等）によりロックすることにより、書き換えを
禁止し、データを保護する。更に、アドレスデータ格納
領域２１−ｆ及び修正データ格納領域２１−ｂに一度デ
ータの格納を実施した後も、外部から入力されるコマン
ドまたは外部信号の状態により変更が可能である。この
場合、アドレスデータ格納領域２１−ｆ及び修正データ
格納領域２１−ｂの内容変更を実施するために、保護機
能を解除する機能を有する。保護機能を解除する手段と
して、外部入力信号ＷＰ＃に電源電圧ＶＣＣより高い電
圧が供給されたとき、保護機能を解除する。このため、
解除したときのみ、変更が可能となる。具体的な構成と
しては、例えば、図７に示すように、不揮発性半導体記
憶装置２にロック回路２１−ｈを設けて、ロック情報を
記憶部２１−ｅに出力することにより、記憶部２１−ｅ
は保護／解除を行う。
専用半導体記憶装置１に記憶または格納された情報を修
正（誤りや更新）する領域（書き換えＲＯＭ領域１１−
ａ）が必要となったとき、不揮発性半導体記憶装置２
に、その変更が必要となったアドレスデータを、記憶部
２１−ｅのアドレスデータ格納領域２１−ｆに格納す
る。更に、読み出し専用半導体記憶装置１に記憶または
格納された情報に修正（誤りや更新）が必要となった領
域のデータを修正する修正データを、記憶部２１−ｅの
修正データ格納領域２１−ｂに格納する。格納する手段
としては、不揮発性半導体記憶装置２に書き込み命令を
与えることにより、記憶部２１−ｅに前記各データを格
納する。また、不揮発性半導体記憶装置２は、アドレス
データ格納領域２１−ｆ及び修正データ格納領域２１−
ｂに書き込まれたデータが、不用意に書き換えられるの
を防止するために保護機能を有しており、外部からの命
令等（コマンドによるロックや外部入力信号ＷＰ＃によ
るロック等）によりロックすることにより、書き換えを
禁止し、データを保護する。更に、アドレスデータ格納
領域２１−ｆ及び修正データ格納領域２１−ｂに一度デ
ータの格納を実施した後も、外部から入力されるコマン
ドまたは外部信号の状態により変更が可能である。この
場合、アドレスデータ格納領域２１−ｆ及び修正データ
格納領域２１−ｂの内容変更を実施するために、保護機
能を解除する機能を有する。保護機能を解除する手段と
して、外部入力信号ＷＰ＃に電源電圧ＶＣＣより高い電
圧が供給されたとき、保護機能を解除する。このため、
解除したときのみ、変更が可能となる。具体的な構成と
しては、例えば、図７に示すように、不揮発性半導体記
憶装置２にロック回路２１−ｈを設けて、ロック情報を
記憶部２１−ｅに出力することにより、記憶部２１−ｅ
は保護／解除を行う。
【００２３】不揮発性半導体記憶装置２にリードコマン
ドを与えると、アドレスデータ格納領域２１−ｆからア
ドレスデータが読み出され、レジスタ２１−ｄに転送さ
れる。アドレス判定回路２１−ａは、レジスタ２１−ｄ
に書き込まれたアドレスデータと外部から供給されるア
ドレスとを比較し、判定結果信号３を出力する。この判
定結果信号３は、Ｈレベル或いはＬレベルのどちらか一
方のレベルがアドレス判定回路２１−ａから出力され、
読み出し専用半導体記憶装置１に入力される。読み出し
専用半導体記憶装置１は、この判定結果信号３に基づい
て、データを出力するか、或いは、出力を禁止するか決
定する。レジスタ２１−ｄに書き込まれたアドレスデー
タと外部からのアドレスデータとが一致した場合は、読
み出し専用半導体記憶装置１から読み出されるデータの
出力を禁止し、その代わりに、アドレス判定回路２１−
ａが不揮発性半導体記憶装置２の記憶部２１−ｅに内部
フラッシュアドレス２１−ｃを与え、内部フラッシュア
ドレス２１−ｃにより、記憶部２１−ｅの修正データ格
納領域２１−ｂに格納されている修正データを読み出
し、データ出力５へ伝達する。具体的には、判定結果信
号３に基づいて、読み出し専用半導体記憶装置１を非活
性にする。非活性にする手段として、例えば、センスア
ンプ回路、出力バッファ回路を非活性にすることによ
り、読み出し専用半導体記憶装置１からのデータ出力を
禁止する。通常、出力バッファ回路は、駆動能力を高く
する必要があり、消費電力が大きいが、本発明では、ア
ドレスが一致した場合、読み出し専用半導体記憶装置１
を非活性にするため、低消費電力化を図ることができ
る。この場合の具体的構成例を図８に示す。また、レジ
スタ２１−ｄに書き込まれたアドレスデータと外部から
のアドレスデータが不一致の場合は、読み出し専用半導
体記憶装置１から読み出されるデータをデータ出力５へ
出力する。
ドを与えると、アドレスデータ格納領域２１−ｆからア
ドレスデータが読み出され、レジスタ２１−ｄに転送さ
れる。アドレス判定回路２１−ａは、レジスタ２１−ｄ
に書き込まれたアドレスデータと外部から供給されるア
ドレスとを比較し、判定結果信号３を出力する。この判
定結果信号３は、Ｈレベル或いはＬレベルのどちらか一
方のレベルがアドレス判定回路２１−ａから出力され、
読み出し専用半導体記憶装置１に入力される。読み出し
専用半導体記憶装置１は、この判定結果信号３に基づい
て、データを出力するか、或いは、出力を禁止するか決
定する。レジスタ２１−ｄに書き込まれたアドレスデー
タと外部からのアドレスデータとが一致した場合は、読
み出し専用半導体記憶装置１から読み出されるデータの
出力を禁止し、その代わりに、アドレス判定回路２１−
ａが不揮発性半導体記憶装置２の記憶部２１−ｅに内部
フラッシュアドレス２１−ｃを与え、内部フラッシュア
ドレス２１−ｃにより、記憶部２１−ｅの修正データ格
納領域２１−ｂに格納されている修正データを読み出
し、データ出力５へ伝達する。具体的には、判定結果信
号３に基づいて、読み出し専用半導体記憶装置１を非活
性にする。非活性にする手段として、例えば、センスア
ンプ回路、出力バッファ回路を非活性にすることによ
り、読み出し専用半導体記憶装置１からのデータ出力を
禁止する。通常、出力バッファ回路は、駆動能力を高く
する必要があり、消費電力が大きいが、本発明では、ア
ドレスが一致した場合、読み出し専用半導体記憶装置１
を非活性にするため、低消費電力化を図ることができ
る。この場合の具体的構成例を図８に示す。また、レジ
スタ２１−ｄに書き込まれたアドレスデータと外部から
のアドレスデータが不一致の場合は、読み出し専用半導
体記憶装置１から読み出されるデータをデータ出力５へ
出力する。
【００２４】次に、図２に、読み出し専用半導体記憶装
置１に記憶されたデータが不揮発性半導体記憶装置２に
記憶されたデータに置き換えられる時のタイミングチャ
ートを示す。ＣＳ＃は、両半導体記憶装置の活性化信号
であり、ＲＤ＃は読み出しを実行させるための信号であ
る。予め、リードコマンド命令を不揮発性半導体記憶装
置２に与えることにより、レジスタ２１−ｄにアドレス
データが転送されている。電源投入時に、少なくとも、
１度リードコマンドを実行する。このタイミングの実施
例では、ＣＳ＃が”ＬＯＷ”状態の時に、読み出し専用
半導体記憶装置１が、ＲＤ＃の信号により、連続的に格
納されている情報を読み出すものであり、置き換えが実
行されるタイミングとして、外部から与えられるアドレ
スとＲＤ＃の立ち上がりのタイミングによって、置き換
えが実行される。また、置き換える領域のアドレスが終
了した場合には、再び読み出し専用半導体記憶装置１
が、外部から入力されるアドレスとＲＤ＃の立ち上がり
で活性化され、通常の読み出しを実行する。なお、ＲＤ
＃の立ち下がりで実施する場合も同様のことが言え、ま
た、上記タイミングのみならずアドレスの変化だけでも
実施することが可能であり、且つ、上記タイミングに限
定されるものではない。このようにして、本発明では、
読み出し専用半導体記憶装置１に記憶または格納された
情報に修正（誤りや更新）が必要な領域（置き換えＲＯ
Ｍ領域１１−ａ）に対応するアドレスが外部から入力さ
れたとき、読み出し専用半導体記憶装置１に修正が生じ
た領域のデータを、不揮発性半導体記憶装置２の記憶部
２１−ｅに格納された修正データに置き換えて出力する
ことが可能となる。
置１に記憶されたデータが不揮発性半導体記憶装置２に
記憶されたデータに置き換えられる時のタイミングチャ
ートを示す。ＣＳ＃は、両半導体記憶装置の活性化信号
であり、ＲＤ＃は読み出しを実行させるための信号であ
る。予め、リードコマンド命令を不揮発性半導体記憶装
置２に与えることにより、レジスタ２１−ｄにアドレス
データが転送されている。電源投入時に、少なくとも、
１度リードコマンドを実行する。このタイミングの実施
例では、ＣＳ＃が”ＬＯＷ”状態の時に、読み出し専用
半導体記憶装置１が、ＲＤ＃の信号により、連続的に格
納されている情報を読み出すものであり、置き換えが実
行されるタイミングとして、外部から与えられるアドレ
スとＲＤ＃の立ち上がりのタイミングによって、置き換
えが実行される。また、置き換える領域のアドレスが終
了した場合には、再び読み出し専用半導体記憶装置１
が、外部から入力されるアドレスとＲＤ＃の立ち上がり
で活性化され、通常の読み出しを実行する。なお、ＲＤ
＃の立ち下がりで実施する場合も同様のことが言え、ま
た、上記タイミングのみならずアドレスの変化だけでも
実施することが可能であり、且つ、上記タイミングに限
定されるものではない。このようにして、本発明では、
読み出し専用半導体記憶装置１に記憶または格納された
情報に修正（誤りや更新）が必要な領域（置き換えＲＯ
Ｍ領域１１−ａ）に対応するアドレスが外部から入力さ
れたとき、読み出し専用半導体記憶装置１に修正が生じ
た領域のデータを、不揮発性半導体記憶装置２の記憶部
２１−ｅに格納された修正データに置き換えて出力する
ことが可能となる。
【００２５】なお、本実施形態では、置き換えＲＯＭ領
域１１−ａ及び修正データ格納領域２１−ｂの大きさ
を、それぞれ、２ｋワードとしているが、これらは、任
意に設定することができるものであることは言うまでも
ない。
域１１−ａ及び修正データ格納領域２１−ｂの大きさ
を、それぞれ、２ｋワードとしているが、これらは、任
意に設定することができるものであることは言うまでも
ない。
【００２６】更に、本実施形態の半導体記憶装置は、上
記置き換えが実施されたことを外部に報知する手段を有
しており、その一例として、置き換えを行う不揮発性半
導体装置２が置き換えを実施した時に、外部にＲＯＭＯ
Ｅ信号を出力する出力端子を有している。このＲＯＭＯ
Ｅ信号は、上述したアドレス判定回路２１−ａにより得
られた判定結果信号３である。また、ＲＯＭＯＥ信号を
外部に出力するに際し、端子を設ける手法のみならず他
の手段も有り得る。他の手段として、一般的にフラッシ
ュメモリ等がもつステータス情報の読み出し手段（Ｉ／
Ｏ端子のデータ）等でも確認は可能となる。
記置き換えが実施されたことを外部に報知する手段を有
しており、その一例として、置き換えを行う不揮発性半
導体装置２が置き換えを実施した時に、外部にＲＯＭＯ
Ｅ信号を出力する出力端子を有している。このＲＯＭＯ
Ｅ信号は、上述したアドレス判定回路２１−ａにより得
られた判定結果信号３である。また、ＲＯＭＯＥ信号を
外部に出力するに際し、端子を設ける手法のみならず他
の手段も有り得る。他の手段として、一般的にフラッシ
ュメモリ等がもつステータス情報の読み出し手段（Ｉ／
Ｏ端子のデータ）等でも確認は可能となる。
【００２７】以上で、本発明の第１の実施形態について
の説明を終わる。
の説明を終わる。
【００２８】次に、本発明の第２の実施形態について説
明する。
明する。
【００２９】図３は、本発明の第２の実施形態のブロッ
ク構成図であり、読み出し専用半導体記憶装置１のデー
タ出力５２−ｂと、書き換え可能な不揮発性半導体記憶
装置２のデータ出力５２−ａとが、それぞれ、その他の
半導体装置６（ＣＰＵ等）を介して、直接接続されてい
ない場合においても、前述の第１の実施形態と同様の処
理を行う。すなわち、判定結果信号３を受けて置き換え
が実施された時のみ、データ出力５２−ｂは不定状態と
なり、データ出力５２−ａのみがデータを出力する。こ
れにより、半導体装置６が、データ出力５２−ａを処理
することになる。半導体装置６は、読み出し専用半導体
記憶装置１から読み出されたデータ、或いは不揮発性半
導体記憶装置２から読み出されたデータに基づいて、デ
ータの加工等の処理を施すＣＰＵ等であり、その処理結
果はデータ出力５１に出力される。
ク構成図であり、読み出し専用半導体記憶装置１のデー
タ出力５２−ｂと、書き換え可能な不揮発性半導体記憶
装置２のデータ出力５２−ａとが、それぞれ、その他の
半導体装置６（ＣＰＵ等）を介して、直接接続されてい
ない場合においても、前述の第１の実施形態と同様の処
理を行う。すなわち、判定結果信号３を受けて置き換え
が実施された時のみ、データ出力５２−ｂは不定状態と
なり、データ出力５２−ａのみがデータを出力する。こ
れにより、半導体装置６が、データ出力５２−ａを処理
することになる。半導体装置６は、読み出し専用半導体
記憶装置１から読み出されたデータ、或いは不揮発性半
導体記憶装置２から読み出されたデータに基づいて、デ
ータの加工等の処理を施すＣＰＵ等であり、その処理結
果はデータ出力５１に出力される。
【００３０】次に、本発明の第３の実施形態について説
明する。
明する。
【００３１】図４は、本発明の第３の実施形態の説明に
供する図であり、同図（ａ）は、その不揮発性半導体記
憶装置部のブロック構成図、また、同図（ｂ）は、その
動作タイミングチャートである。本実施形態は、記憶部
に、前記修正データ及び前記アドレスデータを格納する
領域を、それぞれ、２個ずつ有する場合の実施形態であ
る。記憶部は、修正データ及びアドレスデータを格納す
る領域を、それぞれ、２個ずつ有するので、読み出し専
用半導体記憶装置に修正が生じた領域が２カ所ある場合
に、該２カ所のデータを、修正データに置き換えること
ができる。この場合、レジスタも２つ有する。
供する図であり、同図（ａ）は、その不揮発性半導体記
憶装置部のブロック構成図、また、同図（ｂ）は、その
動作タイミングチャートである。本実施形態は、記憶部
に、前記修正データ及び前記アドレスデータを格納する
領域を、それぞれ、２個ずつ有する場合の実施形態であ
る。記憶部は、修正データ及びアドレスデータを格納す
る領域を、それぞれ、２個ずつ有するので、読み出し専
用半導体記憶装置に修正が生じた領域が２カ所ある場合
に、該２カ所のデータを、修正データに置き換えること
ができる。この場合、レジスタも２つ有する。
【００３２】このときの記憶部のメモリマップを図５に
示す。アドレス空間内に、ブロック０〜ブッロック１５
が割り当てられている。ブロック０の領域は、制御ルー
チン格納ブロックであり、パッチ情報０及びパッチ情報
１（アドレスデータ）が格納されている。ブロック１の
領域は、２つの修正データを格納するＲＯＭパッチエリ
ア０及びＲＯＭパッチエリア１を有する。残りのブロッ
ク２〜ブロック１５の領域には、その他のデータが記憶
されている。
示す。アドレス空間内に、ブロック０〜ブッロック１５
が割り当てられている。ブロック０の領域は、制御ルー
チン格納ブロックであり、パッチ情報０及びパッチ情報
１（アドレスデータ）が格納されている。ブロック１の
領域は、２つの修正データを格納するＲＯＭパッチエリ
ア０及びＲＯＭパッチエリア１を有する。残りのブロッ
ク２〜ブロック１５の領域には、その他のデータが記憶
されている。
【００３３】最後に、本発明の第４の実施形態について
説明する。
説明する。
【００３４】図６は、本発明の第４の実施形態の説明に
供する図であり、同図（ａ）は、その不揮発性半導体記
憶装置部のブロック構成図、また、同図（ｂ）は、その
動作タイミングチャートである。本実施形態は、記憶部
に、前記修正データ及び前記アドレスデータを格納する
領域を、それぞれ、４個ずつ有する場合の実施形態であ
る。記憶部は、修正データ及びアドレスデータを格納す
る領域を、それぞれ、４個ずつ有するので、読み出し専
用半導体記憶装置に修正が生じた領域が４カ所ある場合
に、該４カ所のデータを、修正データに置き換えること
ができる。この場合、レジスタも４つ有する。
供する図であり、同図（ａ）は、その不揮発性半導体記
憶装置部のブロック構成図、また、同図（ｂ）は、その
動作タイミングチャートである。本実施形態は、記憶部
に、前記修正データ及び前記アドレスデータを格納する
領域を、それぞれ、４個ずつ有する場合の実施形態であ
る。記憶部は、修正データ及びアドレスデータを格納す
る領域を、それぞれ、４個ずつ有するので、読み出し専
用半導体記憶装置に修正が生じた領域が４カ所ある場合
に、該４カ所のデータを、修正データに置き換えること
ができる。この場合、レジスタも４つ有する。
【００３５】なお、上記各実施形態に於いて、読み出し
専用半導体記憶装置１及び不揮発性半導体記憶装置２
を、それぞれ、１チップＬＳＩで形成する構成としても
よい。読み出し専用半導体記憶装置１及び不揮発性半導
体記憶装置２を、それぞれ、１チップＬＳＩで形成する
ことにより、読み出し専用半導体記憶装置１を形成した
後に、該読み出し専用半導体記憶装置１に修正が生じた
領域を有しても、不揮発性半導体記憶装置２により、読
み出し専用半導体記憶装置１に修正が生じた領域のデー
タを修正データに置き換えることが可能となるため、新
たに読み出し専用半導体記憶装置１を作成し直して交換
する必要がない。
専用半導体記憶装置１及び不揮発性半導体記憶装置２
を、それぞれ、１チップＬＳＩで形成する構成としても
よい。読み出し専用半導体記憶装置１及び不揮発性半導
体記憶装置２を、それぞれ、１チップＬＳＩで形成する
ことにより、読み出し専用半導体記憶装置１を形成した
後に、該読み出し専用半導体記憶装置１に修正が生じた
領域を有しても、不揮発性半導体記憶装置２により、読
み出し専用半導体記憶装置１に修正が生じた領域のデー
タを修正データに置き換えることが可能となるため、新
たに読み出し専用半導体記憶装置１を作成し直して交換
する必要がない。
【００３６】更に、それぞれ、１チップＬＳＩで形成さ
れた、読み出し専用半導体記憶装置１及び不揮発性半導
体記憶装置２は、同一のパッケージに封入してもよい。
スタックドパッケージ（２チップ１パッケージ）にする
ことが可能となり、ユーザーには、見かけ上、１つのデ
バイスに見えるものである。
れた、読み出し専用半導体記憶装置１及び不揮発性半導
体記憶装置２は、同一のパッケージに封入してもよい。
スタックドパッケージ（２チップ１パッケージ）にする
ことが可能となり、ユーザーには、見かけ上、１つのデ
バイスに見えるものである。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置によれば、以下の効果を奏するものであ
る。
半導体記憶装置によれば、以下の効果を奏するものであ
る。
【００３８】請求項１に係る半導体記憶装置によれば、
読み出し専用半導体記憶装置に修正が生じた領域を自動
的にアドレス判定部により判定し、アドレスが一致した
場合、不揮発性半導体記憶装置は、アドレス判定部によ
り判定結果信号を出力し、この判定結果信号に基づい
て、直接、読み出し専用半導体記憶装置を非活性にし、
読み出し専用半導体記憶装置に修正（更新）が生じた領
域のデータを、不揮発性半導体記憶装置の記憶部に格納
された修正データに置き換えて出力するすることができ
る。すなわち、不揮発性半導体記憶装置が自動的にアド
レスを判定し、不揮発性半導体記憶装置が直接、読み出
し専用半導体記憶装置を非活性にするため、高速に動作
することが可能となる。また、アドレスが一致した場
合、判定結果信号に基づいて、読み出し専用半導体記憶
装置を非活性にするため、低消費電力化を図ることがで
きる。更に、アドレス空間上に割り当てられた電気的に
書き込み可能な記憶部に、前記読み出し専用半導体記憶
装置に修正が生じた領域のアドレスデータと前記読み出
し専用半導体記憶装置に修正が生じた領域のデータを修
正する修正データとを格納するので、アドレスデータと
修正データとを別々の記憶部に設ける必要がなく、面積
が縮小でき、加えて、記憶部は電気的に書き込み／消去
可能な不揮発性メモリであるため、アドレスデータ及び
修正データを容易に変更することが可能となり、且つ、
記憶部は電気的に書き込み／消去可能な不揮発性メモリ
を用いるため、電源がオフされた後においても、データ
を失うことがないものである。
読み出し専用半導体記憶装置に修正が生じた領域を自動
的にアドレス判定部により判定し、アドレスが一致した
場合、不揮発性半導体記憶装置は、アドレス判定部によ
り判定結果信号を出力し、この判定結果信号に基づい
て、直接、読み出し専用半導体記憶装置を非活性にし、
読み出し専用半導体記憶装置に修正（更新）が生じた領
域のデータを、不揮発性半導体記憶装置の記憶部に格納
された修正データに置き換えて出力するすることができ
る。すなわち、不揮発性半導体記憶装置が自動的にアド
レスを判定し、不揮発性半導体記憶装置が直接、読み出
し専用半導体記憶装置を非活性にするため、高速に動作
することが可能となる。また、アドレスが一致した場
合、判定結果信号に基づいて、読み出し専用半導体記憶
装置を非活性にするため、低消費電力化を図ることがで
きる。更に、アドレス空間上に割り当てられた電気的に
書き込み可能な記憶部に、前記読み出し専用半導体記憶
装置に修正が生じた領域のアドレスデータと前記読み出
し専用半導体記憶装置に修正が生じた領域のデータを修
正する修正データとを格納するので、アドレスデータと
修正データとを別々の記憶部に設ける必要がなく、面積
が縮小でき、加えて、記憶部は電気的に書き込み／消去
可能な不揮発性メモリであるため、アドレスデータ及び
修正データを容易に変更することが可能となり、且つ、
記憶部は電気的に書き込み／消去可能な不揮発性メモリ
を用いるため、電源がオフされた後においても、データ
を失うことがないものである。
【００３９】請求項２に係る半導体記憶装置によれば、
読み出し専用半導体記憶装置から読み出されたデータ、
或いは、不揮発性半導体記憶装置から読み出されたデー
タに基づいて、データの加工等の処理を容易に行うこと
ができるものである。
読み出し専用半導体記憶装置から読み出されたデータ、
或いは、不揮発性半導体記憶装置から読み出されたデー
タに基づいて、データの加工等の処理を容易に行うこと
ができるものである。
【００４０】請求項３に係る半導体記憶装置によれば、
判定結果信号を外部に出力することにより、出力データ
が、読み出し専用半導体記憶装置から読み出されたデー
タであるのか、或いは、不揮発性半導体記憶装置から読
み出されたデータであるのかを確認（認識）することが
できるので、出荷前の最終テスト時に、修正データに的
確に置き換えられているか否かをチェックすることがで
きる。また、誤った修正データに置き換えられた場合で
も、不揮発性半導体記憶装置の記憶部に格納された修正
データとアドレスデータとに対して適宜変更、更新を行
い、正しいデータに置き換えることができるものであ
る。
判定結果信号を外部に出力することにより、出力データ
が、読み出し専用半導体記憶装置から読み出されたデー
タであるのか、或いは、不揮発性半導体記憶装置から読
み出されたデータであるのかを確認（認識）することが
できるので、出荷前の最終テスト時に、修正データに的
確に置き換えられているか否かをチェックすることがで
きる。また、誤った修正データに置き換えられた場合で
も、不揮発性半導体記憶装置の記憶部に格納された修正
データとアドレスデータとに対して適宜変更、更新を行
い、正しいデータに置き換えることができるものであ
る。
【００４１】請求項４に係る半導体記憶装置によれば、
記憶部は、修正データ及びアドレスデータを格納する領
域を複数個有するので、読み出し専用半導体記憶装置に
修正が生じた領域が複数ある場合に、複数のデータを、
それぞれ、修正データに置き換えることができるもので
ある。
記憶部は、修正データ及びアドレスデータを格納する領
域を複数個有するので、読み出し専用半導体記憶装置に
修正が生じた領域が複数ある場合に、複数のデータを、
それぞれ、修正データに置き換えることができるもので
ある。
【００４２】請求項５に係る半導体記憶装置によれば、
修正データ格納領域保護手段を備えるため、修正データ
を格納する領域は、不用意に書き込まれなくなるもので
ある。
修正データ格納領域保護手段を備えるため、修正データ
を格納する領域は、不用意に書き込まれなくなるもので
ある。
【００４３】請求項６に係る半導体記憶装置によれば、
外部から入力される入力信号として、電源電圧（ＶＣ
Ｃ）より高い電圧が供給されたときのみ、修正データを
格納する領域の保護を解除することが可能であるため、
解除したときのみ、修正データの変更、更新が可能とな
るものである。
外部から入力される入力信号として、電源電圧（ＶＣ
Ｃ）より高い電圧が供給されたときのみ、修正データを
格納する領域の保護を解除することが可能であるため、
解除したときのみ、修正データの変更、更新が可能とな
るものである。
【００４４】請求項７に係る半導体記憶装置によれば、
アドレスデータ格納領域保護手段を備えるため、アドレ
スデータを格納する領域は、不用意に書き込まれなくな
るものである。
アドレスデータ格納領域保護手段を備えるため、アドレ
スデータを格納する領域は、不用意に書き込まれなくな
るものである。
【００４５】請求項８に係る半導体記憶装置によれば、
外部から入力される入力信号として電源電圧（ＶＣＣ）
より高い電圧が供給されたときのみ、アドレスデータを
格納する領域の保護を解除することが可能であるため、
解除したときのみ、アドレスデータの変更、更新が可能
となるものである。
外部から入力される入力信号として電源電圧（ＶＣＣ）
より高い電圧が供給されたときのみ、アドレスデータを
格納する領域の保護を解除することが可能であるため、
解除したときのみ、アドレスデータの変更、更新が可能
となるものである。
【００４６】請求項９に係る半導体記憶装置によれば、
アドレスデータを格納する領域をリードコマンドにより
読み出し、そのアドレスデータを外部に出力することな
く、不揮発性半導体記憶装置内のレジスタに転送するこ
とにより、アドレスデータが外部より見られることを防
止できるものである。更に、レジスタを備えているた
め、アドレス判定部によりアドレスデータを比較する
際、高速に比較することができると共に、消費電力を低
減することができるものである。すなわち、レジスタを
設けずに、アドレス判定部によりアドレスデータを比較
すると、常に、記憶部に記憶されているアドレスデータ
を読み出す必要があり、高速に比較することができず、
また、消費電力が増大するが、本発明の構成とすること
により、上述の通り、高速の比較と消費電力の低減とを
図ることができるものである。
アドレスデータを格納する領域をリードコマンドにより
読み出し、そのアドレスデータを外部に出力することな
く、不揮発性半導体記憶装置内のレジスタに転送するこ
とにより、アドレスデータが外部より見られることを防
止できるものである。更に、レジスタを備えているた
め、アドレス判定部によりアドレスデータを比較する
際、高速に比較することができると共に、消費電力を低
減することができるものである。すなわち、レジスタを
設けずに、アドレス判定部によりアドレスデータを比較
すると、常に、記憶部に記憶されているアドレスデータ
を読み出す必要があり、高速に比較することができず、
また、消費電力が増大するが、本発明の構成とすること
により、上述の通り、高速の比較と消費電力の低減とを
図ることができるものである。
【００４７】請求項１０に係る半導体記憶装置によれ
ば、読み出し専用半導体記憶装置及び不揮発性半導体記
憶装置が、それぞれ、１チップＬＳＩで形成されている
ため、読み出し専用半導体記憶装置を形成した後に、該
読み出し専用半導体記憶装置に修正が生じた領域を有し
ても、不揮発性半導体記憶装置により、読み出し専用半
導体記憶装置に修正が生じた領域のデータを修正データ
に置き換えることが可能となるため、新たに読み出し専
用半導体記憶装置を作成し直して交換する必要がないも
のである。
ば、読み出し専用半導体記憶装置及び不揮発性半導体記
憶装置が、それぞれ、１チップＬＳＩで形成されている
ため、読み出し専用半導体記憶装置を形成した後に、該
読み出し専用半導体記憶装置に修正が生じた領域を有し
ても、不揮発性半導体記憶装置により、読み出し専用半
導体記憶装置に修正が生じた領域のデータを修正データ
に置き換えることが可能となるため、新たに読み出し専
用半導体記憶装置を作成し直して交換する必要がないも
のである。
【００４８】請求項１１に係る半導体記憶装置によれ
ば、スタックドパッケージ（２チップ１パッケージ）に
することが可能となり、ユーザーには、見かけ上、１つ
のデバイスに見えるものである。
ば、スタックドパッケージ（２チップ１パッケージ）に
することが可能となり、ユーザーには、見かけ上、１つ
のデバイスに見えるものである。
【図１】本発明の第１の実施形態である半導体記憶装置
の構成を示すブロック構成図である。
の構成を示すブロック構成図である。
【図２】同実施形態の動作タイミング図である。
【図３】本発明の第２の実施形態の構成を示すブロック
構成図である。
構成図である。
【図４】本発明の第３の実施形態の説明に供する図であ
り、（ａ）は、その不揮発性半導体記憶装置部の構成を
示すブロック構成図、（ｂ）は、その動作タイミング図
である。
り、（ａ）は、その不揮発性半導体記憶装置部の構成を
示すブロック構成図、（ｂ）は、その動作タイミング図
である。
【図５】同実施形態の記憶部のメモリマップ図である。
【図６】本発明の第４の実施形態の説明に供する図であ
り、（ａ）は、その不揮発性半導体記憶装置部の構成を
示すブロック構成図、（ｂ）は、その動作タイミング図
である。
り、（ａ）は、その不揮発性半導体記憶装置部の構成を
示すブロック構成図、（ｂ）は、その動作タイミング図
である。
【図７】本発明の第１の実施形態である半導体記憶装置
に於いて、更に不揮発性半導体記憶装置部にロック回路
を設けた変形実施形態の構成を示すブロック構成図であ
る。
に於いて、更に不揮発性半導体記憶装置部にロック回路
を設けた変形実施形態の構成を示すブロック構成図であ
る。
【図８】図１に示す本発明の第１の実施形態に於ける読
み出し専用半導体記憶装置部の内部構成を示すブロック
構成図である。
み出し専用半導体記憶装置部の内部構成を示すブロック
構成図である。
１ 読み出し専用半導体記憶装置 １１−ａ 置き換えＲＯＭ領域 ２ 不揮発性半導体記憶装置 ２１−ａ アドレス判定回路 ２１−ｂ 修正データ格納領域 ２１−ｄ レジスタ ２１−ｅ 記憶部 ２１−ｆ 制御ルーチン（アドレスデータ）
格納領域 ２１−ｈ ロック回路 ３ 判定結果信号 ４ 外部アドレス入力 ５ データ出力 ５１ データ出力 ５２−ａ データ出力 ５２−ｂ データ出力 ６ 半導体装置
格納領域 ２１−ｈ ロック回路 ３ 判定結果信号 ４ 外部アドレス入力 ５ データ出力 ５１ データ出力 ５２−ａ データ出力 ５２−ｂ データ出力 ６ 半導体装置
フロントページの続き Ｆターム(参考） 5B018 GA03 HA25 HA26 LA07 NA06 QA13 5B025 AA00 AB00 AC00 AD00 AD01 AD14 AE00 AE06 AE10 5B060 AA08 AA13 AC11 MM02 MM14 5B076 EB06 5L106 AA07 CC09 CC34 FF05
Claims (11)
- 【請求項１】 読み出し専用半導体記憶装置と、 前記読み出し専用半導体記憶装置に修正が生じた領域の
アドレスデータ及び前記読み出し専用半導体記憶装置に
修正が生じた領域のデータを修正する修正データを、そ
れぞれ、電気的に書き込み可能な記憶部に格納し、格納
された前記アドレスデータと外部から供給されるアドレ
スとを比較して、アドレス判定部により判定結果信号を
出力する不揮発性半導体記憶装置とを備え、 前記アドレスが一致した場合、前記判定結果信号に基づ
いて、前記読み出し専用半導体記憶装置を非活性にし、
前記読み出し専用半導体記憶装置に修正が生じた領域の
データを、前記不揮発性半導体記憶装置の記憶部に格納
された前記修正データに置き換えて出力することを特徴
とする半導体記憶装置。 - 【請求項２】 前記読み出し専用半導体記憶装置のデー
タ出力と前記不揮発性半導体記憶装置のデータ出力と
が、データ処理装置に接続されていることを特徴とす
る、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記判定結果信号を装置外部に出力する
ことを特徴とする、請求項１または２に記載の半導体記
憶装置。 - 【請求項４】 前記記憶部内に、前記修正データ及び前
記アドレスデータを格納する領域を複数個有することを
特徴とする、請求項１、２または３に記載の半導体記憶
装置。 - 【請求項５】 前記修正データを格納する領域を保護す
る修正データ格納領域保護手段を備えていることを特徴
とする、請求項１、２、３または４に記載の半導体記憶
装置。 - 【請求項６】 前記修正データ格納領域保護手段は、外
部から入力される入力信号として、電源電圧より高い電
圧が供給されたときに、前記修正データを格納する領域
の保護を解除することを特徴とする、請求項５に記載の
半導体記憶装置。 - 【請求項７】 前記アドレスデータを格納する領域を保
護するアドレスデータ格納領域保護手段を備えているこ
とを特徴とする、請求項１、２、３または４に記載の半
導体記憶装置。 - 【請求項８】 前記アドレスデータ格納領域保護手段
は、外部から入力される入力信号として、電源電圧より
高い電圧が供給されたときに、前記アドレスデータを格
納する領域の保護を解除することを特徴とする、請求項
７に記載の半導体記憶装置。 - 【請求項９】 前記不揮発性半導体記憶装置は、リード
コマンドの入力に基づいて前記記憶部より読み出された
前記アドレスデータを記憶するレジスタを、更に備えて
いることを特徴とする、請求項１、２、３、４、５、
６、７または８に記載の半導体記憶装置。 - 【請求項１０】 前記読み出し専用半導体記憶装置及び
前記不揮発性半導体記憶装置が、それぞれ、１チップＬ
ＳＩで形成されていることを特徴とする、請求項１、
２、３、４、５、６、７、８または９に記載の半導体記
憶装置。 - 【請求項１１】 それぞれ、１チップＬＳＩで形成され
た、前記読み出し専用半導体記憶装置及び前記不揮発性
半導体記憶装置が、同一のパッケージに封入されている
ことを特徴とする、請求項１０に記載の半導体記憶装
置。
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