JPH11110287A - 不揮発性メモリを使用した回路 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリの一部領域をデータの書込み
領域として使用できるようにすることで、不揮発性メモ
リに従来の揮発性メモリの機能をも持たせるようにす
る。 【解決手段】 ライト信号７とアドレス信号６を出力す
るＣＰＵ１Ａと、これらＣＰＵ１Ａからの信号６、７に
よりチップ選択信号８を形成する電気的制御可能回路４
Ａと、電気的制御可能回路４ＡとＣＰＵ１Ａからのアド
レス信号６とライト信号７に基づいて不揮発性メモリ１
Ａを書込み状態とする書込み制御回路５を備え、不揮発
性メモリの所定アドレス領域のみにデータの書込みを許
可し、所定アドレス領域以外のアドレス領域にはデータ
の書込みを禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリとして不
揮発性メモリを使用した回路に関し、特に、不揮発性メ
モリの所定領域を書込み用メモリとして使用するように
した回路に関するものである。

【０００２】

【従来の技術】図９は、従来の不揮発性メモリを使用し
た回路として、ＣＰＵ（中央演算処理装置）を含むマイ
クロコンピュータを示す回路図である。このマイクロコ
ンピュータ１５は、全体がモノリシック構造物よりな
り、クロックＲを受けて動作するＣＰＵ１と、ＣＰＵ１
を制御するプログラムを格納するための、例えばＥＥＰ
ＲＯＭからなる不揮発性メモリ２と、プログラム実行に
おける演算結果を格納するための揮発性メモリ（ＲＡ
Ｍ）３と、電気的制御可能回路４と、マイクロコンピュ
ータ１５全体に電源電圧を供給するバッテリ５と、常に
揮発性メモリ（ＲＡＭ）３のデータを保持するために電
源供給制御を行うためのバックアップ電源供給部６と、
ＣＰＵ動作時のみ電源を供給するための主電源供給部７
とを備えている。電気的制御可能回路４は、通常、ＡＳ
ＩＣ等、カスタム的な回路領域であり、それぞれの仕様
に併せて組み込まれる。尚、マイクロコンピュータ１５
のブロック図において実線は信号、破線は電源を示して
いる。このように、不揮発性メモリを含む回路は、マイ
クロコンピュータ１５で示されるように、不揮発性メモ
リ２と揮発性メモリ３の２種類のメモリを使用してい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、不揮発
性メモリ２も、揮発性メモリ３もデータを記憶するとい
う機能においては同じである。したがって、このような
メモリを常に２種類回路に搭載するのは、回路面積の増
大、バックアップ用に常に電源を供給しておくため消費
電力の増大をもたらすと共に、コスト高をもたらすとい
う問題点がある。

【０００４】そこで、この発明は、電源を切っても内容
が消されない不揮発性メモリの一部領域をデータの書込
み領域として使用できるようにすることにより、不揮発
性メモリに従来の揮発性メモリの機能をも持たせ、メモ
リの種類を１つとすることにより、バックアップ電源供
給部の削除等の効果による回路の小型化、消費電力の低
減、低コスト化をもたらすことができる不揮発性メモリ
を使用した回路を得ることを目的としている。

【０００５】

【課題を解決するための手段】上述した課題を解決する
ため、この発明は、不揮発性メモリを使用した回路にお
いて、上記不揮発性メモリの所定アドレス領域を書込み
可能領域として、該書込み可能領域にのみデータの書込
みを許可し、上記所定アドレス領域以外のアドレス領域
にはデータの書込みを禁止する制御回路を備えたもので
ある。

【０００６】不揮発性メモリへの書込み時の制御信号に
は、図１（Ａ）（Ｂ）に示されるように、アドレス制御
信号としてのアドレス信号（ＡＤＤＲＥＳＳ）と、書込
み許可信号（ライトイネーブル信号ＷＥバー）と、チッ
プ選択信号（ＣＥバー）があり、書込み時には所定のア
ドレス信号に対して、これら書込み許可信号ＷＥとチッ
プ選択信号ＣＥをアクティブにする必要がある。そこ
で、この発明においては、書込み時に、アドレス領域が
書込み可能領域である所定アドレス領域を指示するとき
にのみ、書込み許可信号（ＷＥバー）をアクティブに
し、かつチップ選択信号（ＣＥバー）をアクティブにす
るような制御回路を備えるようにする。なお、不揮発性
メモリには、（Ａ）に示すように書込み電圧ＷＶを必要
とするものと、（Ｂ）に示すように書込み電圧を必要と
しないものがある。（Ａ）に示すように書込み電圧を必
要とする不揮発性メモリに対しては、制御回路は書込み
許可時に併せて書込み電圧を供給する。

【０００７】具体的には、図２や図５に示されるよう
に、制御回路は書込み許可信号７（以下、書込み制御回
路が出力する書込み許可信号と区別するためにライト信
号という）とアドレス信号６を出力するＣＰＵ１Ａと、
ＣＰＵ１Ａからのこれら信号によりチップ選択信号８を
形成する電気的制御可能回路４Ａと、この電気的制御可
能回路４Ａと上述のＣＰＵ１Ａからのアドレス信号６と
ライト信号７に基づいて不揮発性メモリ２Ａを書込み状
態とする書込み制御回路５又は５Ｂとから構成される。
なお、図２は不揮発性メモリへの書込み時に書込み電圧
１０を必要とする場合の例であり、図５は書込み電圧を
必要としない場合の例を示している。図２の場合には、
書込み制御回路５が書込み許可時に書込み許可信号９に
併せて書込み電圧１０を供給している。

【０００８】図２及び図５の回路構成では、ＣＥバーが
アクティブでかつＣＰＵ１Ａから出力されるアドレス値
が書込み領域になった時のみ、書込み信号９及び書込み
電圧１０が出力されるハードウェア構成になっている
が、図７や図８の書込み電圧制御部５１Ｂや書込み許可
制御部５２Ｂに示されるように、それらの部分にアドレ
ス設定レジスタ部５３，５３Ａと判定制御部５４，５４
Ａを設けて、アドレス設定レジスタ部５３，５３Ａには
ＣＰＵ１Ａからアドレス値を設定し、判定制御部５４，
５４Ａにおいて、アドレス設定レジスタ部５３，５３Ａ
に設定されたアドレス値とＣＰＵ１Ａから出力される現
在のアドレス値を比較して、設定したアドレス値より現
在のアドレス値が小さい場合、または大きい場合には書
込み信号９ならびに書込み電圧１０がアクティブになら
ない回路構成とすることで、ＣＰＵ１Ａからの設定で演
算結果格納領域１１とプログラム格納領域１２の比率を
変化させ、仕様変更よるデータ領域の変更に柔軟に対応
できることになる。アドレス設定レジスタ部５３，５３
Ａは両者とも設定値が同一になるので、ＣＰＵ１Ａから
設定する場合、同一アドレス領域として、同時に設定出
来る様にしてもよい。

【０００９】また、図４や図６に示されるように、ＣＰ
Ｕ１Ａからライト信号７が出力されている場合に、電気
的制御可能回路４Ｂがプログラム的に所定アドレスに限
りチップ選択信号８を出力する場合には、書込み制御回
路５Ａ又は５ＣはＣＰＵ１Ａからのアドレス信号６を必
要としない。なお、図４は不揮発性メモリ２Ａへの書込
み時に書込み電圧１０を必要とする場合の例であり、図
６は同じ電気的制御可能回路４Ｂを備えた場合に、書込
み電圧を必要としない場合の例を示している。ただし、
この発明（請求項１）において、ＣＰＵ１Ａは必須の構
成要件ではなく、例えば、揮発性メモリの書込み、読み
出し制御をプログラムによらず、論理回路のみにおいて
行うような回路にもこの発明は適用される。

【００１０】そして、以上のような構成によれば、不揮
発性メモリに従来の揮発性メモリの機能をも持たせるこ
とができ、従来より、揮発性メモリと不揮発性メモリの
２種類のメモリを使用していた回路において、メモリの
種類を１つとすることができる。

【００１１】また、この発明（請求項２）において、上
記不揮発性メモリを使用した回路は、中央演算処理装置
を有する回路であり、上記不揮発性メモリは、上記所定
アドレス領域以外のアドレス領域にプログラムが格納さ
れ、上記所定アドレス領域に上記プログラム実行におけ
る演算結果が格納されるようにしたものである。

【００１２】このような構成によれば、不揮発性メモリ
のみで、マイクロコンピュータを構成することができ
る。

【００１３】

【発明の実施の形態】以下に、この発明の実施の形態を
図に従って説明する。 実施の形態１．図２は実施の形態１に係る不揮発性メモ
リを使用した回路を示すブロック図である。この回路
（マイクロコンピュータ）１００は、不揮発性メモリ２
Ａの他に、ＣＰＵ１Ａと、ＣＰＵ１Ａよりアドレス信号
６とライト信号（ライト／リード信号、あるいはライト
イネーブル信号）７が入力される電気的制御可能回路４
Ａと、ＣＰＵ１Ａよりアドレス信号６とライト信号７が
入力され、かつ電気的制御可能回路４Ａよりチップ選択
信号８が入力される書込み制御回路５を備えている。

【００１４】書込み制御回路５は、書込み電圧１０を出
力する書込み電圧供給部５１と、書込み許可信号９を出
力する書込み許可制御部５２とを備える。これら書込み
電圧供給部５１と書込み許可制御部５２には、共にＣＰ
Ｕ１Ａよりアドレス信号６とライト信号７が入力され、
電気的制御可能回路４Ａよりチップ選択信号８が入力さ
れる。

【００１５】不揮発性メモリ２Ａは、ＣＰＵ１Ａ、電気
的制御可能回路４Ａ、書込み許可制御部５２、書込み電
圧供給部５１の出力側に接続され、それぞれアドレス信
号６、チップ選択信号８、書込み許可信号９の各種制御
信号および書込み電圧１０が入力される。

【００１６】不揮発性メモリ２Ａの記憶領域は図３に示
すように分割されていて、データ幅８ビットの２５６Ｋ
バイトの全メモリ領域の内、下位１Ｋバイトを演算結果
データ格納領域１１とし、残り２５５ＫバイトをＣＰＵ
１Ａを制御するためのプログラム格納領域１２としてい
る。従って、この場合アドレス信号６は、１８ビット
（Ａ０〜Ａ１７）で形成されるので、下位１Ｋバイトを
示すアドレスはアドレス信号６の上位８ビットが０の場
合となる。

【００１７】従って、ＣＰＵ１Ａからライト信号７がア
クティブ（ロー）となった場合、出力されるアドレス信
号６の上位８ビットが０の場合で、かつ電気的制御可能
回路４Ａから出力されるチップ選択信号８がアクティブ
（ロー）となった場合に、書込み制御回路５は、その書
込み許可制御部５２より書込み許可信号９をアクティブ
（ロー）にするとともに、その書込み電圧供給部５１よ
り書込み電圧１０を供給するようにする。

【００１８】このような構成によれば、ＣＰＵ１Ａのプ
ログラム動作中は、不揮発性メモリ２Ａのうち、演算結
果データ格納領域１１のみにデータを書き込むことがで
きるので、プログラムデータを破壊する事なく、不揮発
性メモリ２Ａをデータ格納用メモリとして使用すること
ができ、不揮発性メモリ１種類のみで従来と同様のマイ
クロコンピュータを構成することができる。

【００１９】実施の形態２．図４はこの発明の実施の形
態２に係る不揮発性メモリを使用した回路を示すブロッ
ク図である。図４において、図２と同じ数字符号は図２
の相当物を示している。実施の形態２は、プログラム格
納領域１２には書込みを行わないソフトウエアを用い、
電気的制御可能回路４Ｂにアドレスのデコード機能を持
たせた場合の回路（マイクロコンピュータ）１０１を示
すものである。実施の形態２における回路１０１におい
ては、ＣＰＵ１Ａより出力されるライト信号７がアクテ
ィブ（ロー）の場合は、アドレス信号６が所定の領域
（上位８ビットが０の場合）を示す場合にのみ、電気的
制御可能回路４Ｂがチップ選択信号８をアクティブ（ロ
ー）とする。従って、この電気的制御可能回路４Ｂのチ
ップ選択信号８を書込み電圧供給部５１Ａと書込み許可
制御部５２Ａに入力するようにすれば、実施の形態１で
示したように、アドレス信号６をこれら書込み電圧供給
部５１Ａと書込み許可制御部５２Ａに入力しなくても、
書込み制御回路５Ａは、アドレス条件を判断することが
できるようになる。

【００２０】実施の形態３．図５はこの発明の実施の形
態３に係る不揮発性メモリを使用した回路を示すブロッ
ク図である。実施の形態１は、図１（Ａ）に示した、書
込み時に書込み電圧を必要とする不揮発性メモリ２Ａを
使用した回路例を示したものであるが、実施の形態３に
示す回路（マイクロコンピュータ）１０２は書込み電圧
を必要としない不揮発性メモリ２Ｂを使用したときの回
路例を示したものである。図５より明らかなように、実
施の形態３は、書込み制御回路５Ｂが、図２に示した書
込み電圧供給部５１を持たない（書込み許可制御部５２
のみを持つ）ことのみが図２に示した回路例と異なって
いる。なお、図５において、図２と同じ数字符号は図２
の相当物を示している。

【００２１】実施の形態４．図６はこの発明の実施の形
態４に係る不揮発性メモリを使用した回路を示すブロッ
ク図である。実施の形態４は、実施の形態２における不
揮発性メモリ２Ａ（図４）を、書込み電圧供給が不要な
不揮発性メモリ２Ｂに変更した場合の回路（マイクロコ
ンピュータ）１０３を示したものである。従って、この
回路１０３の書込み制御回路５Ｃは、図４の書込み制御
回路５Ａから書込み電圧供給部５１Ａを取り去ったもの
に相当している。また、この回路１０３は、実施の形態
３において、実施の形態２と同様、電気的制御可能回路
４Ａ（図５）にアドレスのデコード機能を持たせたもの
にも相当している。

【００２２】実施の形態５．図７はこの発明の実施の形
態５に係る不揮発性メモリを使用した回路を示すブロッ
ク図である。実施形態５は、演算結果格納領域１１とプ
ログラム領域１２の比率をＣＰＵ１Ａからの設定により
変化可能である回路（マイクロコンピュータ）１０４を
示すものである。実施形態１ならびに実施形態２の場
合、不揮発性メモリ２Ａの演算結果格納領域１１への書
込み許可／禁止は、書込み電圧供給部５１，５１Ａなら
びに書込み許可制御部５２，５２Ａの内部におけるＣＥ
の状態ならびにアドレスのデコード機能で制御され、不
揮発性メモリ２Ａのデータ格納領域とプログラム格納領
域の比率の変更は、上記の機能部分のハードウェア変更
が必要となるが、この実施形態５の場合、アドレス設定
レジスタ部５３，５３Ａに書込みたいアドレス領域の上
限値あるいは下限値を設定して、実行中のＣＰＵ１Ａの
アドレス値とこの設定値を判定制御部５４，５４Ａでア
ドレス条件を比較して、制御信号の制御を行うようにす
れば、アドレス設定レジスタ部５３，５３Ａに設定した
アドレス値で不揮発性メモリ２Ａの領域分割の比率を柔
軟に変化可能となる。

【００２３】実施の形態６．図８はこの発明の実施の形
態６に係る不揮発性メモリを使用した回路を示すブロッ
ク図である。実施形態５は、図１（Ａ）に示した書込み
時に書込み電圧を必要とする不揮発性メモリ２Ａを使用
した回路例を示したものであるが、実施形態６に示す回
路（マイクロコンピュータ）１０５は書込み電圧を必要
としない不揮発性メモリ２Ｂを使用した時の回路例を示
したものである。図８より明らかなように、実施の形態
６は書込み制御回路５Ｅが図７に示した書込み電圧供給
部５１Ｂを持たない（書込み許可制御部５２Ｂのみ持
つ）ことのみが、図７に示した回路例と異なっている。
なお、図８において、図７と同じ数字符号は図７の相当
物を示している。

【００２４】以上に示した実施の形態は、全てＣＰＵを
有するマイクロコンピュータを例にとって説明したが、
この発明は、マイクロコンピュータに限定される事な
く、例えば、不揮発性メモリに格納された一定のデータ
を用いて動作する論理回路を備えた回路等において、不
揮発性メモリの一部を論理回路により得られたデータを
格納する領域として使用するような場合にも適用され得
る。なお、不揮発性メモリへのデータの書込みは、例え
ばバッファを設け、複数ビット（例えば１８ビット）毎
に行うようにすれば、１ビット毎の書込みに比較して書
込みに要する時間の短縮化を図ることができる。

【００２５】

【発明の効果】以上の説明より明らかなように、この発
明は、不揮発性メモリの一部領域をデータの書込み領域
として使用できるようにすることで、不揮発性メモリに
従来の揮発性メモリの機能をも持たせるようにしたの
で、従来より不揮発性メモリと揮発性メモリの２種類の
メモリが必要であった回路を不揮発性メモリのみで構成
することができるようになり、もって、回路の小型化、
消費電力の低減、低コスト化をもたらすことができると
いう効果を奏する。

【図面の簡単な説明】

【図１】この発明の不揮発性メモリの入力制御信号を示
す図である。

【図２】この発明の実施の形態１に係る不揮発性メモリ
を使用した回路を示すブロック図である。

【図３】この発明に係る不揮発性メモリの記憶領域を示
す図である。

【図４】この発明の実施の形態２に係る不揮発性メモリ
を使用した回路を示すブロック図である。

【図５】この発明の実施の形態３に係る不揮発性メモリ
を使用した回路を示すブロック図である。

【図６】この発明の実施の形態４に係る不揮発性メモリ
を使用した回路を示すブロック図である。

【図７】この発明の実施の形態５に係る不揮発性メモリ
を使用した回路を示すブロック図である。

【図８】この発明の実施の形態６に係る不揮発性メモリ
を使用した回路を示すブロック図である。

【図９】従来の不揮発性メモリを使用した回路を示すブ
ロック図である。

【符号の説明】

１Ａ ＣＰＵ（中央演算処理装置） ２Ａ，２Ｂ 不揮発性メモリ ４Ａ，４Ｂ 電気的制御可能回路 ５，５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ 書込み制御回路 ６ アドレス信号 ７ ライト信号 ８ チップ選択信号 ９ 書込み許可信号 ５１，５１Ａ，５１Ｂ 書込み電圧供給部 ５２，５２Ａ，５２Ｂ 書込み許可制御部 ５３，５３Ａ 判定制御部 ５４，５４Ａ アドレス設定レジスタ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリを使用した回路におい
   て、 上記不揮発性メモリの所定アドレス領域を書込み可能領
   域として、該書込み可能領域にのみデータの書込みを許
   可し、上記所定アドレス領域以外のアドレス領域にはデ
   ータの書込みを禁止する制御回路を備えたことを特徴と
   する不揮発性メモリを使用した回路。
2. 【請求項２】 上記不揮発性メモリを使用した回路は、
   中央演算処理装置を有する回路であり、上記不揮発性メ
   モリは、上記所定アドレス領域以外のアドレス領域にプ
   ログラムが格納され、上記所定アドレス領域に上記プロ
   グラム実行における演算結果が格納される請求項１に記
   載の不揮発性メモリを使用した回路。