JPH0922596A - フラッシュメモリ装置 - Google Patents
フラッシュメモリ装置Info
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- JPH0922596A JPH0922596A JP7167392A JP16739295A JPH0922596A JP H0922596 A JPH0922596 A JP H0922596A JP 7167392 A JP7167392 A JP 7167392A JP 16739295 A JP16739295 A JP 16739295A JP H0922596 A JPH0922596 A JP H0922596A
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- data
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- flash memory
- memory circuit
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Abstract
(57)【要約】
【目的】 本発明は、フラッシュメモリ素子を用いたフ
ラッシュメモリ装置に関し、該メモリ装置のデータ格納
に要する所要時間を短縮し、効率的にデータを更新する
ことを目的とする。 【構成】 フラッシュメモリ回路と、ＲＡＭから構成さ
れるバッファメモリ回路と、転送制御回路と、データ監
視回路とから構成され、データ監視回路でバッファメモ
リ回路からフラッシュメモリ回路へ転送されるデータの
パターンをチェックし、フラッシュメモリ回路を一括消
去する際得られるデータのパターンと異なる場合のみフ
ラッシュメモリ回路に格納することを特徴とするフラッ
シュメモリ装置。
ラッシュメモリ装置に関し、該メモリ装置のデータ格納
に要する所要時間を短縮し、効率的にデータを更新する
ことを目的とする。 【構成】 フラッシュメモリ回路と、ＲＡＭから構成さ
れるバッファメモリ回路と、転送制御回路と、データ監
視回路とから構成され、データ監視回路でバッファメモ
リ回路からフラッシュメモリ回路へ転送されるデータの
パターンをチェックし、フラッシュメモリ回路を一括消
去する際得られるデータのパターンと異なる場合のみフ
ラッシュメモリ回路に格納することを特徴とするフラッ
シュメモリ装置。
Description
【０００１】
【産業上の利用分野】本発明は、補助記憶装置として用
いられる、フラッシュメモリ素子で構成されるフラッシ
ュメモリ装置に関する。
いられる、フラッシュメモリ素子で構成されるフラッシ
ュメモリ装置に関する。
【０００２】高速でデータを処理する中央処理装置と、
処理に必要なデータを中央処理装置に供給し、また中央
処理装置から出力されるデータを保持する主記憶装置か
らなる本体装置によりデータ処理が行われる。
処理に必要なデータを中央処理装置に供給し、また中央
処理装置から出力されるデータを保持する主記憶装置か
らなる本体装置によりデータ処理が行われる。
【０００３】主記憶装置は中央処理装置の処理速度に追
随して動作する必要があり、そのため、動作速度が速
く、任意のアドレスでアクセス出来る比較的安価なダイ
ナミックメモリ素子（以下、「ＤＲＡＭ」と略す）や、
高価ではあるがリフレッシュ処理が不要なスタティック
メモリ素子（以下、「ＳＲＡＭ」と略す）等のランダム
アクセスメモリ素子（以下、「ＲＡＭ」と略す）を用い
て構成されるのが一般的である。
随して動作する必要があり、そのため、動作速度が速
く、任意のアドレスでアクセス出来る比較的安価なダイ
ナミックメモリ素子（以下、「ＤＲＡＭ」と略す）や、
高価ではあるがリフレッシュ処理が不要なスタティック
メモリ素子（以下、「ＳＲＡＭ」と略す）等のランダム
アクセスメモリ素子（以下、「ＲＡＭ」と略す）を用い
て構成されるのが一般的である。
【０００４】これらのＲＡＭは、電源の供給が途絶える
と保持するデータを喪失する揮発性の記憶素子であるた
め、データ処理においては保存する必要があるデータは
磁気ディスクや磁気テープ等の非揮発性の記憶媒体に格
納し保存している。
と保持するデータを喪失する揮発性の記憶素子であるた
め、データ処理においては保存する必要があるデータは
磁気ディスクや磁気テープ等の非揮発性の記憶媒体に格
納し保存している。
【０００５】しかしながら、これらの記憶媒体に記録す
るためには機械的に動作する駆動装置が必要であり、駆
動装置は振動に弱いため、振動する環境下では非揮発性
のフラッシュメモリ素子を用いたフラッシュメモリ装置
が補助記憶装置として用いられる。
るためには機械的に動作する駆動装置が必要であり、駆
動装置は振動に弱いため、振動する環境下では非揮発性
のフラッシュメモリ素子を用いたフラッシュメモリ装置
が補助記憶装置として用いられる。
【０００６】ところが、フラッシュメモリ素子はデータ
を書き込む前に一旦メモリ素子のチップ全体を一括して
消去する必要があり、消去に要する所要時間が長く（例
えば、０．３s ）、データの読み出し時間（例えば、２
００ns）に比して書込み時間が長い（例えば、６μs）
という特徴があるため、効率的なメモリ制御が必要であ
る。
を書き込む前に一旦メモリ素子のチップ全体を一括して
消去する必要があり、消去に要する所要時間が長く（例
えば、０．３s ）、データの読み出し時間（例えば、２
００ns）に比して書込み時間が長い（例えば、６μs）
という特徴があるため、効率的なメモリ制御が必要であ
る。
【０００７】
【従来の技術】図５は従来例の構成図であり、図６は従
来例のフローチャートである。図５，図６を参照しなが
ら従来例について説明する。尚、以下の説明において同
一部分または相当部分については同一符号を付す。
来例のフローチャートである。図５，図６を参照しなが
ら従来例について説明する。尚、以下の説明において同
一部分または相当部分については同一符号を付す。
【０００８】図５において、１はフラッシュメモリ回路
であり、２はバッファメモリ回路であり、５は本体装置
であり、６はフラッシュメモリ装置であり、７はデータ
線であり、８は制御線であり、３０は制御回路であり、
３１はアドレス回路である。
であり、２はバッファメモリ回路であり、５は本体装置
であり、６はフラッシュメモリ装置であり、７はデータ
線であり、８は制御線であり、３０は制御回路であり、
３１はアドレス回路である。
【０００９】フラッシュメモリ回路１は、ｎワードを１
ブロックとするｍブロックから構成される、フラッシュ
メモリ素子で構成される記憶回路であって、データ線７
を介してバッファメモリ回路２と本体装置５とに接続さ
れ、アドレス線を介してアドレス回路３１に接続され、
制御線８を介して制御回路３０に接続され、前記制御回
路３０の制御により格納されているデータがブロック単
位で消去され、また、個別アドレスの単位で読み出され
書き込まれる記憶回路である。
ブロックとするｍブロックから構成される、フラッシュ
メモリ素子で構成される記憶回路であって、データ線７
を介してバッファメモリ回路２と本体装置５とに接続さ
れ、アドレス線を介してアドレス回路３１に接続され、
制御線８を介して制御回路３０に接続され、前記制御回
路３０の制御により格納されているデータがブロック単
位で消去され、また、個別アドレスの単位で読み出され
書き込まれる記憶回路である。
【００１０】バッファメモリ回路２は、フラッシュメモ
リ回路１とワード構成が等しく、フラッシュメモリ回路
１の１ブロック分に相当するｎワードの、ＲＡＭで構成
される記憶回路であって、データ線７を介してフラッシ
ュメモリ回路１と本体装置５とに接続され、アドレス線
を介してアドレス回路３１に接続され、制御線８を介し
て制御回路３０に接続され、前記制御回路３０の制御に
より、格納されているデータが個別アドレスの単位で読
み出され、また、書き込まれる記憶回路である。
リ回路１とワード構成が等しく、フラッシュメモリ回路
１の１ブロック分に相当するｎワードの、ＲＡＭで構成
される記憶回路であって、データ線７を介してフラッシ
ュメモリ回路１と本体装置５とに接続され、アドレス線
を介してアドレス回路３１に接続され、制御線８を介し
て制御回路３０に接続され、前記制御回路３０の制御に
より、格納されているデータが個別アドレスの単位で読
み出され、また、書き込まれる記憶回路である。
【００１１】本体装置５は、データ線７を介してフラッ
シュメモリ回路１とバッファメモリ回路２とに接続さ
れ、アドレス線を介してアドレス回路３１に接続され、
制御線８を介して制御回路３０に接続され、フラッシュ
メモリ装置１から読み出したデータを処理し、該データ
を処理した結果得られるデータをバッファメモリ回路２
に書き込む処理装置である。
シュメモリ回路１とバッファメモリ回路２とに接続さ
れ、アドレス線を介してアドレス回路３１に接続され、
制御線８を介して制御回路３０に接続され、フラッシュ
メモリ装置１から読み出したデータを処理し、該データ
を処理した結果得られるデータをバッファメモリ回路２
に書き込む処理装置である。
【００１２】制御回路３０は、制御線８を介してフラッ
シュメモリ回路１とバッファメモリ回路２と本体装置５
とアドレス回路３１とに接続され、本体装置５の指示を
受けフラッシュメモリ回路１の消去，読み出し，書込み
を制御し、バッファメモリ回路２の読み出し，書込みを
制御し、アドレス回路３１のアドレス更新を制御する制
御回路である。
シュメモリ回路１とバッファメモリ回路２と本体装置５
とアドレス回路３１とに接続され、本体装置５の指示を
受けフラッシュメモリ回路１の消去，読み出し，書込み
を制御し、バッファメモリ回路２の読み出し，書込みを
制御し、アドレス回路３１のアドレス更新を制御する制
御回路である。
【００１３】アドレス回路３１は、アドレス線を介して
フラッシュメモリ回路１とバッファメモリ回路２と本体
装置５とに接続され、制御線８を介して制御回路３０と
接続され、フラッシュメモリ回路１とバッファメモリ回
路２とにアクセスするためのアドレスが設定される回路
である。
フラッシュメモリ回路１とバッファメモリ回路２と本体
装置５とに接続され、制御線８を介して制御回路３０と
接続され、フラッシュメモリ回路１とバッファメモリ回
路２とにアクセスするためのアドレスが設定される回路
である。
【００１４】ステップＳ１では、制御回路３０によりア
ドレス回路３１にブロックアドレス（ｍ−１）が、ワー
ドアドレス（０）が設定される。ステップＳ２では、制
御回路３０によりアドレス回路３１のブロックアドレス
部で指定されるフラッシュメモリ回路１のエリアが消去
される。
ドレス回路３１にブロックアドレス（ｍ−１）が、ワー
ドアドレス（０）が設定される。ステップＳ２では、制
御回路３０によりアドレス回路３１のブロックアドレス
部で指定されるフラッシュメモリ回路１のエリアが消去
される。
【００１５】ステップＳ３では、制御回路３０によりア
ドレス回路３１のワードアドレス部で指定されるバッフ
ァメモリ回路２のエリアに、本体装置５から転送された
１ワード分のデータが格納される。
ドレス回路３１のワードアドレス部で指定されるバッフ
ァメモリ回路２のエリアに、本体装置５から転送された
１ワード分のデータが格納される。
【００１６】ステップＳ４では、制御回路３０により＋
１された値がアドレス回路３１のワードアドレス部に設
定される。ステップＳ５では、制御回路３０によりアド
レス回路３１のワードアドレス部がチェックされ、ｎの
場合はステップＳ６に進み、ｎでない場合はステップＳ
３に戻る。
１された値がアドレス回路３１のワードアドレス部に設
定される。ステップＳ５では、制御回路３０によりアド
レス回路３１のワードアドレス部がチェックされ、ｎの
場合はステップＳ６に進み、ｎでない場合はステップＳ
３に戻る。
【００１７】ステップＳ６では、制御回路３０によりア
ドレス回路３１にワードアドレス（０）が設定される。
ステップＳ７では、制御回路３０によりアドレス回路３
１のワードアドレス部で指定されるバッファメモリ回路
２のエリアから１ワードのデータが読みだされ、アドレ
ス回路３１のブロックアドレス部とワードアドレス部を
結合したアドレスにより指定されるフラッシュメモリ回
路１のエリアに格納される。
ドレス回路３１にワードアドレス（０）が設定される。
ステップＳ７では、制御回路３０によりアドレス回路３
１のワードアドレス部で指定されるバッファメモリ回路
２のエリアから１ワードのデータが読みだされ、アドレ
ス回路３１のブロックアドレス部とワードアドレス部を
結合したアドレスにより指定されるフラッシュメモリ回
路１のエリアに格納される。
【００１８】ステップＳ８では、制御回路３０により＋
１された値がアドレス回路３１のワードアドレス部に設
定される。ステップＳ９では、制御回路３０によりアド
レス回路３１のワードアドレス部がチェックされ、ｎの
場合は処理を終了し、ｎでない場合はステップＳ７に戻
る。
１された値がアドレス回路３１のワードアドレス部に設
定される。ステップＳ９では、制御回路３０によりアド
レス回路３１のワードアドレス部がチェックされ、ｎの
場合は処理を終了し、ｎでない場合はステップＳ７に戻
る。
【００１９】
【発明が解決しようとする課題】フラッシュメモリ素子
の書込みに要する時間がＲＡＭの書込みに要する時間に
比して長く、書込みに先立ち消去が必要なため、バック
アップのため多量のデータを格納する場合やフラッシュ
メモリ回路に格納されているデータを更新する場合、他
の処理を長時間中断しなければならないという問題があ
った。
の書込みに要する時間がＲＡＭの書込みに要する時間に
比して長く、書込みに先立ち消去が必要なため、バック
アップのため多量のデータを格納する場合やフラッシュ
メモリ回路に格納されているデータを更新する場合、他
の処理を長時間中断しなければならないという問題があ
った。
【００２０】本発明は、バックアップのため多量のデー
タを格納する場合や既にフラッシュメモリ回路に格納さ
れているデータを更新する場合、フラッシュメモリ回路
に格納するデータのパターンがフラッシュメモリ回路を
消去した場合に設定されるパターンと等しいか否かをチ
ェックし、異なるパターンのデータのみフラッシュメモ
リ回路へ書き込むことにより、効率的なフラッシュメモ
リ装置を提供することを目的とする。
タを格納する場合や既にフラッシュメモリ回路に格納さ
れているデータを更新する場合、フラッシュメモリ回路
に格納するデータのパターンがフラッシュメモリ回路を
消去した場合に設定されるパターンと等しいか否かをチ
ェックし、異なるパターンのデータのみフラッシュメモ
リ回路へ書き込むことにより、効率的なフラッシュメモ
リ装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】図１は、本発明の原理図
である。図１において、１はフラッシュメモリ回路であ
り、２はバッファメモリ回路であり、３は制御回路３０
とアドレス回路３１からなる転送制御回路であり、４は
データ監視回路であり、５は本体装置であり、６はフラ
ッシュメモリ装置であり、７はデータ線である。
である。図１において、１はフラッシュメモリ回路であ
り、２はバッファメモリ回路であり、３は制御回路３０
とアドレス回路３１からなる転送制御回路であり、４は
データ監視回路であり、５は本体装置であり、６はフラ
ッシュメモリ装置であり、７はデータ線である。
【００２２】データ監視回路４は、データ線を介してフ
ラッシュメモリ回路１とバッファメモリ回路２とに接続
され、制御線８を介して転送制御回路３に接続され、バ
ッファメモリ回路２からフラッシュメモリ回路１へ転送
されるデータのパターンをチェックし、チェックの結果
該データのパターンがフラッシュメモリ回路１を消去し
た際、該フラッシュメモリ回路１に設定されるデータの
パターンと等しいことが検出された場合、その旨を転送
制御回路３に通知する回路である。
ラッシュメモリ回路１とバッファメモリ回路２とに接続
され、制御線８を介して転送制御回路３に接続され、バ
ッファメモリ回路２からフラッシュメモリ回路１へ転送
されるデータのパターンをチェックし、チェックの結果
該データのパターンがフラッシュメモリ回路１を消去し
た際、該フラッシュメモリ回路１に設定されるデータの
パターンと等しいことが検出された場合、その旨を転送
制御回路３に通知する回路である。
【００２３】
【作用】図１を参照しながら本発明の原理を説明する。
本体装置５から、転送制御回路３にフラッシュメモリ回
路１に格納されているデータの更新が指示されると、転
送制御回路３は、ワードアドレスを（０）としてブロッ
クアドレスと結合し、該アドレスでフラッシュメモリ回
路１からデータを読みだす。
本体装置５から、転送制御回路３にフラッシュメモリ回
路１に格納されているデータの更新が指示されると、転
送制御回路３は、ワードアドレスを（０）としてブロッ
クアドレスと結合し、該アドレスでフラッシュメモリ回
路１からデータを読みだす。
【００２４】次に、転送制御回路３は前記ワードアドレ
スで、該データをバッファメモリ回路２に格納し、＋１
された値を更新されたワードアドレスする。次に、転送
制御回路３は、該ワードアドレスを前記ブロックアドレ
スと結合し、該アドレスでフラッシュメモリ回路１から
データを読みだす。
スで、該データをバッファメモリ回路２に格納し、＋１
された値を更新されたワードアドレスする。次に、転送
制御回路３は、該ワードアドレスを前記ブロックアドレ
スと結合し、該アドレスでフラッシュメモリ回路１から
データを読みだす。
【００２５】次に、転送制御回路３は前記ワードアドレ
スで、該データをバッファメモリ回路２に格納し、＋１
された値を更新されたワードアドレスする。このように
データ転送を繰り返し、フラッシュメモリ回路１からバ
ッファメモリ回路２に１ブロック分のデータを転送す
る。
スで、該データをバッファメモリ回路２に格納し、＋１
された値を更新されたワードアドレスする。このように
データ転送を繰り返し、フラッシュメモリ回路１からバ
ッファメモリ回路２に１ブロック分のデータを転送す
る。
【００２６】次に、転送制御回路３は本体装置５から送
られたワードアドレスで、本体装置５から転送されたデ
ータを、バッファメモリ回路２の指定されたエリアに格
納する。
られたワードアドレスで、本体装置５から転送されたデ
ータを、バッファメモリ回路２の指定されたエリアに格
納する。
【００２７】また、転送制御回路３は本体装置５から送
られたブロックアドレスで、フラッシュメモリ回路１を
消去する。次に、転送制御回路３は、ワードアドレスを
（０）として、該アドレスでバッファメモリ２からデー
タを読み出し、該データをデータ監視回路４に設定す
る。
られたブロックアドレスで、フラッシュメモリ回路１を
消去する。次に、転送制御回路３は、ワードアドレスを
（０）として、該アドレスでバッファメモリ２からデー
タを読み出し、該データをデータ監視回路４に設定す
る。
【００２８】次に、設定されたデータのパターンがフラ
ッシュメモリ回路１を消去した時に設定されるデータの
パターンと異なる旨の通知をデータ監視回路４から受け
ると、転送制御回路３は前記ブロックアドレスとワード
アドレスとを結合したアドレスで指定されるフラッシュ
メモリ回路１のエリアに、前記データ監視回路４から出
力されたデータを転送する。データ監視回路４に設定さ
れたデータのパターンがフラッシュメモリ回路１を消去
した時に設定されるデータのパターンと等しい場合は、
次に進む。
ッシュメモリ回路１を消去した時に設定されるデータの
パターンと異なる旨の通知をデータ監視回路４から受け
ると、転送制御回路３は前記ブロックアドレスとワード
アドレスとを結合したアドレスで指定されるフラッシュ
メモリ回路１のエリアに、前記データ監視回路４から出
力されたデータを転送する。データ監視回路４に設定さ
れたデータのパターンがフラッシュメモリ回路１を消去
した時に設定されるデータのパターンと等しい場合は、
次に進む。
【００２９】次に、転送制御回路３は＋１された値をワ
ードアドレスとして更新する。次に、転送制御回路３は
前記ワードアドレスでバッファメモリ回路２からデータ
を読み出し、該データをデータ監視回路４に設定する。
ードアドレスとして更新する。次に、転送制御回路３は
前記ワードアドレスでバッファメモリ回路２からデータ
を読み出し、該データをデータ監視回路４に設定する。
【００３０】次に、設定されたデータのパターンがフラ
ッシュメモリ回路１を消去した時に設定されるデータの
パターンと異なる旨の通知をデータ監視回路４から受け
ると、転送制御回路３は前記ブロックアドレスとワード
アドレスとを結合したアドレスで指定されるフラッシュ
メモリ回路１のエリアに、前記データ監視回路４から出
力されたデータを転送する。データ監視回路４に設定さ
れたデータのパターンがフラッシュメモリ回路１を消去
した時に設定されるデータのパターンと等しい場合は、
次に進む。
ッシュメモリ回路１を消去した時に設定されるデータの
パターンと異なる旨の通知をデータ監視回路４から受け
ると、転送制御回路３は前記ブロックアドレスとワード
アドレスとを結合したアドレスで指定されるフラッシュ
メモリ回路１のエリアに、前記データ監視回路４から出
力されたデータを転送する。データ監視回路４に設定さ
れたデータのパターンがフラッシュメモリ回路１を消去
した時に設定されるデータのパターンと等しい場合は、
次に進む。
【００３１】このようにして、１ブロック分のデータが
バッファメモリ回路２からフラッシュメモリ回路１に転
送されるまで、ワードアドレスの更新とバッファメモリ
回路２からのデータ読み出し，データ監視回路４におけ
るデータパターンのチェック，データのフラッシュメモ
リ回路１への格納が繰り返される。
バッファメモリ回路２からフラッシュメモリ回路１に転
送されるまで、ワードアドレスの更新とバッファメモリ
回路２からのデータ読み出し，データ監視回路４におけ
るデータパターンのチェック，データのフラッシュメモ
リ回路１への格納が繰り返される。
【００３２】
【実施例】図２は、本発明の１実施例構成図であり、図
２において、１’はフラッシュメモリ回路であり、２は
バッファメモリ回路であり、５は本体装置であり、６は
フラッシュメモリ装置であり、７はデータ線であり、３
０’は制御回路であり、３１はアドレス回路であり、４
０はレジスタ回路であり、４１は検出回路である。
２において、１’はフラッシュメモリ回路であり、２は
バッファメモリ回路であり、５は本体装置であり、６は
フラッシュメモリ装置であり、７はデータ線であり、３
０’は制御回路であり、３１はアドレス回路であり、４
０はレジスタ回路であり、４１は検出回路である。
【００３３】フラッシュメモリ回路１’は、ｎワードを
１ブロックとするｍブロックから構成され、消去する
‘０’となるフラッシュメモリ素子で構成される記憶回
路であって、データ線７を介してバッファメモリ回路２
と本体装置５とに接続され、アドレス線を介してアドレ
ス回路３１に接続され、制御線８を介して制御回路３
０’に接続され、前記制御回路３０’の制御により格納
されているデータがブロック単位で消去され、また、個
別アドレスの単位でデータが読み出され書き込まれる記
憶回路である。
１ブロックとするｍブロックから構成され、消去する
‘０’となるフラッシュメモリ素子で構成される記憶回
路であって、データ線７を介してバッファメモリ回路２
と本体装置５とに接続され、アドレス線を介してアドレ
ス回路３１に接続され、制御線８を介して制御回路３
０’に接続され、前記制御回路３０’の制御により格納
されているデータがブロック単位で消去され、また、個
別アドレスの単位でデータが読み出され書き込まれる記
憶回路である。
【００３４】制御回路３０’は、制御線８を介してフラ
ッシュメモリ回路１’とバッファメモリ回路２と本体装
置５とアドレス回路３１とに接続され、本体装置５の指
示を受けフラッシュメモリ回路１’の消去，読み出し，
書込みを制御し、バッファメモリ回路２の読み出し，書
込みを制御し、アドレス回路３１のアドレス更新を制御
する制御回路である。
ッシュメモリ回路１’とバッファメモリ回路２と本体装
置５とアドレス回路３１とに接続され、本体装置５の指
示を受けフラッシュメモリ回路１’の消去，読み出し，
書込みを制御し、バッファメモリ回路２の読み出し，書
込みを制御し、アドレス回路３１のアドレス更新を制御
する制御回路である。
【００３５】レジスタ回路４０は、１ワード分のデータ
を保持するレジスタ回路であって、データ線７を介して
フラッシュメモリ回路１’とバッファメモリ回路２とに
接続され、制御線８を介して制御回路３０’と検出回路
４１とに接続され、バッファメモリ回路２からフラッシ
ュメモリ回路１’に転送されるデータをチェックのため
一旦保持するレジスタ回路である。
を保持するレジスタ回路であって、データ線７を介して
フラッシュメモリ回路１’とバッファメモリ回路２とに
接続され、制御線８を介して制御回路３０’と検出回路
４１とに接続され、バッファメモリ回路２からフラッシ
ュメモリ回路１’に転送されるデータをチェックのため
一旦保持するレジスタ回路である。
【００３６】検出回路４１は、制御線８を介してレジス
タ回路４０と制御回路３０’とに接続され、レジスタ回
路４０に一旦保持されたデータがＡＬＬ‘０’か否かを
チェックし、結果を制御回路３０’に通知する回路であ
る。
タ回路４０と制御回路３０’とに接続され、レジスタ回
路４０に一旦保持されたデータがＡＬＬ‘０’か否かを
チェックし、結果を制御回路３０’に通知する回路であ
る。
【００３７】図３は、本発明の１実施例フローチャート
（１／２）である。ブロックアドレス（ｍ−１）で指定
される１ブロック分のデータをフラッシュメモリ装置６
に格納する場合の処理について、図２と図３とを参照し
ながら説明する。
（１／２）である。ブロックアドレス（ｍ−１）で指定
される１ブロック分のデータをフラッシュメモリ装置６
に格納する場合の処理について、図２と図３とを参照し
ながら説明する。
【００３８】ステップＳ１では制御回路３０’により、
アドレス回路３１のブロックアドレス部に（ｍ−１）
が、ワードアドレス部に（０）が設定される。ステップ
Ｓ２では制御回路３０’により、フラッシュメモリ回路
１’の、アドレス回路３１のブロックアドレス部で指定
されるエリアが消去される。
アドレス回路３１のブロックアドレス部に（ｍ−１）
が、ワードアドレス部に（０）が設定される。ステップ
Ｓ２では制御回路３０’により、フラッシュメモリ回路
１’の、アドレス回路３１のブロックアドレス部で指定
されるエリアが消去される。
【００３９】ステップＳ３では制御回路３０’により、
本体装置５から転送された１ワード分のデータが、バッ
ファメモリ回路２の、アドレス回路３１のワードアドレ
ス部で指定されるエリアに格納される。
本体装置５から転送された１ワード分のデータが、バッ
ファメモリ回路２の、アドレス回路３１のワードアドレ
ス部で指定されるエリアに格納される。
【００４０】ステップＳ４では制御回路３０’により、
アドレス回路３１に＋１された値が設定される。ステッ
プＳ５では制御回路３０’により、アドレス回路３１の
ワードアドレス部がチェックされ、ｎの場合はステップ
Ｓ６に進み、ｎでない場合はステップＳ３に戻る。
アドレス回路３１に＋１された値が設定される。ステッ
プＳ５では制御回路３０’により、アドレス回路３１の
ワードアドレス部がチェックされ、ｎの場合はステップ
Ｓ６に進み、ｎでない場合はステップＳ３に戻る。
【００４１】ステップＳ６では制御回路３０’により、
アドレス回路３１のワードアドレス部に（０）が設定さ
れる。ステップＳ７では制御回路３０’により、アドレ
ス回路３１のワードアドレス部で指定されるバッファメ
モリ回路２のエリアから１ワードのデータが読みださ
れ、レジスタ回路４０に設定される。
アドレス回路３１のワードアドレス部に（０）が設定さ
れる。ステップＳ７では制御回路３０’により、アドレ
ス回路３１のワードアドレス部で指定されるバッファメ
モリ回路２のエリアから１ワードのデータが読みださ
れ、レジスタ回路４０に設定される。
【００４２】ステップＳ８では、レジスタ回路４０に設
定されたデータがＡＬＬ‘０’である旨検出回路４１か
ら通知されると、制御回路３０’によりステップＳ１０
に進み、ＡＬＬ‘０’では無い旨通知されると、ステッ
プＳ９に進む。
定されたデータがＡＬＬ‘０’である旨検出回路４１か
ら通知されると、制御回路３０’によりステップＳ１０
に進み、ＡＬＬ‘０’では無い旨通知されると、ステッ
プＳ９に進む。
【００４３】ステップＳ９では、レジスタ回路４０に保
持されているデータがフラッシュメモリ回路１’に転送
され、制御回路３０’によりアドレス回路３１のブロッ
クアドレス部とワードアドレス部とを結合したアドレス
で指定されるエリアに格納される。
持されているデータがフラッシュメモリ回路１’に転送
され、制御回路３０’によりアドレス回路３１のブロッ
クアドレス部とワードアドレス部とを結合したアドレス
で指定されるエリアに格納される。
【００４４】ステップＳ１０では、制御回路３０’によ
り＋１された値がアドレス回路３１のワードアドレス部
に設定される。ステップＳ１１では、制御回路３０’に
よりアドレス回路３１のワードアドレス部がチェックさ
れ、ｎの場合は処理を終了し、ｎでない場合はステップ
Ｓ７に戻る。
り＋１された値がアドレス回路３１のワードアドレス部
に設定される。ステップＳ１１では、制御回路３０’に
よりアドレス回路３１のワードアドレス部がチェックさ
れ、ｎの場合は処理を終了し、ｎでない場合はステップ
Ｓ７に戻る。
【００４５】図４は、本発明の１実施例フローチャート
（２／２）である。ブロックアドレス（ｍ−１），ワー
ドアドレス（ｎ−１）のデータを更新する場合の処理に
ついて、図２と図４とを参照しながら説明する。
（２／２）である。ブロックアドレス（ｍ−１），ワー
ドアドレス（ｎ−１）のデータを更新する場合の処理に
ついて、図２と図４とを参照しながら説明する。
【００４６】ステップＳ１では制御部３０’により、ア
ドレス回路３１にブロックアドレス（ｍ−１），ワード
アドレス（０）が設定される。ステップＳ２では制御部
３０’により、フラッシュメモリ回路１’の、アドレス
回路３１で指定されるエリアから１ワードのデータが読
みだされ、バッファメモリ回路２の、アドレス回路３１
のワードアドレス部で指定されるエリアに書き込まれ
る。
ドレス回路３１にブロックアドレス（ｍ−１），ワード
アドレス（０）が設定される。ステップＳ２では制御部
３０’により、フラッシュメモリ回路１’の、アドレス
回路３１で指定されるエリアから１ワードのデータが読
みだされ、バッファメモリ回路２の、アドレス回路３１
のワードアドレス部で指定されるエリアに書き込まれ
る。
【００４７】ステップＳ３では制御部３０’により、＋
１された値がアドレス回路３１のワードアドレス部に設
定される。ステップＳ４では制御部３０’により、アド
レス回路３１のワードアドレス部がチェックされ、ｎの
場合はステップＳ５に進み、ｎでない場合はステップＳ
２に戻る。
１された値がアドレス回路３１のワードアドレス部に設
定される。ステップＳ４では制御部３０’により、アド
レス回路３１のワードアドレス部がチェックされ、ｎの
場合はステップＳ５に進み、ｎでない場合はステップＳ
２に戻る。
【００４８】ステップＳ５では、制御回路３０’により
ブロックアドレス（ｍ−１）で指定されるエリアが消去
され、制御回路３０’によりアドレス回路３１のワード
アドレス部にに変更先のワードアドレス（ｎ−１）が設
定されて、バッファメモリ回路２の、アドレス回路３１
のワードアドレス部で指定されるエリアに変更データが
格納される。
ブロックアドレス（ｍ−１）で指定されるエリアが消去
され、制御回路３０’によりアドレス回路３１のワード
アドレス部にに変更先のワードアドレス（ｎ−１）が設
定されて、バッファメモリ回路２の、アドレス回路３１
のワードアドレス部で指定されるエリアに変更データが
格納される。
【００４９】ステップＳ６では制御回路３０’により、
アドレス回路３１のワードアドレス部に（０）が設定さ
れる。ステップＳ７では制御回路３０’により、バッフ
ァメモリ回路２の、アドレス回路３１のワードアドレス
部で指定されるエリアから１ワードのデータが読みださ
れ、レジスタ回路４０に設定される。
アドレス回路３１のワードアドレス部に（０）が設定さ
れる。ステップＳ７では制御回路３０’により、バッフ
ァメモリ回路２の、アドレス回路３１のワードアドレス
部で指定されるエリアから１ワードのデータが読みださ
れ、レジスタ回路４０に設定される。
【００５０】ステップＳ８では、検出回路４１によりレ
ジスタ部４０に保持されたデータがチェックされる。制
御回路３０’により、チェックの結果がＡＬＬ‘０’の
場合はステップＳ１０に、ＡＬＬ‘０’では無い場合に
はステップＳ９に進む。
ジスタ部４０に保持されたデータがチェックされる。制
御回路３０’により、チェックの結果がＡＬＬ‘０’の
場合はステップＳ１０に、ＡＬＬ‘０’では無い場合に
はステップＳ９に進む。
【００５１】ステップＳ９では制御回路３０’により、
レジスタ回路４０に保持されているデータがフラッシュ
メモリ回路１’の、アドレス回路３１のブロックアドレ
ス部とワードアドレス部とを結合したアドレスにより指
定されるエリアに格納される。
レジスタ回路４０に保持されているデータがフラッシュ
メモリ回路１’の、アドレス回路３１のブロックアドレ
ス部とワードアドレス部とを結合したアドレスにより指
定されるエリアに格納される。
【００５２】ステップＳ１０では制御回路３０’によ
り、＋１された値がアドレス回路３１のワードアドレス
部に設定される。ステップＳ１１では制御回路３０’に
より、アドレス回路３１のワードアドレス部がチェック
され、ｎの場合は処理を終了し、ｎでない場合はステッ
プＳ７に戻る。
り、＋１された値がアドレス回路３１のワードアドレス
部に設定される。ステップＳ１１では制御回路３０’に
より、アドレス回路３１のワードアドレス部がチェック
され、ｎの場合は処理を終了し、ｎでない場合はステッ
プＳ７に戻る。
【００５３】本実施例では、フラッシュメモリ回路を一
括消去した際設定されるデータのパターンをＡＬＬ
‘０’としているが、ＡＬＬ‘１’の場合についても同
様にして実施できる。
括消去した際設定されるデータのパターンをＡＬＬ
‘０’としているが、ＡＬＬ‘１’の場合についても同
様にして実施できる。
【００５４】
【発明の効果】以上の説明から明らかなように、本発明
によれば更新するデータのパターンがフラッシュメモリ
装置を一括消去した時のデータパターンと等しい場合、
データの書込みに要する時間を短縮することが出来ると
いう工業的効果がある。
によれば更新するデータのパターンがフラッシュメモリ
装置を一括消去した時のデータパターンと等しい場合、
データの書込みに要する時間を短縮することが出来ると
いう工業的効果がある。
【図１】 本発明の原理図
【図２】 本発明の１実施例構成図
【図３】 本発明の１実施例フローチャート（１／２）
【図４】 本発明の１実施例フローチャート（２／２）
【図５】 従来例の構成図
【図６】 従来例のフローチャート
１ フラッシュメモリ回路 ２ バッファメモリ回路 ３ 転送制御回路 ４ データ監視回路 ５ 本体装置 ６ フラッシュメモリ装置 ７ データ線 ８ 制御線 ３０ 制御回路 ３１ アドレス回路 ４０ レジスタ回路 ４１ 検出回路 １’ フラッシュメモリ回路 ３０’ 制御回路
Claims (1)
- 【請求項１】 書込みに際し、既に格納されているデー
タを一旦消去し、次いで新データをフラッシュメモリに
書き込むフラッシュメモリ装置において、 前記新データと、消去された前記フラッシュメモリの示
すデータとが異なる場合のみ、前記新データを書き込む
ことを特徴とするフラッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167392A JPH0922596A (ja) | 1995-07-03 | 1995-07-03 | フラッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167392A JPH0922596A (ja) | 1995-07-03 | 1995-07-03 | フラッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922596A true JPH0922596A (ja) | 1997-01-21 |
Family
ID=15848856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7167392A Withdrawn JPH0922596A (ja) | 1995-07-03 | 1995-07-03 | フラッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018202717A1 (en) | 2017-05-02 | 2018-11-08 | Krüger A/S | A method of manufacturing a microbial starter culture |
| US11048662B2 (en) | 2016-11-07 | 2021-06-29 | Samsung Electronics Co., Ltd. | User device including storage device and trim management method thereof |
-
1995
- 1995-07-03 JP JP7167392A patent/JPH0922596A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11048662B2 (en) | 2016-11-07 | 2021-06-29 | Samsung Electronics Co., Ltd. | User device including storage device and trim management method thereof |
| WO2018202717A1 (en) | 2017-05-02 | 2018-11-08 | Krüger A/S | A method of manufacturing a microbial starter culture |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |