KR100756309B1 - 램과 비휘발성 램을 포함하는 메모리 회로 - Google Patents

램과 비휘발성 램을 포함하는 메모리 회로 Download PDF

Info

Publication number
KR100756309B1
KR100756309B1 KR1020057004022A KR20057004022A KR100756309B1 KR 100756309 B1 KR100756309 B1 KR 100756309B1 KR 1020057004022 A KR1020057004022 A KR 1020057004022A KR 20057004022 A KR20057004022 A KR 20057004022A KR 100756309 B1 KR100756309 B1 KR 100756309B1
Authority
KR
South Korea
Prior art keywords
memory
random access
access memory
bus
data
Prior art date
Application number
KR1020057004022A
Other languages
English (en)
Other versions
KR20050042183A (ko
Inventor
자니 클린트
Original Assignee
노키아 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노키아 코포레이션 filed Critical 노키아 코포레이션
Publication of KR20050042183A publication Critical patent/KR20050042183A/ko
Application granted granted Critical
Publication of KR100756309B1 publication Critical patent/KR100756309B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Fire Alarms (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 적어도 NAND 플래시 메모리 등의 비-휘발성 랜덤 억세스 메모리(3)와 동작 랜덤 억세스 메모리 등의 랜덤 억세스 메모리(4)를 포함하는 메모리 회로(1)에 관한 것이다. 또한, 메모리 회로(1)는 제1 버스(6)를 통해 비-휘발성 랜덤 억세스 메모리(3)에 연결되고 제2 버스(10)를 통해 랜덤 억세스 메모리(4)에 연결된 메모리 제어기(5)를 포함한다. 따라서, 메모리 제어기(5)를 통해서 상기 비-휘발성 랜덤 억세스 메모리(3)와 랜덤 억세스 메모리(4) 사이에서 데이터가 전송될 수 있다. 메모리 회로는 메모리 회로(1)의 동작을 제어하기 위해, 메모리 제어기(5)에 연결된 제어 버스(12)를 포함한다. 본 발명은 또한 상기 메모리 회로(1)가 사용되는 시스템 및 전자 장치(2)에 관련된다. 본 발명은 또한, 메모리 회로에 관련된 방법에 관련된다.

Description

램과 비휘발성 램을 포함하는 메모리 회로{A memory circuit comprising a non-volatile RAM and a RAM}
본 발명은 적어도 비-휘발성 랜덤 억세스 메모리 및 랜덤 억세스 메모리를 포함하는 메모리 구조에 관한 것이다. 본 발명은 또한 적어도 비-휘발성 랜덤 억세스 메모리 및 랜덤 억세스 메모리를 포함하는 시스템에 관한 것이다. 또한, 본 발명은 적어도 비-휘발성 랜덤 억세스 메모리 및 랜덤 억세스 메모리를 포함하는 전자 장치에 관한 것이다. 본 발명은 또한, 메모리 회로에 연관된 방법에 관한 것이며, 이 방법은 적어도 비-휘발성 랜덤 억세스 메모리 및 랜덤 억세스 메모리가 이용된다.
플래시 메모리는 전기적으로 소거 및 프로그램 가능한 판독 전용 메모리(EEPROM; electrically erasable programmable read only memory)이다. 따라서, 메모리에 어떤 동작 전압이 연결되지 않더라도 상기 메모리에 기록된 데이터는 저장소에 그대로 남는다. NAND 플래시 메모리는 여기에 대응되는 기술로 구현되는 메모리이며, 외부 연결 라인의 수를 줄이고, 동일한 연결 라인이 다른 목적, 예를 들어 동일한 연결 라인이 메모리에 명령을 주거나, 상기 메모리로 정보 및 주소를 전달하거나 상기 메모리로부터 정보 및 주소를 전달받는 목적으로 사용되는 메모리 이다. 이러한 구조는 적절한 신호가 적절한 타임에 메모리에 연결되도록 조절하는 제어 로직부의 구현을 필요로 한다. 도 1은 이러한 NAND 플래시 메모리(3)의 연결 라인의 예를 나타낸다. I/O 라인은 데이터 전송뿐만 아니라 상기 명령 및 어드레스의 전송을 위해서도 사용된다. CLE(command latch enable line) 은 메모리 동작의 실행을 위해 I/O 라인에 명령이 인가(set)되는 시기를 상기 메모리에 알려준다. 마찬가지로, ALE(address latch enable line) 이 어드레스 데이터가 상기 I/O 라인에 인가(set) 되는 시기를 알린다. CE(chip enable line)은 상기 회로를 활성화하는 데 이용된다. 이 라인에 의해, 상기 메모리 회로는 활성(active) 또는 대기(standby) 모드 상태로 세팅될 수 있다. RE(read enable line)은 상기 메모리로부터 데이터의 판독을 제어하는 데 이용되며, 마찬가지로, WE(write enable line)은 상기 메모리로 데이터의 기록을 제어하는 데 이용된다. 메모리는 WP(write protect line)을 통해, 예를 들어 의도하지 않은 기록으로부터 상기 메모리를 보호할 수 있다. RY/BY(ready/busy line)은 어느 동작이 상기 메모리에서 계속 처리 중에 있는 지 또는 상기 메모리가 다음 명령을 수신할 준비가 되어있는지를 나타낸다. NAND 플래시 메모리에서의 기록은 일반적으로 메모리로부터 판독에 비해 현저히 긴 시간이 걸리기 때문에, 메모리에 기록할 때에는 특별히 이 RY/BY 라인을 판독할 필요가 있다. 또한, 메모리는 상기 메모리 내의 하나 또는 그 이상의 여유 공간이 이용될 수 있는지를 나타내는 SE(spare area enable line) 등의 다른 연결 라인들을 더 포함할 수 있다.
그러나, 예를 들어 단일 바이트가 메모리로부터 판독되거나 메모리에 기록될 수 없고, 각 판독 타이밍에 몇 개의 바이트들, 예를 들어 32 바이트가 메모리로부터 판독된다는 사실 때문에, 종래의 데이터 저장소로서의 플래시 메모리의 이용은 제한된다. 동일한 방식으로, 플래시 메모리에 기록하는 경우에도, 몇 개의 바이트들이 기록되어, 단일 바이트의 내용을 변경시키기 위해서는 종래의 랜덤 억세스 메모리에 비해 특별한 수단들이 필요하게 된다. 게다가, 플래시 메모리에서, 기록 동작의 수는 메모리 셀 당 100,000 번의 기록 동작 이하로 제한된다. 이러한 이유로 인해, 플래시 메모리들은 항상 변하지 않는 그런 데이터들만을 저장하는 데 이용된다. 그러나, 동적(dynamic) 및/또는 정적(static) 랜덤 억세스 메모리들은 일반적으로, 프로그램을 동작하는데 필요한 변수들 및 디스플레이에 디스플레이 되는 데이터 등의 자주 변화되는 데이터의 저장을 위해 이용된다. 이러한 조건에서, 메모리 셀은 정보의 단일 바이너리 항목의 저장을 위해 사용되는 메모리의 요소로 지칭된다.
전자 장치가 동작하는 동안 전자 장치 내에서 이용되는 데이터 메모리는 일반적으로 동작 랜덤 억세스 메모리(DRAM) 및/또는 정작 랜덤 억세스 메모리(SRAM)이다. 이들 메모리에서 저장 내용은, 메모리로의 동작 전압이 연결되지 않으면, 유지되지 않는다. 이러한 랜덤 억세스 메모리들의 기록은 상기 NAND 플래시 메모리의 예에서의 기록 보다 현저히 빠르다. 게다가, 메모리 셀이 정보를 저장할 능력을 상실할 때까지의 메모리 셀 당 기록 동작의 수는, 동적 및 정적 랜덤 억세스 메모리가 몇 차수(several order)배로 더 크다. 한편, 동적 및 정적 랜덤 억세스 메모리들의 차이점은, 예를 들어, 각 메모리 셀을 구현하는 방법에 있다. 정적 랜덤 억세스 메모리에서는, 예를 들어, 2 또는 4 개의 FET 트랜지스터들로 구성된 스위치 상태로 데이터가 저장된다. 이러한 스위치 상태는 새로운 값이 상기 스위치로 셋(set) 되거나 동작 전압이 단절될 때까지 일반적으로 변하지 않고 유지된다. 동적 랜덤 억세스 메모리에서는, 예를 들어 FET 트랜지스터의 그리드(grid)에 연결된 커패시터에 데이터가 저장되며, 여기서 커패시터의 전하는 상기 메모리 셀에 저장된 데이터가 논리 0 또는 논리 1인지를 나타낸다. 메모리 셀의 구조는 완벽하게 손실이 없도록 만들어 질 수 없기 때문에, 동작 메모리의 메모리 셀은 주기적으로 리프레시 되어, 커패시터에 저장된 전하(charge)는 셋(set) 값을 유지해야 한다. 이러한 목적을 위해, 메모리 제어기들은 필요한 제어 신호를 생성하도록 구현된다. 이러한 제어 신호들을 통해, 메모리 셀에 저장된 데이터가 판독되고 메모리 셀로 재기록된다. 이러한 리프레시 동작을 반복하는 주기는 일반적으로 1 내지 20ms 의 차수가 된다.
도 2는 동적 랜덤 억세스 메모리(4)의 연결 라인들의 예를 나타낸다. 데이터는 데이터 라인(D)을 통해 기록되고 판독된다. 어드레스 라인(Addr)은 어드레스를 메모리로 전송하기 위해 이용된다. 메모리 셀은 매트릭스 형태로 배열되고, 메모리는 2 단계로 나타내어진다. 로우 어드레스 스트로브 라인(RAS)은 로우 어드레스가 상기 어드레스 라인들에 인가(set)되는 시기를 나타내기 위해 이용되며, 마찬가지로 칼럼 어드레스 스트로브 라인(CAS)은 칼럼 어드레스가 상기 어드레스 라인들에 인가되는 시기를 나타내기 위해 이용된다. 기록/판독 라인(RW)은 데이터가 메모리로부터 판독되거나 메모리에 기록되는 지를 나타내는 데 이용된다. 또한, 메모리는 편리를 위해 상기 회로를 활성화하기 위한 칩 인에이블 라인(CE)을 구비할 수 있다.
상술한 NAND 플래시 메모리 및 동적 랜덤 억세스 메모리의 연결 라인들은 이러한 메모리의 구현의 예시에만 제한되는 것은 아님을 알 수 있다.
상술한 NAND 플래시 메모리 및 동적 랜덤 억세스 메모리는 일반적으로 전자 장치 내의 분리된 메모리 회로로 구현되며, 메모리를 제어하기 위해 필요한 제어기들은 이러한 목적을 위해 만들어진 제어 회로로 구현되거나, 예를 들어 ASIC(application specific integrated circuit) 등의 수단에 의해 구현된다. 따라서, ASIC 회로는 NAND 플래시 메모리 및 동작 랜덤 억세스 메모리 모두의 연결을 위해 분리된 연결 라인들을 제공한다. 예를 들어, 프로세스가 명령을 NAND 플래시 메모리의 제어기로 전송하여, 주어진 메모리 영역이 판독되는 방식을 통해, NAND 플래시 메모리에서 동적 메모리로의 데이터가 전송된다. 따라서, 제어기는 NAND 플래시 메모리로부터 NAND 플래시 메모리의 데이터 버스로 데이터 전송을 제어하고, 이를 통해 데이터는 동적 랜덤 억세스 메모리의 데이터 버스를 통해 동적 랜덤 억세스 메모리의 메모리 셀로 전달된다. 제어 회로는 필요한 어드레스 신호들 및 다른 제어 신호들을 생성한다. 다른 방향으로의 데이터 전송도 이와 동일한 방식으로 진행된다. 이러한 배치 문제는 예를 들어, 전체 데이터 전송의 시간에 관한 것으로, 동적 랜덤 억세스 메모리의 데이터 버스가 데이터 전송으로 인해 비지(busy)한 경우에는 프로그램 코드는 동작할 수 없다. 이런 문제는 한번에 전송되는 바이트의 수를 줄임으로써 어느 정도 해결될 수 있지만, 이렇게 되면 데이 터 전송률은 느려지고 더 많은 양의 프로그램 코드가 요구되게 된다.
본 발명의 목적은 비-휘발성 랜덤 억세스 메모리와 랜덤 억세스 메모리 상의 데이터 전송이 종래의 방법을 이용하는 것에 비해 더욱 효율적으로 추행될 수 있는 메모리 회로, 시스템, 및 전자 장치를 제공하는 것이다. 본 발명은 비-휘발성 랜덤 억세스 메모리 및 랜덤 억세스 메모리들이 상기 메모리들 사이의 데이터 전송을 조절하는 제어기에 의해 제어되는 개념에 기초한다. 또한, 랜덤 억세스 메모리는 상기 랜덤 억세스 메모리와 상기 장치의 다른 부분들과의 통신을 위한 데이터 버스를 제공한다. 구체적으로, 본 발명에 따른 메모리 회로는 우선적으로, 비-휘발성 랜덤 억세스 메모리로의 제1 버스 수단 및 랜덤 억세스 메모리로의 제2 버스 수단에 의해 연결된 메모리 제어기를 또한 포함하고, 여기에서, 메모리 제어기를 통해 상기 비-휘발성 랜덤 억세스 메모리 및 랜덤 억세스 메모리 사이에서 데이터가 전송될 수 있으며, 메모리 회로가 상기 메모리 회로의 동작을 제어하기 위해 상기 메모리 제어기에 연결된 제어 버스를 포함하는 것에 그 특징이 있다. 본 발명에 따른 시스템은 우선적으로, 메모리 회로가 비-휘발성 랜덤 억세스 메모리로의 제1 버스 수단 및 랜덤 억세스 메모리로의 제2 버스 수단에 의해 연결된 메모리 제어기를 또한 포함하고, 여기서 상기 메모리 제어기를 통해 상기 비-휘발성 랜덤 억세스 메모리와 랜덤 억세스 메모리 사이에서 데이터가 전송될 수 있으며, 상기 메모리 회로가 상기 메모리 회로의 동작을 제어하기 위해 상기 메모리 제어기에 연결된 제어 버스를 포함하는 것에 그 특징이 있다. 본 발명에 따른 전자 장치는 우선적으로, 메모리 회로가 비-휘발성 랜덤 억세스 메모리로의 제1 버스 수단 및 랜덤 억세스 메모리로의 제2 버스 수단에 의해 연결된 메모리 제어기를 또한 포함하고, 여기서 상기 메모리 제어기를 통해 상기 비-휘발성 랜덤 억세스 메모리와 랜덤 억세스 메모리 사이에서 데이터가 전송될 수 있으며, 상기 메모리 회로가 상기 메모리 회로의 동작을 제어하기 위해 상기 메모리 제어기에 연결된 제어 버스를 포함하는 것에 그 특징이 있다. 본 발명에 따른 방법은 우선적으로, 상기 방법에서, 메모리 제어기가 메모리 회로에서 이용되며, 상기 메모리 제어기는 비-휘발성 랜덤 억세스 메모리로 제1 버스 수단 및 랜덤 억세스 메모리로 제2 버스 수단에 의해 연결되며, 여기서 상기 메모리 제어기를 통해 상기 비-휘발성 랜덤 억세스 메모리와 랜덤 억세스 메모리 사이에서 데이터가 전송될 수 있으며, 메모리 회로의 동작은 상기 메모리 회로내의 메모리 제어기에 연결된 제어 버스 수단에 의해 제어되는 것에 그 특징이 있다.
본 발명은 종래 기술에 따른 방식에 비해 두드러진 이점을 보인다. 본 발명에 따른 메모리 회로를 이용하면, 예를 들어, 메모리 회로 내의 NAND 플래시 메모리 등의 비-휘발성 랜덤 억세스 메모리와 랜덤 억세스 메모리 사이에서 데이터가 전송되는 경우 프로그램 코드를 동시에 충분히 동작시키는데 동작 랜덤 억세스 메모리 등의 랜덤 억세스 메모리를 이용하는 것이 가능해진다. 메모리를 포함하는 동작에서의 불필요한 기다림을 피하기 때문에, 전자 장치에서의 동작 속도는 빨라진다. 게다가, 본 발명의 바람직한 실시예에 따른 배치는, 비-휘발성 랜덤 억세스 메모리의 메모리 연결은 전자 장치내에서 분리되어 구현될 수 없지만 데이터 전송은 메모리 회로 내의 내부 동작처럼 수행될 수 있는 이점이 있다. 따라서, 비-휘발성 랜덤 억세스 메모리 내에 포함된 데이터는 랜덤 억세스 메모리를 통해 판독될 수 있다. 유사한 방식으로, 비-휘발성 랜덤 억세스 메모리 내로의 기록은 랜덤 억세스 메모리를 통해 조절될 수 있다.
이하, 본 발명은 첨부된 도면의 참조부호를 통해 좀 더 구체적으로 설명된다.
도 1은 종래 기술의 알려진 NAND 플래시 메모리의 연결 라인들을 간략한 방법으로 나타낸 도이다.
도 2는 종래 기술의 알려진 동적 랜덤 억세스 메모리의 연결 라인들을 간략한 방법으로 나타낸 도이다.
도 3은 본 발명의 바람직한 실시예에 따른 메모리 회로를 간략한 블록도로 나타낸 도이다.
도 4는 본 발명의 바람직한 실시예에 따른 시스템 및 전자 장치를 간략한 블록도로 나타낸 도이다.
도 5는 본 발명의 다른 바람직한 실시예에 따른 메모리 회로를 간략한 블록도로 나타낸 도이다.
도 6은 본 발명의 다른 바람직한 실시예에 따른 시스템 및 전자 장치를 간략한 블록도로 나타낸 도이다.
이하 본 발명의 바람직한 제1 실시예에 따른 메모리 회로(1) 및 전자 장치(2)와 연관된 동작을 설명한다. 도 3은 메모리 회로(1)를 간략하게 나타내며, 또한 도 3은 메모리 회로가 전자 장치(2)와 연관되어 사용되는 시스템을 나타낸다. 이 바람직한 실시예에서, 메모리 회로(1)는 NAND 플래시 메모리(3)와 동적 랜덤 억세스 메모리(4)를 포함한다. 이 바람직한 실시예에서, 동적 랜덤 억세스 메모리(4)는 소위 2-포트 메모리라 불리우며, 여기서 동적 랜덤 억세스 메모리(4)의 내용은 알려진 바와 같이 2 개의 포트(버스 연결들; 8, 11)를 통해 프로세싱될 수 있다. NAND 플래시 메모리(3) 및 동적 랜덤 억세스 메모리(4)는 이들 메모리들(3, 4)을 이용하기 위해 필요한 동작을 수행하도록 배치된 메모리 제어기(5)와 연결된다. NAND 플래시 메모리(3)는 제1 버스(6)를 통해 메모리 제어기(5)의 제1 버스 연결부(7)에 연결된다. 상기 제1 버스(6)는 바람직하게는 알려진 바와 같이 NAND 플래시 메모리(3)를 제어하기 위해 필요한, 라인을 포함하고, 이 한 예가 도 1에 도시된다. 이와 유사하게, 동적 랜덤 억세스 메모리(4)의 제1 포트(8)는 제2 버스(10) 수단을 통해 메모리 제어기(5)의 제2 버스 연결부(9)에 연결된다. 바람직한 제1 실시예에 따른 메모리 회로(1)는 제1 버스(6), 동적 랜덤 억세스 메모리(4)의 제2 포트(11)에 연결된 제3 버스(13), 및 제어 버스(12)를 통해 상기 장치의 다른 부분들에 연결된다. 제1 버스(6)를 통해, NAND 플래시 메모리(3)로부터 데이터가 판독되고 NAND 플래시 메모리(3)로 데이터를 기록할 수 있다. 마찬가지로, 제3 버스(13)는 동적 랜덤 억세스 메모리(4)로부터 데이터를 판독하고 동적 랜덤 억세스 메모리(4)로 데이터를 기록할 수 있다. 제어 버스(12)는 메모리 제어기 (5)의 제어를 위해 사용된다.
또한, 바람직하게는 전자 장치(2)는 예를 들어, ASIC(application specific integrated circuit; 25)로 배치되거나, 분리된 프로세서 일 수 있는, 프로세서(14; MCU(micro controller unit))를 포함한다. 또한, 전자 장치는 디스플레이(20), 키 패드(21) 및 오디오 수단(22a, 22b, 22c) 등의 사용자 인터페이스(19)를 포함한다. 또한, 도 4 및 도 6에 도시된 전자 장치(2)는 이동국(mobile station) 기능을 수행하는 수단 등의 통신 수단(23)을 포함한다. 전자 장치(2)는, NAND 플래시 메모리(3) 및 동적 랜덤 억세스 메모리(4)에 더해, 예를 들어 프로세서의 프로그램 코드의 저장소를 위한 판독 전용 메모리(ROM(read only memory); 24)를 포함한다. 이 판독 전용 메모리는 EEPROM(electrically erasable programmable ROM) 등의 재기록 가능한 비-휘발성 메모리일 수 있다.
본 발명의 바람직한 제 1 실시예에 따른 메모리 회로(1)는 다음과 같은 방법으로 전자 장치(2) 내에서 바람직하게 이용될 수 있다. 전자 장치(2; 도 4)의 프로세서(14)를 시작시키는데 필요한 프로그램 코드가 ROM 등의 판독 전용 메모리(15)에 저장되었다고 가정하자. 또한, 전자 장치(2) 내에서 구동될 수 있는 하나 이상의 프로그램들이 NAND 플래시 메모리(3)에 저장되고, 이러한 프로그램들의 구동은 동적 랜덤 억세스 메모리(4)에 의해 조정(arrange)된다고 가정하자. 동작 전압들이 전자 장치(2)에 인가되면, 프로세서(14)는 예를 들어 NAND 플래시 메모리(3)로부터 몇몇의 프로그램들을 프로세싱하기 위해 동적 랜덤 억세스 메모리(4)로 로딩하는 프로그램 단계들을 갖는 부팅 프로그램을 구동하기 시작한다. 프로세서 (14)는 메모리 제어기(5)의 제어 버스(12)의 제어 라인들을, 메모리 제어기(5)가 NAND 플래시 메모리(3)로부터 동적 랜덤 억세스 메모리(4)로의 데이터 전송을 시작하는 상태로 설정(set)한다. 또한, 프로세서(14)는 로딩될 프로그램의 메모리 어드레스에 대한 정보를 제어 버스(12)로 인가한다. 그런 다음, 메모리 제어기(5)는 대응되는 제어 신호를 제1 버스(6)에 인가하여, 데이터 전송을 시작한다. 메모리 제어기(5)는 NAND 플래시 메모리(3)로부터 바람직하게는 바이트 단위로 정보를 판독하고, 기록될 데이터의 각 바이트에 대한 어드레스 데이터를 제 2 버스에 인가함으로써, 판독된 정보를 동적 랜덤 억세스 메모리(4)로 전달한다. 메모리 제어기(5)는 하나의 블록(예를 들어 32 바이트)이 동적 랜덤 억세스 메모리(4)로 전송될 때까지 데이터 전송을 반복한다. 그런 다음, 메모리 제어기(5)는 제어 버스(12)를 이용하여 데이터가 전송되었음을 프로세서(14)에 알린다. 많은 경우, 전송될 데이터의 량은 하나의 블록에 포함되는 데이터의 량보다 많아서, 필요한 정보가 모두 전송될 때까지 상술한 단계들이 반복된다. 한편, 데이터 전송은, 데이터 전송의 초기에 프로세서(14)가 전송될 데이터의 량 또한 지시하는 방법으로 구현될 수도 있다. 따라서, 메모리 제어기(5)가 전체 데이터 량의 전송 책임이 있으며, 프로세서(14)는 데이터 전송 동안 다른 프로그램 코드를 구동할 수 있다. 상술한 데이터 전송 동안, 프로세서(14)는 동적 랜덤 억세스 메모리(4)가 제 2 포트(11)를 통해 예를 들어 정보의 일시적 저장 등의 극히 일반적인 동작을 하도록 처리할 수도 있다.
NAND 플래시 메모리(3)과 동적 랜덤 억세스 메모리(4) 사이의 데이터 전송은 동적 랜덤 억세스 메모리(4)의 다른 이용을 방해하지 않으며, 또한 프로세서(14)는 데이터 전송이 끝날 때까지 기다릴 필요가 없다. 물론, 그럼에도 불구하고, 프로세서(14)는 일반적으로 전체 프로그램이 전송될 때까지는 동적 랜덤 억세스 메모리(4)로 전송될 프로그램을 실행하는 것을 시작할 수 없다.
상술한 데이터 전송 동작은 전자 장치(2)의 스타트-업과 관련된 시간 외의 다른 시간에 수행될 수도 있다. 그러나, 여기에도 상술한 방법이 적용될 수 있다. 마찬가지 방법으로, 정보가 동적 랜덤 억세스 메모리(4)로부터 NAND 플래시 메모리(3)로 전송될 때, 메모리 제어기(5)는 데이터가 판독될 어드레스를 동적 랜덤 억세스 메모리의 제1 포트(8)로 인가하고, 바람직하게 데이터를 한번에 한 바이트(8 비트), 한 워드(16 비트), 또는 더블 워드(32 비트)씩 판독하고, 상기 데이터를 제1 버스(6)로 전송하는 방식을 취한다. NAND 플래시 메모리(3)에 대해서는, 데이터 저장이 시작되는 기본 어드레스(base address)가 제1 버스에 또한 인가된다. 일반적으로 상기 기본 어드레스는 변경될 실제 데이터가 위치하는 메모리 블록의 기본 어드레스이다. 그런 다음, NAND 플래시 메모리(3) 내의 데이터 저장이 시작하도록 하는 제어 데이터가 제1 버스(6)에 인가된다. 그런 다음, NAND 플래시 메모리(3)는 버스(6)에 있던 데이터를 상기 기본 어드레스에 의해 지시되는 위치에 저장하기 시작한다. 메모리 제어기(5)는 동적 랜덤 억세스(4)로부터 다음 저장될 데이터를 갱신하고, 갱신된 데이터를 제1 버스(6)로 전송한다. 메모리 제어기(5)는 데이터가 이미 저장되었는지를 파악하기 위해 NAND 플래시 메모리(3)의 RY/BY 라인(read/busy line)의 상태를 제1 버스(6)에서 검사한다. 이전의 데이터 가 저장된 다음, NAND 플래시 메모리(3)는 다음 데이터의 저장을 시작하고, 메모리 제어기(5)는 동적 랜덤 억세스 메모리(4)로부터 다음 데이터를 판독한다. 요구되는 수의 블록들이 저장될 때까지, 상술한 방법이 반복된다. 그 결과, NAND 플래시 메모리(3)로 데이터를 기록할 때, 데이터는 블록 단위로 저장됨을 알아야 한다. 따라서, 메모리 제어기(5)는 전체 수의 블록들이 저장될 때까지, 전체 블록의 데이터가 동적 랜덤 억세스 메모리(4)로부터 제1 버스(6)를 통해 NAND 플래시 메모리(3)로 전송되도록 조절해야 한다. 그렇지 않으면, 잘못된 정보가 NAND 플래시 메모리(3)에 저장되는 일이 발생할 수 있다.
또한, 프로세서(14)는 상술한 기록 동작 동안 제2 포트(11)를 통해 동적 랜덤 억세스 메모리(4)의 내용을 프로세싱할 수도 있다.
이 실시예에서, NAND 플래시 메모리(3)는 또한 메모리 제어기(5)를 통한 데이터 전송 없이, 직접 프로세싱될 수도 있다. 예를 들어, 이 경우 프로세서(14)는 필요한 제어, 어드레스 및 데이터 신호를 제1 버스(6)로 생성한다.
도 5는 본 발명의 다른 바람직한 실시예에 따른 메모리 회로를 간략한 블록도로 나타내며, 도 6은 상기 메모리 회로가 이용되는 전자 장치를 나타낸다. 또한, 이 바람직한 실시예에서, 메모리 회로(1)는 NAND 플래시 메모리(3), 동적 랜덤 억세스 메모리(4) 및 메모리 제어기(5)를 포함한다. 이 바람직한 실시예에서, 동적 랜덤 억세스 메모리(4)는 2-포트 메모리가 아닌, 종래의 동적 랜덤 억세스 메모리이다. NAND 플래시 메모리(3)는 제1 버스(6)를 통해 메모리 제어기(5)의 제1 버스 연결부(7)에 연결된다. 마찬가지로, 동적 랜덤 억세스 메모리(4)의 제1 포 트(8)는 제2 버스(10)를 통해 메모리 제어기(5)의 제2 버스 연결부(9)에 연결된다. 바람직한 제1 실시예에 따른 메모리 회로(1)는 제어 버스(12)의 수단을 통해 본 장치의 다른 구성요소에 연결된다. 하지만, 본 바람직한 제2 실시예에서의 다른 차이점은 데이터 라인에 관한 것으로, 동적 랜덤 억세스 메모리(4)와 메모리 제어기(5) 사이의 제2 버스(10)의 버스 폭(bus width)은 제어 버스(12)의 데이터 라인의 수의 2배이다. 즉, 제어 버스(12)가 예를 들어 16개의 데이터 라인을 포함하면, 제2 버스(10)는 32 개의 데이터 라인을 포함한다. 바람직하게는, NAND 플래시 메모리(3)와 메모리 제어기(5) 사이의 제1 버스(6)에서의 데이터 라인의 수는 양 실시예에서, 예를 들어 8 비트로, 동일하다. 이러한 수치적 값은 본 발명을 설명하기 위해 제시되는 것일 뿐이며, 본 발명의 범위를 제한하는 것은 아니다.
본 발명의 바람직한 제2 실시예에 따른 메모리 회로(1)는 바람직하게는 다음과 같은 방법으로 전자 장치(2) 내에서 이용될 수 있다. NAND 플래시 메모리(3)와 동적 랜덤 억세스 메모리(4) 상의 데이터 전송을 수행하기 위해, 프로세서(14)는 제어 버스(12)에 명령을 인가하여 메모리 제어기(5)가 필요한 데이터, 및 필요한 기록 및 판독 어드레스 데이터의 전송을 시작하도록 한다. 그런 다음, 메모리 제어기(5)는 데이터 전송에 필요한 동작을 시작한다. 제1 버스(6)와 제2 버스(10)에서의 데이터 라인의 수가 동일하지 않기 때문에, 메모리 제어기(5)는 데이터 전송에서의 이러한 특성을 활용할 수 있다. 예를 들어, 메모리 제어기는 동적 랜덤 억세스 메모리(4)로부터 한 번에 4 바이트를 판독하고, NAND 플래시 메모리(3)로의 데이터 기록을 위해 대기하도록, 메모리 제어기 내부의 레지스터(16)에 판독 된 데이터를 저장할 수 있다. 바람직하게는 데이터는 한 번에 한 바이트씩 NAND 플래시 메모리(3)로 기록될 수 있다. 기록되는 시간 동안, 바람직하게는 다음과 같은 방법으로 제어 버스(12)를 통해 동적 랜덤 억세스 메모리(4)에서 데이터를 판독하거나 동적 랜덤 억세스 메모리(4)로 데이터를 기록하는 것이 가능하다. 프로세서(14)는 동작이 데이터 판독 동작인지 데이터 기록 동작인지를 나타내는 상태를 제어 버스 등의 기록/판독 라인(17)에 인가할 뿐만 아니라 제어 버스(12)에 판독 또는 기록 어드레스를 인가한다. 그런 다음, 메모리 제어기(5)는 제2 버스(10)를 통해 동적 랜덤 억세스 메모리(4)로부터 데이터를 판독하거나 동적 랜덤 억세스 메모리(4)로 데이터를 기록한다. 바람직하게는 제2 버스(10)의 데이터 라인의 수가 제어 버스(12)의 데이터 라인의 수의 2배이기 때문에, 메모리 제어기는 예를 들어 4 바이트 그룹(더블 워드)으로 데이터를 판독/기록하고, 2 바이트 그룹으로(워드 단위로) 제어 버스로 데이터를 전송하거나 제어 버스로부터 데이터를 전송 받음으로써 동적 랜덤 억세스 메모리(4)의 로딩을 줄일 수 있다.
프로세서(14)에 대해서는, 본 발명의 바람직한 제2 실시예에 따른 메모리 회로의 연결이 기본적으로 동적 랜덤 억세스 메모리의 일반적인 연결과 유사하다. 따라서, 본 발명의 바람직한 제2 실시예에 다른 메모리 회로(1)는 종래 기술의 현존하는 동적 랜덤 억세스 메모리로 대체하도록 연결될 수 있다. 따라서, 프로세서(14)의 프로그램 코드 내에, 메모리 제어기(5)에 대한 제어를 제외하고는, NAND 플래시 메모리의 프로세싱을 위한 프로그램 단계를 추가하는 것이 필요하지 않게 된다. 따라서, 프로세서(14)의 프로그램 코드는 NAND 플래시 메모리(3)의 제어에 필요한 신호들을 생성하는 프로그램 단계를 포함할 필요가 없다. 또한, 메모리 회로(1)를 제어하기 위해 분리된 제어 회로가 전자 장치(2) 내에 요구되지 않게 된다.
바람직하게는, 본 발명에 따른 메모리 회로(1)의 메모리 제어기(5)는 또한 동적 랜덤 억세스 메모리(4)를 리프레시하기 위해 필요한 수단(18)를 포함할 수 있다. 따라서, 전자 장치(2)는 동적 랜덤 억세스 메모리(4)를 리프레시하기 위해 별도의 수단을 요구하지 않게 된다. 그러나, 본 발명은 또한 리프레시를 위해 요구되는 신호들을 프로세서(14)가 메모리 제어기(5)로 전달하고, 이 신호들을 메모리 제어기(5)에 의해 동적 랜덤 억세스 메모리(4)로 전달되는 방식으로 적용될 수도 있다.
본 발명에 따른 메모리 회로 내의 NAND 플래시 메모리(3) 및 동적 랜덤 억세스 메모리(4)의 자격(capacities)은 위와 같이 제한되지 않으며, 메모리 자격은 각각의 어플리케이션에서 요구되는 비-휘발성 메모리 및 동적 랜덤 억세스 메모리의 자격에 따라 다르다. 또한, 본 발명에 따른 메모리 회로(1)가 하나의 개별된 회로로 설명되었더라도, 실제 적용에서는 본 발명에 따른 메모리 회로의 기능적인 요소들이 다른 회로로 집적될 수도 있다.
본 발명이 비-휘발성 랜덤 억세스 메모리(3)가 NAND 플래시 메모리이고, 랜덤 억세스 메모리(4)가 동적 랜덤 억세스 메모리인 상황으로 설명되었지만, 다른 종류의 메모리들이 사용될 수도 있음은 명확하다. 예를 들어, NAND 플래시 메모리가 아닌 다른 플래시 메모리(NOR 플래시, AND 플래시 등)가 사용되는 것이 가능 하다. 언급한 비-휘발성 랜덤 억세스 메모리들의 다른 제한되지 않는 예들은, EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory) and NROMTM을 포함한다. 또한, 고정 디스크, 광학적 기록가능 디스크, 메모리 카드 등의 다양한 대용량 저장장치가 본 발명에 따른 시스템 내의 비-휘발성 랜덤 억세스 메모리로 적용될 수 있다.
마찬가지로, 사용된 랜덤 억세스 메모리는 반드시 동적 랜덤 억세스 메모리일 필요는 없으며, 다른 종류의 랜덤 억세스 메모리들이 본 발명과 관련되어 적용될 수 있다. 언급한 몇 가지 제한되지 않은 예들은, 정적 랜덤 억세스 메모리, UtRAM(uni-transistor read only memory) 등을 포함한다.
본 발명은 단지 위에서 제시한 실시예들에만 국한되지 않고, 첨부된 청구범위의 범위 내에서 변형될 수 있다.

Claims (20)

  1. 적어도 비-휘발성 랜덤 억세스 메모리(3) 및 2-포트 메모리를 포함하는 랜덤 억세스 메모리(4)를 포함하는 메모리 회로(1)에 있어서,
    상기 메모리 회로(1)는 상기 비-휘발성 랜덤 억세스 메모리(3)로 제1 버스(6)를 통해 연결되고, 상기 랜덤 억세스 메모리(4)로 제2 버스(10)를 통해 연결되는 메모리 제어기(5)를 포함하며,
    데이터는 상기 메모리 제어기(5)를 통해 상기 비-휘발성 랜덤 억세스 메모리(3)와 상기 랜덤 억세스 메모리(4) 사이에서 전송될 수 있고,
    상기 메모리 회로(1)는 상기 메모리 회로(1)의 동작을 제어하기 위해 상기 메모리 제어기(5)에 연결된 제어 버스(12)를 포함하는 것을 특징으로 하는 메모리 회로.
  2. 제 1 항에 있어서,
    상기 메모리 제어기(5)는,
    상기 비-휘발성 랜덤 억세스 메모리(3)로의 기록 및 상기 비-휘발성 랜덤 억세스 메모리(3)로부터의 판독을 위한 제어 신호들을 생성하는 수단(7); 및
    상기 랜덤 억세스 메모리(4)로의 기록 및 상기 랜덤 억세스 메모리(4)로부터의 판독을 위한 제어 신호들을 생성하는 수단(9)을 포함하는 것을 특징으로 하는 메모리 회로.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 랜덤 억세스 메모리(4)의 제1 포트(8)는 상기 제2 버스(10)에 연결되고, 상기 랜덤 억세스 메모리(4)의 제2 포트(11)는 상기 랜덤 억세스 메모리(4)를 외부 버스로 연결하는 상기 메모리 회로의 제3 버스(13)에 연결되는 것을 특징으로 하는 메모리 회로.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 메모리 회로(1)는 상기 메모리 제어기(5)와 상기 시스템 사이의 명령 및 데이터의 전송을 위한 제어 버스(12)를 포함하는 것을 특징으로 하는 메모리 회로.
  12. 제 1 항에 있어서,
    상기 비-휘발성 랜덤 억세스 메모리(3)는,
    플래시 메모리;
    NAND 플래시 메모리;
    NOR 플래시 메모리;
    AND 플래시 메모리;
    EPROM;
    EEPROM;
    고정 디스크; 및
    광 디스크의 메모리 형태 중 하나 이상을 포함하는 것을 특징으로 하는 메모리 회로.
  13. 제 1 항에 있어서,
    상기 랜덤 억세스 메모리(4)는
    DRAM;
    SRAM; 및
    UtRAM 의 메모리 형태 중 하나 이상을 포함하는 것을 특징으로 하는 메모리 회로.
  14. 적어도 비-휘발성 랜덤 억세스 메모리(3) 및 2-포트 메모리를 포함하는 랜덤 억세스 메모리(4)를 포함하는 메모리 회로(1)가 제공되는 전자 장치(2)에 있어서,
    상기 메모리 회로(1)는 상기 비-휘발성 랜덤 억세스 메모리(3)로 제1 버스(6)를 통해 연결되고, 상기 랜덤 억세스 메모리(4)로 제2 버스(10)를 통해 연결된 메모리 제어기(5)를 포함하고,
    데이터는 상기 메모리 제어기(5)를 통해 상기 비-휘발성 랜덤 억세스 메모리(3)와 상기 랜덤 억세스 메모리(4) 사이에서 전송될 수 있고,
    상기 메모리 회로(1)는 상기 메모리 회로(1)의 동작을 제어하기 위해 상기 메모리 제어기(5)에 연결된 제어 버스(12)를 포함하는 것을 특징으로 하는 전자 장치.
  15. 제 14 항에 있어서,
    상기 전자 장치(2)는 상기 전자 장치의 기능을 제어하기 위한 프로세서(14)를 포함하는 것을 특징으로 하는 전자 장치.
  16. 제 15 항에 있어서,
    상기 메모리 회로(1)의 상기 제어 버스(12)는 상기 메모리 제어기(5)와 상기 프로세서(14) 사이의 명령 및 데이터를 전송하기 위해 이용되도록 배치되는 것을 특징으로 하는 전자 장치.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 비-휘발성 랜덤 억세스 메모리(3)는,
    플래시 메모리;
    NAND 플래시 메모리;
    NOR 플래시 메모리'
    AND 플래시 메모리;
    EPROM;
    EEPROM;
    고정 디스크; 및
    광 디스크의 메모리 형태 중 하나 이상을 포함하는 것을 특징으로 하는 전자 장치.
  18. 제 14 항에 있어서,
    상기 랜덤 억세스 메모리(4)는,
    DRAM;
    SRAM; 및
    UtRAM 의 메모리 형태 중 하나 이상을 포함하는 것을 특징으로 하는 전자 장치.
  19. 제 14 항에 있어서,
    상기 랜덤 억세스 메모리(4)는 동적 랜덤 억세스 메모리를 포함하고, 상기 메모리 제어기(5)는 상기 동적 랜덤 억세스 메모리(4)를 리프레시 하기 위한 수단(9)를 포함하는 것을 특징으로 하는 전자 장치.
  20. 적어도 비-휘발성 랜덤 억세스 메모리(3) 및 2-포트 메모리를 포함하는 랜덤 억세스 메모리(4)가 이용되는 메모리 회로(1)를 이용한 방법에 있어서,
    상기 방법에서, 상기 비-휘발성 랜덤 억세스 메모리(3)로 제1 버스(6)를 통해 연결되고, 상기 랜덤 억세스 메모리(4)로 제2 버스(10)를 통해 연결된 메모리 제어기(5)가 상기 메모리 회로(1)에서 이용되며,
    데이터는 상기 메모리 제어기(5)를 통해 상기 비-휘발성 랜덤 억세스 메모리(3)와 상기 랜덤 억세스 메모리(4) 사이에서 전송될 수 있고,
    상기 메모리 회로(1)의 동작은 상기 메모리 회로(1) 내의 메모리 제어기(5)에 연결된 제어 버스(12)의 수단에 의해 제어되는 것을 특징으로 하는 방법.
KR1020057004022A 2002-09-10 2003-09-08 램과 비휘발성 램을 포함하는 메모리 회로 KR100756309B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20021620A FI20021620A (fi) 2002-09-10 2002-09-10 Muistirakenne, järjestelmä ja elektroniikkalaite sekä menetelmä muistipiirin yhteydessä
FI20021620 2002-09-10

Publications (2)

Publication Number Publication Date
KR20050042183A KR20050042183A (ko) 2005-05-04
KR100756309B1 true KR100756309B1 (ko) 2007-09-06

Family

ID=8564563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057004022A KR100756309B1 (ko) 2002-09-10 2003-09-08 램과 비휘발성 램을 포함하는 메모리 회로

Country Status (9)

Country Link
US (1) US7057911B2 (ko)
EP (1) EP1537483B1 (ko)
KR (1) KR100756309B1 (ko)
CN (1) CN1682199A (ko)
AT (1) ATE377794T1 (ko)
AU (1) AU2003268967A1 (ko)
DE (1) DE60317347T2 (ko)
FI (1) FI20021620A (ko)
WO (1) WO2004025474A1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7257703B2 (en) * 2003-11-18 2007-08-14 Toshiba America Electronic Components, Inc. Bootable NAND flash memory architecture
US7644239B2 (en) 2004-05-03 2010-01-05 Microsoft Corporation Non-volatile memory cache performance improvement
US7490197B2 (en) 2004-10-21 2009-02-10 Microsoft Corporation Using external memory devices to improve system performance
KR100640555B1 (ko) * 2005-02-07 2006-10-31 삼성전자주식회사 데이터 복사 방법 및 이를 위한 어플리케이션 프로세서
US20070016799A1 (en) * 2005-07-14 2007-01-18 Nokia Corporation DRAM to mass memory interface with security processor
US8914557B2 (en) 2005-12-16 2014-12-16 Microsoft Corporation Optimizing write and wear performance for a memory
US20070147115A1 (en) * 2005-12-28 2007-06-28 Fong-Long Lin Unified memory and controller
US7519754B2 (en) 2005-12-28 2009-04-14 Silicon Storage Technology, Inc. Hard disk drive cache memory and playback device
JP2008009702A (ja) * 2006-06-29 2008-01-17 Matsushita Electric Ind Co Ltd 演算処理システム
KR100851849B1 (ko) * 2006-10-12 2008-08-13 삼성전자주식회사 휴대용 단말기 및 그것의 데이터 기입 및 독출 방법
KR100844406B1 (ko) * 2007-03-12 2008-07-08 한국과학기술원 Ｎｏｒ 플래시 메모리와 ｎａｎｄ 플래시 메모리를 이용한하이브리드 파일 시스템 및 데이터 연산 방법
KR20100123136A (ko) 2009-05-14 2010-11-24 삼성전자주식회사 비휘발성 메모리 장치
US8767450B2 (en) 2007-08-21 2014-07-01 Samsung Electronics Co., Ltd. Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same
US8631203B2 (en) 2007-12-10 2014-01-14 Microsoft Corporation Management of external memory functioning as virtual cache
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US9032151B2 (en) 2008-09-15 2015-05-12 Microsoft Technology Licensing, Llc Method and system for ensuring reliability of cache data and metadata subsequent to a reboot
US8032707B2 (en) 2008-09-15 2011-10-04 Microsoft Corporation Managing cache data and metadata
US7953774B2 (en) 2008-09-19 2011-05-31 Microsoft Corporation Aggregation of write traffic to a data store
US8250319B2 (en) * 2009-09-29 2012-08-21 Freescale Semiconductor, Inc. Operating an emulated electrically erasable (EEE) memory
KR20120028484A (ko) 2010-09-15 2012-03-23 삼성전자주식회사 모바일 기기에 채용하기 적합한 복합형 반도체 장치
US9135965B2 (en) * 2010-12-17 2015-09-15 Everspin Technologies, Inc. Memory controller and method for interleaving DRAM and MRAM accesses
EP2761465B1 (en) 2011-09-30 2022-02-09 Intel Corporation Autonomous initialization of non-volatile random access memory in a computer system
EP2761476B1 (en) 2011-09-30 2017-10-25 Intel Corporation Apparatus, method and system that stores bios in non-volatile random access memory
EP2761469B1 (en) 2011-09-30 2019-11-13 Intel Corporation Non-volatile random access memory (nvram) as a replacement for traditional mass storage
CN103946811B (zh) 2011-09-30 2017-08-11 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
US10096350B2 (en) * 2012-03-07 2018-10-09 Medtronic, Inc. Memory array with flash and random access memory and method therefor, reading data from the flash memory without storing the data in the random access memory
US9280497B2 (en) 2012-12-21 2016-03-08 Dell Products Lp Systems and methods for support of non-volatile memory on a DDR memory channel
CN104575595B (zh) * 2014-12-12 2017-07-07 杭州华澜微电子股份有限公司 非易失性随机存取的存储装置
KR102367512B1 (ko) 2015-09-08 2022-02-24 삼성전자주식회사 시스템 온 패키지
CN112566724A (zh) * 2018-08-14 2021-03-26 L·布伦 饮料容器的处理机器和处理饮料容器的方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE34838E (en) * 1984-12-31 1995-01-31 Tdk Corporation Permanent magnet and method for producing same
US5056010A (en) * 1989-10-30 1991-10-08 Industrial Technology Research Institute Pointer based DMA controller
JP3619523B2 (ja) * 1996-12-04 2005-02-09 株式会社ルネサステクノロジ 半導体装置
US6418506B1 (en) * 1996-12-31 2002-07-09 Intel Corporation Integrated circuit memory and method for transferring data using a volatile memory to buffer data for a nonvolatile memory array
JP3640802B2 (ja) * 1998-06-08 2005-04-20 富士通株式会社 データバックアップ方式
US6302972B1 (en) * 1998-12-07 2001-10-16 Sumitomo Special Metals Co., Ltd Nanocomposite magnet material and method for producing nanocomposite magnet
KR100686681B1 (ko) 1999-02-01 2007-02-27 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 및 불휘발성 기억 소자
JP3358612B2 (ja) * 1999-03-15 2002-12-24 日本電気株式会社 半導体集積回路
JP4017177B2 (ja) * 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
US7206904B2 (en) * 2002-03-20 2007-04-17 Hewlett-Packard Development Company, L.P. Method and system for buffering multiple requests from multiple devices to a memory
US20040079445A1 (en) * 2002-10-24 2004-04-29 Zhongmin Chen High performance magnetic materials with low flux-aging loss

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국공개특허공보 제2002-0120820호

Also Published As

Publication number Publication date
AU2003268967A1 (en) 2004-04-30
ATE377794T1 (de) 2007-11-15
DE60317347T2 (de) 2008-03-06
EP1537483A1 (en) 2005-06-08
FI20021620A0 (fi) 2002-09-10
WO2004025474A1 (en) 2004-03-25
KR20050042183A (ko) 2005-05-04
EP1537483B1 (en) 2007-11-07
CN1682199A (zh) 2005-10-12
US7057911B2 (en) 2006-06-06
FI20021620A (fi) 2004-03-11
DE60317347D1 (de) 2007-12-20
US20040136259A1 (en) 2004-07-15

Similar Documents

Publication Publication Date Title
KR100756309B1 (ko) 램과 비휘발성 램을 포함하는 메모리 회로
KR100506062B1 (ko) 복합형 메모리 장치
KR100395732B1 (ko) 반도체 기억장치
US5422856A (en) Non-volatile memory programming at arbitrary timing based on current requirements
US6834322B2 (en) Nonvolatile semiconductor memory device having plural memory circuits selectively controlled by a master chip enable terminal or an input command and outputting a pass/fail result
US7752380B2 (en) SDRAM memory device with an embedded NAND flash controller
US7212457B2 (en) Method and apparatus for implementing high speed memory
EP0961283B1 (en) Memory circuit
KR100300250B1 (ko) 반도체기억장치및그데이터관리방법
JP3735834B2 (ja) 同期型ｒａｍ装置とシステムバスを共有する同期型フラッシュメモリ装置の消去及び書込み方法
KR20080052019A (ko) 메모리 시스템 및 그것의 데이터 전송 방법
EP2016589A2 (en) Method for refreshing a non-volatile memory
JP2768618B2 (ja) 半導体ディスク装置
US6915175B2 (en) Method and device for programming nonvolatile semiconductor memory
EP2003568B1 (en) Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment
KR100837273B1 (ko) 플래시 메모리 장치
US6091641A (en) Non-volatile memory device and method for the programming of the same
CN100557712C (zh) 非易失性半导体存储器件
US7283419B2 (en) Integrated semiconductor memory
US6522588B2 (en) Method and device for storing and outputting data with a virtual channel
JPS5958690A (ja) Ｉｃメモリ
JPH11232874A (ja) 半導体記憶装置
KR20000020105A (ko) 플래시 메모리를 구비한 전자 장치
JPH0945091A (ja) 不揮発性メモリのデータ書き換え方法
EP1796100A2 (en) SDRAM memory device with an embedded NAND flash controller

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee