JPWO2003042837A1 - 半導体集積回路 - Google Patents
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Abstract
通常のキャッシュメモリにおいて、ＬＲＵ等の論理アルゴリズムによって、キャッシュメモリ内から排出されてしまうデータのうち、特に頻繁にアクセスされるデータや、電源投入時に初めにアクセスされるデータなど、データの更新が起こらないデータについて、電源供給が一旦停止した後に電源を投入しても、以前に格納していたデータを保持しつづけることが可能な不揮発性メモリ（ＮＶＭ）を揮発性メモリ（ＶＭ）と共にキャッシュメモリ（３）として利用する。このようにして、不揮発性メモリと揮発性メモリを相互に利用することで、データ利用効率の良いキャッシュメモリを提供することが可能になる。
Description
技術分野
本発明は、中央処理装置とキャッシュメモリとを含む半導体集積回路、特に、不揮発性メモリと揮発性メモリとにより構成されるキャッシュメモリを有するデータ処理装置、マイクロコンピュータ又はマイクロプロセッサとしての半導体集積回路に関する。
背景技術
現在用いられているコンピュータシステムなどのデータ処理システムは、キャッシュメモリを用いてそのデータ処理速度の向上を行っている。上記コンピュータシステムは、中央処理装置（ＣＰＵ）とキャッシュメモリ及び各種周辺装置を含んだマイクロプロセッサと上記マイクロプロセッサの外部に接続された、外部記憶装置としての半導体メモリ（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等）や各種外部周辺装置を含む。
上記中央処理装置は、命令実行を行う際、その実行すべき命令又は利用されるべきデータが上記キャッシュメモリ内に格納されているかを確認するため、まず、上記キャッシュメモリにアクセスする。上記実行すべき命令又は利用されるべきデータがキャッシュメモリ内に格納されている事が確認された場合、上記中央処理装置は上記キャッシュメモリから直接命令又はデータを読み込む。逆に、上記実行すべき命令又は利用されるべきデータがキャッシュメモリ内に格納されていないことが確認された場合、上記中央処理装置は上記外部メモリから実行すべき命令又は利用されるべきデータを受取る。
一般的に、キャッシュメモリ内に格納されている命令又はデータは、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）等の論理アルゴリズムに基づいた、キャッシュ内の命令又はデータの再書き込み若しくは置換（リプレース）等により、使用頻度の低い命令又はデータは上記キャッシュメモリ内から排出される。上記中央処理装置が実行すべき命令又は利用すべきデータがＬＲＵ等の論理アルゴリズムによりキャッシュメモリから排出されてしまった場合、或いは、元からキャッシュメモリに格納されていなかった場合、上記中央処理装置は上記外部メモリにアクセスし必要な命令又はデータを上記キャッシュメモリに格納する必要がある。したがって、何度も利用されると分かっている命令又はデータ或いはプログラムのラン・タイム・ルーチンなどもキャッシュメモリから排出される場合があり、マイクロプロセッサ又はそれを利用したデータ処理システムの処理速度の高速化を妨げている。
データ処理の高速化のため、上記キャッシュメモリに使用される半導体記憶装置は、アクセス時間の速いスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のような揮発性半導体メモリ回路が一般的に利用される傾向にある。すなわち、キャッシュメモリは命令又はデータなどの情報を記憶するため電源電位の供給が常時必要なＳＲＡＭなどの揮発性メモリで構成されているため、一旦、上記マイクロプロセッサに対する電源電位の供給が断たれてしまうと、上記キャッシュメモリに格納されていた情報は全て消去されてしまう。したがって、上記マイクロプロセッサに対する電源電位の投入時に必ず実行されるべきシステム初期化プログラムのようなブートプログラムについては、電源投入時に前記揮発性メモリであるＳＲＡＭからなるキャッシュメモリに格納しておくことが出来ない。このため、例えば、マイクロプロセッサの電源投入時におけるデータ処理速度、或いは、上記マイクロプロセッサを含むデータ処理システムの電源投入時におけるデータ処理速度の高速化が妨げられている。
本発明を完成した後に行われた公知例調査では、以下の文献が発明者へ報告された。
１）特開平７−１３４７０１号（ＵＳＰＮｏ．５，９３０，５２３）
上記の文献はダイナミック型ＲＡＭ（ＤＲＡＭ）、シンクロナスダイナミック型ＲＡＭ（ＳＤＲＡＭ）、擬似スタティック型ＲＡＭ等により構成された４ウェイセットアソシアティブ方式のキャッシュメモリが開示されている。
本発明の目的は、動作電源電位の投入直後若しくはリセット動作解除の直後における中央処理装置によるプログラムの実行を高速化可能な半導体集積回路を提供することにある。
本発明の他の目的は、電源電位の投入直後若しくはリセット動作解除の直後、キャッシュメモリから命令フェッチ可能な半導体集積回路を提供することにある。
本発明のさらに他の目的は、使用頻度の高い命令又はデータを利用するデータ処理速度が向上された、キャッシュメモリを有する半導体集積回路を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本明細書において開示される発明の代表的なものの概要を説明すれば、以下の通りである。
本発明に従う半導体集積回路としてのマイクロプロセッサ又はマイクロコンピュータは、命令処理を行う中央処理装置と、前記中央処理装置へ供給される命令及びデータ等を格納することが可能なキャッシュメモリを有する。前記キャッシュメモリは、前記中央処理装置から出力されたアドレスに基づいて前記キャッシュメモリからデータを読み出す制御を行うキャッシュ制御回路と、上記半導体集積回路への電源電位の供給が停止された後再度電源電位が投入された場合にも、その内部に格納されたデータを保持していることが可能な不揮発性メモリと、電源電位の供給停止により保持していたデータが消去されてしまうスタティック・ランダムアクセスメモリ（ＳＲＡＭ）のような揮発性メモリとによって構成される。
前記不揮発性メモリに格納されるデータは、演算処理中にデータの更新が起こらないものであり、例えば、プログラムのラン・タイム・ルーチンや積和演算定数等とされる。前記不揮発性メモリは演算実行中に頻繁にアクセスされるデータ等を固定的に格納することによって、キャッシュメモリから不必要に排出されてしまうことが抑制される。そのため、上記プログラムのラン・タイム・ルーチンや積和演算定数のアクセスの際、一定のアクセススピードを得る事が出来るため、上記マイクロプロセッサ又はマイクロコンピュータのデータ処理速度の向上が図られる。さらに、電源投入時に実行されるブートプログラムを不揮発性メモリに格納することで、投入時の上記マイクロプロセッサ又はマイクロコンピュータのブートプログラムの実行を一定スピードで高速に行うことが可能になる。これらにより、上記マイクロプロセッサ又はマイクロコンピュータを利用したデータ処理システムのデータ処理速度も向上される。
発明を実施するための最良の形態
第１図は、本発明に係るデータ処理装置の一実施例であるマイクロコンピュータ（マイクロプロセッサ）１を示している。本実施例のマイクロコンピュータ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に半導体集積回路として形成される。
マイクロコンピュータ１は、中央処理装置２、キャッシュメモリ３、データバス・アドレスバス等の制御を行うバス・ステート・コントローラ（ＢＳＣ）７、データ転送処理を行うダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）８、及び内部回路と外部回路の転送制御を行う外部バスインターフェース回路９を有する。、中央処理装置２とキャッシュメモリ３とは、アドレスバス及びデータバス等を含む第１内部バス１６によって接続される。前記バス・ステート・コントローラ７は、アドレスバスとデータバス等を含む第２内部バス１７を介して、キャッシュメモリ３、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）８、及び外部バスインターフェース９に接続される。更に、バス・ステート・コントローラ７は、アドレスバス及びデータバスなどを含む周辺バス１８を介して各種周辺回路に結合される。外部バスインタフェース９にはマイクロコンピュータ１の外部と内部とに接続された外部バス１９を有する。
更に、マイクロコンピュータ１は、電源端子Ｖｃｃ及びグランド端子（回路の接地電位端子）ＧＮＤを有し、電源端子Ｖｃｃはマイクロコンピュータ１内の各回路モジュールに対して動作電源を供給する。電源端子Ｖｃｃから動作電源の供給が停止されると、中央処理装置２、キャッシュメモリ３等のマイクロコンピュータ１内の各回路モジュールへの動作電源の電源供給が断たれる。
キャッシュメモリ３は、中央処理装置２で処理される命令を格納するための命令キャッシュ５、演算対象となるデータを格納するデータキャッシュ６、及びキャッシュメモリの制御を行うキャッシュコントローラ４を含む。
マイクロコンピュータ１に含まれる周辺回路は、例えば、クロック・パルス・ジェネレータ（ＣＰＧ）１１、割り込みコントローラ（ＩＮＴＣ）１２、シリアル通信インタフェース（ＳＣＩ）１３、リアル・タイム・クロック（ＲＴＣ）１４、タイマ・ユニット（ＴＭＵ）１５等とされる。
外部バス１９には、ランダム・アクセス・メモリ（ＲＡＭ）や、リード・オンリー・メモリ（ＲＯＭ）などのメモリ１０、更に、特に図示はしないが、データの入出力装置、ディスプレイ装置等の周辺回路が接続される。
中央処理装置２で実行される命令のアドレスは内部バス１６を介してキャッシュメモリ３内の命令キャッシュ５に取り込まれる。命令キャッシュ５において当該アドレスに対応した命令が格納されている時は当該アドレスに対応した命令が中央処理装置２に転送され、転送された命令は中央処理装置２にフェッチされる。中央処理装置２内では、フェッチした命令を解読し、命令に応じてデータ演算処理等を行う。また、中央処理装置２でのデータ演算処理等に使用されるデータ用のアドレスは内部バス１６を介してキャッシュメモリ３内のデータキャッシュ６に取り込まれる。データキャッシュ６において当該アドレスに対応したデータが格納されている時は当該アドレスに対応したデータが中央処理装置２に転送され、転送されたデータが中央処理装置２にフェッチされる。中央処理装置２は、フェッチしたデータをデータ演算処理等に用いる。中央処理装置２から供給されたアドレスに対応する命令またはデータがキャッシュメモリ３内に格納されていない場合、キャッシュコントローラ４の指示に従ってバス・ステート・コントローラ７がメモリ１０をアクセスし、それによって得られた命令やデータが、キャッシュメモリ３に格納されると共に中央処理装置２にフェッチされる。
第２図は、不揮発性メモリを含む４ウェイ・セットアソシエイティブ方式キャッシュメモリ３０１の構成の一例を示す。同図に示されるキャッシュメモリは、特に制限されないが、前記キャッシュメモリ３における命令キャッシュ５又はデータキャッシュの一例を構成する。
第２図において、４ウェイのうち１つのウェイ（Ｗａｙ３）全てが前記に記したような電源端子Ｖｃｃからの電源停止後であってもデータを保持しつづけることの可能な、例えば、フラッシュメモリのような電気的に消去及び書き込み可能な不揮発性メモリＮＶＭによって構成される。その他のウェイ（Ｗａｙ０〜Ｗａｙ２）は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などの揮発性メモリＶＭから構成される。
キャッシュメモリ３０１内の各ウェイ（Ｗａｙ０〜Ｗａｙ３）は、制御ビット群３０、３４、３８、４２と、メモリに対応したタグ（ｔａｇ）情報の格納されているタグ（ｔａｇ）部３１、３５、３９、４３と、更に、データを格納するためのデータアレイ３２、３６、４０、４４と、ウェイの制御を行うウェイ制御回路３３、３７、４１、４５とを有している。前記制御ビット群３０、３４、３８、４２及びタグ（ｔａｇ）部３１、３５、３９、４３はアドレスアレイに含まれる。更に、制御ビット群にはバリッド（Ｖａｌｉｄ）ビットが含まれる。
ここで、中央処理装置２から発行されるアドレスは例えば３２ビットとして例示される。３２ビットのうち上位２０ビットをタグ部（ｔａｇ）２０、下位４ビットをオフセット部（ｏｆｆｓｅｔ）２２とする。また更に８ビットのインデックス部（Ｉｎｄｅｘ）２１を有する。８ビットのインデックス部２１では、各ウェイ内のエントリアドレスを示すことが出来る。更にこれはインデックスデコーダ２３によってデコードされ、その結果に応じてウェイ毎のエントリラインが選択される。上記のようにインデックス部２１が８ビットであるのならば、０〜２５５までの２５６列のエントリアドレスを示すことが可能である。
キャッシュメモリ３０１に含まれるＬＲＵ（Ｌｅａｓｔ−Ｒｅｃｅｎｔｌｙ−Ｕｓｅｄ）制御回路２８では、ＬＲＵエントリを示すために各エントリアドレスと各ウェイの中でのデータの新旧比較を行うことが可能なＬＲＵフィールド２９を有する回路構成になっている。ＬＲＵアルゴリズムとは、各ウェイの同一のエントリ番号を有するエントリ間で、一番古くアクセスされたエントリを書き換えの対象とし、アクセスされた順序を保持するＬＲＵフィールド２９によって表現される。ここでは例として４−ウェイのキャッシュメモリ３０１内での新旧比較を表現することが出来るよう各エントリ毎に６ビットのフィールド２９を有している。６ビットのＬＲＵフィールド２９は以下のような関係を示す。ここで示されるウェイは、Ｗａｙ０〜Ｗａｙ３の４−ウェイで構成されている。ウェイＷａｙ０〜Ｗａｙ２は、前述しているように、揮発性メモリＶＭで構成され、ウェイＷａｙ３は不揮発性メモリＮＶＭによって構成されている。
前記ＬＲＵビット０〜５は以下のような意味を持つ。
（１）ＬＲＵビット０
０；Ｗａｙ１がＷａｙ０より最近アクセスされた。
１；Ｗａｙ０がＷａｙ１より最近アクセスされた。
（２）ＬＲＵビット１
０；Ｗａｙ２がＷａｙ０より最近アクセスされた。
１；Ｗａｙ０がＷａｙ２より最近アクセスされた。
（３）ＬＲＵビット２
０；Ｗａｙ３がＷａｙ０より最近アクセスされた。
１；Ｗａｙ０がＷａｙ３より最近アクセスされた。
（４）ＬＲＵビット３
０；Ｗａｙ２がＷａｙ１より最近アクセスされた。
１；Ｗａｙ１がＷａｙ２より最近アクセスされた。
（５）ＬＲＵビット４
０；Ｗａｙ３がＷａｙ１より最近アクセスされた。
１；Ｗａｙ１がＷａｙ３より最近アクセスされた。
（６）ＬＲＵビット５
０；Ｗａｙ３がＷａｙ２より最近アクセスされた。
１；Ｗａｙ２がＷａｙ３より最近アクセスされた。
前記ＬＲＵ制御部２８内には、このＬＲＵビット０〜５を用いて常に不揮発性メモリＮＶＭにより構成されたウェイを最新である状態に設定することが可能な制御論理が含まれる。つまり、ウェイＷａｙ３を上記不揮発性メモリＮＶＭと仮定すると、ＬＲＵビット２、４、５を”０”と設定することで、ウェイＷａｙ３が有する全てのエントリについては常に他のウェイ（Ｗａｙ０〜Ｗａｙ２）のエントリよりも最新であるということを設定することが可能になる。また、中央処理装置２が実行するソフトウエアの論理アルゴリズムについて、前述している（ａ）最も最後に参照されたものからリプレースするＬＲＵのほかには、（ｂ）候補の中からランダムに対象を選択するランダム（ｒａｎｄｏｍ）、（ｃ）最初にロードされたものからリプレース（書き換え）するＦＩＦＯ、等があり夫々の論理アルゴリズムの機構に従いリプレースを行えるという自由度も保証できる。
また、前記ＬＲＵ制御部２８には更に、各ウェイ毎に設定可能なディスエーブル（Ｄｉｓａｂｌｅ）ビット４７が接続されている。ディスエーブルビット４７が論理値“１”の場合ウェイ自身が無効であり、論理値“０”の時にはウェイ自身が有効であるということを前提としている。また、ディスエーブルビット４７が論理値“１”であるウェイについてはロックビットが論理値“１”に設定され、下記に示す全バリッドビット３０、３４、３８、４２の値が強制的に論理値“０”として扱われることで、無効ウェイが使用されてしまわないようにしている。
各ウェイ（Ｗａｙ０〜Ｗａｙ３）には制御ビット列としてインデックス毎に（換言すればインデックスアドレス毎に）バリッドビット３０、３４、３８、４２を有している。インデックス部２１で示される、あるエントリのバリッドビット３０、３４、３８、４２が論理値“０”の時、インデックス部２１で選択されたあるエントリのタグ部２０とデータアレイ３２、３６、４０、４４のデータが有効ではないことを示し、バリッドビット３０、３４、３８、４２が論理値“１”の時、タグ部２０及びデータアレイ３２、３６、４０、４４に格納されているデータが有効なデータであることを示す。また、前述した不揮発性メモリＮＶＭ及び揮発性メモリＶＭで構成された本願構成であるキャッシュメモリ３０１が行うキャッシュ動作時においては、ウェイＷａｙ３内に含まれる各エントリのバリッドビット３０、３４、３８、４２は常に論理値“１”で固定されており、常にアクセスが可能となっている。
この不揮発性メモリＮＶＭへは、図示はしないがマイクロコンピュータ１、若しくは、マイクロコンピュータ１の外部に含まれる制御部によって、通常のＳＲＡＭ等で構成されたキャッシュメモリ３０１へのデータライト動作・データリード動作とは別の制御動作として、不揮発性メモリＮＶＭで構成されたキャッシュメモリのエントリに対してデータの書き込み及び書き換えが行われる。
更に、各ウェイ毎にＬＲＵ制御回路２８に接続されたロックビット列４６を有し、ロックビット４６によってその対象となるウェイがロックされているかを示すことが可能である。つまり、ロックすることでウェイ内のタグ情報やデータをキャッシュメモリ３０１内に保持するように格納することが可能になる。よって、不揮発性メモリＮＶＭで構成されたウェイＷａｙ３全体をロックすることで、このウェイＷａｙ３に対しての不必要なデータ更新動作を行うことを抑制することが可能になる。不揮発性メモリＮＶＭで構成されたキャッシュメモリ３０１内のウェイＷａｙ３へのデータ書き込み動作はキャッシュコントローラ４以外の回路、つまり前述した制御部によってキャッシュ動作におけるデータライト動作とは別の動作として、データの書き込み及び書き換え制御が行われる。ここで述べられているキャッシュ動作におけるデータ書き換え動作は、キャッシュメモリとして一般的に用いられているＳＲＡＭのような揮発性メモリＶＭに対してのものとする。また、前述のように各ウェイ全体をロックするためのウェイと同数のロックビット４６を有するだけでなく、あるエントリ毎にロックすることのできるエントリ数と同数のロックビット４６を有することも可能である。
尚、第２図にはキャッシュヒット、キャッシュミスに対するウェイのデータ選択などに関する構成は図示を省略してある。
第３図は、第２図に示す不揮発性メモリＮＶＭによって構成されたウェイ（Ｗａｙ３）を例として、アドレスアレイに含まれるバリッドビット４２とタグ部４３、及び、データアレイ４４と、それに対応したメモリ１０との関係を示す。アドレスアレイにはタグ部４３に格納されているアドレス情報が、また、データアレイ部にはそのタグ部４３のアドレス情報に対応したメモリ１０のデータが格納されている。そのため、キャッシュメモリ３０１内に必要なデータが格納されていることを確認することができれば、中央処理装置２はメモリ１０に対してのアクセスを行うことなくキャッシュメモリ３０１に対してのみアクセスを行えばよい。そのため、アクセススピードが速くなる。
第４図は、第２図を例としてキャッシュメモリ３に対するデータリード動作における制御フローを示す。まず、中央処理装置２からのリード命令を受け、インデックス部２１の情報に従いキャッシュメモリ３のエントリを選択する（Ｓ１）。次に、バリッドビット部３０、３４、３８、４２の値を調べ、その選択されたエントリが有効であるかを確認する（Ｓ２）。更に、タグ部２０とタグ部３１、３５、３９、４３を比較しその選択されたエントリのタグ部３１、３５、３９、４３の何れかと一致しているかを確認する（Ｓ２）。そこで、選択されたエントリがバリッドビット部３０、３４、３８、４２によって有効でないことが示されていた時、または、選択されたエントリのタグ部３１、３５、３９、４３の何れとも一致していない時、ミスヒット（キャッシュミスヒット）となる（Ｓ４）。逆に、選択されたエントリが有効であり、タグ部３１、３５、３９、４３の何れかと一致していると示された時、キャッシュヒットであり、その選択されたエントリから必要なデータが読み出される（Ｓ３）。エントリが有効でない、若しくは選択されたエントリのタグ部３１、３５、３９、４３の何れとも不一致のためミスヒットとなった場合は、外部に接続されたメモリ１０から必要なデータを取り込み、その際にＬＲＵ論理アルゴリズムによって選択されたウェイのキャッシュメモリのエントリに対して、データの書き換え動作を行う。特に、不揮発性メモリＮＶＭによって構成されたキャッシュエントリに対しては、一般的なキャッシュメモリにおけるデータライト動作のような書き込み動作は制限されているためデータの更新動作は行われない。
第５図は、第２図を例としてキャッシュメモリ３に対するデータライト動作における制御フローを示す。データリード動作と同様に中央処理装置２からのライト命令を受け、インデックス部２１の情報に従いキャッシュメモリ３のエントリを選択する（Ｓ１１）。次に、バリッドビット部３０、３４、３８、４２が無効と示されている時、またはバリッドビット部３０、３４、３８、４２は有効であるがタグ部２０とタグ部３１、３５、３９、４３との比較を行い（Ｓ１２）、比較結果が、何れとも一致していなかった時、ライト動作はミスヒットとされる（Ｓ１５）。また、タグ部３１、３５、３９、４３の何れかと一致している場合はその選択されたエントリが不揮発性メモリＮＶＭによって構成されているウェイＷａｙ３であるかを確認する（Ｓ１３）。要するにキャッシュメモリの制御部はキャッシュメモリ内に格納しているタグ情報と前記ＣＰＵから出力されるアドレス情報に含まれるタグ情報とを比較する時に、前記ウェイＷａｙ３が不揮発性メモリによって構成されているかについても併せて判別する。もしエントリのタグ部３１、３５、３９、４３の何れかと一致しているが、そのキャッシュメモリ３のエントリが不揮発性メモリＮＶＭによって構成されているウェイＷａｙ３であるならば、本願においては不揮発性メモリＮＶＭにより構成されたウェイＷａｙ３に対しては一般的なキャッシュメモリ３におけるデータライト動作において書き込みを行わないことを前提としているため、不揮発性メモリＮＶＭで構成されたウェイＷａｙ３に対しての書き込みは認められない。例えば、前記ステップＳ１３におけるの判別結果“Ｙｅｓ”は一つの例外処理要因とされ、キャッシュメモリから割込みコントローラ１２に例外処理要求信号（図示せず）が伝達される。これにより、その例外処理要因に応じた例外処理が実行されることになる。尚、例外処理は優先度の比較的低い所謂割込み処理であってもよい。
前記バリッドビット部３０、３４、３８、４２が有効であり、タグ部３１、３５、３９、４３の何れかと一致しており、更に選択されたエントリが不揮発性メモリＮＶＭによって構成されていない場合は、データライト動作が行われる（Ｓ１４）。また、バリッドビット部３０、３４、３８、４２が無効若しくはタグ部３０、３４、３８、４２の何れとも不一致のためデータライト動作が前述のミスヒットである場合（Ｓ１５）は、外部メモリ１０へアクセスを行い、更にＬＲＵ論理アルゴリズムにより選択されたキャッシュメモリ３のエントリに対してデータの更新動作を行う。またこの時、不揮発性メモリＮＶＭによって構成されたウェイＷａｙ３のエントリについてはＬＲＵ論理アルゴリズムを前述したように、常に最新の情報であることを示す状態に設定している。そのため、このキャッシュメモリ３におけるデータライト動作において、Ｗａｙ３はリプレースの対象とならないため、エントリ内のデータが他のデータへ置き換えられることはない。
第６図は、揮発性メモリＶＭによって構成されるウェイＷａｙ０〜Ｗａｙ２のデータアレイ３２、３６、４０を、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）によって構成した場合の一例を示している。各データアレイ３２、３６、４０は、複数の相補ビット線対と、複数のワード線と、上記複数の相補ビット線対と上記複数のワード線に結合される複数のスタテック型メモリセルＭＣとを含む。第６図は、複雑さをさけるため、１つのスタテック型メモリセルＭＣと、非反転ビット線ＢＬと反転ビット線／ＢＬを含む相補ビット線対と、１つのワード線ＷＬの結合を示している。メモリセルＭＣは、ワード線ＷＬにそのゲート電極が結合され、そのソース・ドレイン経路の一端が相補ビット線ＢＬ，／ＢＬとに結合された選択ＭＯＳＦＥＴＱ１およびＱ２と、一対のＣＭＯＳインバータの入力と出力とが交差結合されたフィリップ・フロップ回路の様なデータ記憶部とを有する。上記一対のＣＭＯＯＳインバータの各々は、そのソース・ドレイン経路の一端が電源電位Ｖｄｄに結合されたところの負荷を構成する負荷ＭＯＳＦＥＴＱ３又はＱ４、及び、上記負荷ＭＯＳＦＥＴＱ３又はＱ４のソース・ドレイン経路の他端と接地電位Ｖｓｓとの間にそのソース・ドレイン経路が結合されたところの駆動ＭＯＳＦＥＴＱ５又はＱ６とを有し、負荷ＭＯＳＦＥＴＱ３又はＱ４と駆動ＭＯＳＦＥＴＱ５又はＱ６との結合部は上記選択ＭＯＳＦＥＴＱ１又はＱ２のソース・ドレイン経路の他端に結合される。上記メモリセルＭＣに対しローレベル”０”の情報を書き込む場合、特に制限されないが、ワード線ＷＬをハイレベルの選択状態とすることにより選択ＭＯＳＦＥＴＱ１およびＱ２を導通状態とすると共に、相補ビット線ＢＬ，／ＢＬをローレベル“０”，ハイレベル“１”とする。それにより、駆動ＭＯＳＦＥＴＱ５が導通状態とされ、駆動ＭＯＳＦＥＴＱ６が非導通状態とされることにより、メモリセルＭＣに情報”０”が書き込まれる。一方、上記メモリセルＭＣに対しハイレベル”１”の情報を書き込む場合、特に制限されないが、ワード線ＷＬをハイレベルの選択状態とすることにより選択ＭＯＳＦＥＴＱ１およびＱ２を導通状態とすると共に、相補ビット線ＢＬ，／ＢＬをハイレベル“１”，ローレベル“０”とする。それにより、駆動ＭＯＳＦＥＴＱ６が導通状態とされ、駆動ＭＯＳＦＥＴＱ５が非導通状態とされることにより、メモリセルＭＣに情報”１”が書き込まれる。メモリセルＭＣに格納された情報を読み出す場合、ワード線ＷＬを選択状態として、上記選択ＭＯＳＦＥＴＱ１及びＱ２を導通状態としてメモリセルＭＣの状態を相補ビット線ＢＬ，／ＢＬに読み出し、それを図示されないセンスアンプによって増幅する事によってメモリセルＭＣに格納された情報が読み出される。
第７図は、不揮発性メモリＮＶＭによって構成されるウェイＷａｙ３のデータアレイ４４を、マスクＲＯＭ（リード・オンリー・メモリ）によって構成した場合の情報“１”および“０”の状態を示す回路図を示す。データ線ＤＬ１とワード線ＷＬとの交差位置にはメモリセルが配置され、データ線ＤＬ２とワード線ＷＬとの交差位置にはメモリセルが配置されていない。即ち、記憶情報“１”は、特に制限されないが、ワード線ＷＬに結合されたゲートと、データ線１ＤＬ１と接地電位Ｖｓｓとの間に結合されたソース・ドレイン経路とを有するメモリセルＭＣを構成するＭＯＳＦＥＴによって表される。特に制限されないが、上記ワード線ＷＬをハイレベル“１”の選択状態とすると、上記メモリセルＭＣを構成するＭＯＳＦＥＴが導通状態となり、所定の電圧値にプリチャージされたデータ線の電位レベルがハイレベル“１”からローレベル“０”へ変更される。この状態が、情報“１”とされる。一方、データ線ＤＬ２とワード線ＷＬとの交差位置で代表されるの如く、記憶情報の“０”は、上記メモリセルＭＣが設けられていないことによって表現される。特に制限されないが、上記ワード線ＷＬをハイレベル“１”の選択状態しても、所定の電圧値にプリチャージされたデータ線ＤＬ２の電位レベルが変更されない。この状態が、記憶情報“０”とされる。
マスクＲＯＭは、マイクロコンピュータなどを製品として出荷する前の製造段階でデータの書き込み設定が行われる。また、１度マスクＲＯＭに対して書き込んだデータについては再度書き換えることが不可能であることから、書き込まれるデータとしては、頻繁に利用されているプログラムのラン・タイム・ルーチンなどバグ発生の可能性の少ないものをデータとしてマスクＲＯＭに対して焼き付けるとよい。
第８図は、不揮発性メモリＮＶＭによって構成されるＷａｙ３のデータアレイ４４を電気的に消去及び書き込み可能な不揮発性メモリセルＭＣを有するフラッシュメモリで構成した場合のメモリセルＭＣを示す回路図を示す。メモリセルＭＣは、コントロールゲートＣＧ、フローティングゲートＦＧ、データ線ＤＬ、ワード線ＷＬ、及びソース線ＳＬにより構成される。フローティングゲートＦＧに電荷を蓄積し、閾値電圧を変化させる。読み出しの際にコントロールゲートＣＧにゲート電圧をかけ、ソース・ドレイン間の電流量によって記憶情報“０”、“１”の判定が可能になる。また、図示はしないが、フラッシュメモリ以外で電源供給停止後に再度電源投入した際にデータを保持している不揮発性メモリＮＶＭとしては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＭＲＡＭ、強誘電体メモリ（ＦＲＡＭ）等があり、これらの不揮発性メモリＮＶＭの何れかによって若しくはいくつかの組み合わせによってキャッシュメモリに利用可能な不揮発性メモリＮＶＭとして構成することが可能である。また、これら不揮発性メモリＮＶＭを使用するときには、これらの不揮発性メモリＮＶＭに対応した制御部を半導体集積回路の内部若しくは別に有する必要があり、電気的に内部データの書き換えを行う。
第９図及び第１０図は、揮発性メモリＶＭによって構成されるウェイＷａｙ３のデータアレイ４４を、強誘電体メモリ（ＦＲＡＭ）で構成した場合のメモリセルＭＣの回路図を示す。
第９図に示されるメモリセルＭＣは、ワード線ＷＬに結合されたゲート及びビット線ＢＬと強誘電体容量ＦＣの一端との間に結合されたソース・ドレイン経路を有する選択ＭＯＳＦＥＴＱ１０とから構成され、強誘電体容量ＦＣの他端はプレート線ＰＬに結合される。
第１０図に示されるメモリセルＭＣは、上記第９図に示されるメモリセルＭＣを２つ用いて１つのメモリセルＭＣを構成した場合の回路例を示している。すなわち、メモリセルＭＣは、ワード線ＷＬに結合されたゲート及び非反転ビット線ＢＬと強誘電体容量ＦＣ１の一端との間に結合されたソース・ドレイン経路を有する選択ＭＯＳＦＥＴＱ１１とから構成される第１記憶部と、ワード線ＷＬに結合されたゲート及び反転ビット線／ＢＬと強誘電体容量ＦＣ２の一端との間に結合されたソース・ドレイン経路を有する選択ＭＯＳＦＥＴＱ１２とから構成される第２記憶部とから構成され、強誘電体容量ＦＣ１及びＦＣ２のそれぞれの他端はプレート線ＰＬに結合される。上記第１記憶部と上記第２記憶部には、相補的なデータ、すなわち、ハイレベル“１”及びローレベル“０”、または、ローレベル“０”及びハイレベル“１”の様なデータが記憶される。このメモリセルＭＣからのデータ読み出しは、ワード線ＷＬをハイレベルのような選択電位として、選択ＭＯＳＦＥＴＱ１１及びＱ１２を導通状態として、相補ビット線対ＢＬ，／ＢＬに現れた電位を差動アンプからなるセンスアンプによって増幅する事によって行われる。一方、メモリセルＭＣへのデータの書き込みは、ワード線ＷＬをハイレベルのような選択電位として、選択ＭＯＳＦＥＴＱ１１及びＱ１２を導通状態として、相補ビット線対ＢＬ，／ＢＬに、ハイレベル“１”及びローレベル“０”、または、ローレベル“０”及びハイレベル“１”を供給することによって強誘電体容量ＦＣ１及びＦＣ２に異なる分極を生じさせることによって行われる。また、ダイレクト・ランダム・アクセス・メモリ（ＤＲＡＭ）と異なりキャパシタの一端がプレート線ＰＬに接続されていることにより行単位で電位を変化させてデータの読み出し、及び正・負両方の分極を起こすようにしている。メモリセルＭＣに対してのデータの書き込みは、ビット線Ｂとプレート線ＰＬの電位を“Ｈ”または“Ｌ”とする事で強誘電体キャパシタに正または負の電圧を加えることによって実現される。
第１１図は、本発明のキャッシュメモリ３を有するマイクロコンピュータ１を搭載したプロセッサを組み込んだ代表的な応用製品例として、移動携帯通信機器を示す。
ベースバンド回路部に接続したプロセッサはＲＯＭ、ＲＡＭまたはＥＥＰＲＯＭ等のメモリ部と接続し、必要データを保持し効果的に他の回路モジュールとのアクセスを行う。移動携帯通信機器は、更に、電源スウィッチを有し、このスウィッチを入れることで図示しないバッテリーから電源（Ｖｃｃ）が各回路モジュールに対して供給される。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しないは範囲において種々変更可能であることは言うまでもない。
例えば、上記実施例では、複数ウェイによって構成されたセットアソシアティブ形式のキャッシュメモリの場合について説明したが、ダイレクトマップ形式のものを用いることも可能である。ダイレクトマップ形式とする場合には、ウェイ全体を不揮発性メモリＮＶＭ若しくはウェイ全体を揮発性メモリＶＭによって構成するのではなく、ウェイの一部のエントリについて不揮発性メモリＮＶＭによって構成し、残りの部分については揮発性メモリＶＭによって構成する。
また別のものとしては、上記実施例では１ウェイ全体が不揮発性メモリＮＶＭによって構成されている場合について説明したが、複数ウェイを有するキャッシュメモリで一つ以上のウェイが不揮発性メモリＮＶＭで構成されているもの、１つのウェイのうちある一部分のみ、例えばタグ部のみが不揮発性メモリＮＶＭにより構成されているもの、又は、複数のエントリラインが不揮発性メモリＮＶＭによって構成されているものを用いることも可能である。キャッシュメモリの一部分を不揮発性メモリＮＶＭによって構成することで、任意のデータ量を格納し続けることが可能になる。また、保持しつづけたいデータが多量でない場合にもそのデータ量に対応した必要な量のキャッシュエントリを不揮発性メモリＮＶＭによって構成することできる。
ＣＰＵによるアクセス動作において不揮発性メモリで構成されるウェイについてはデータの読み出しを行い、前記揮発性メモリで構成されるウェイに対してはデータの格納及び読み出しを行うように、予めフラッシュッメモリの動作を規定してよい。
キャッシュメモリのキャッシュ対象とされるプログラムは、望ましくは少なくとも２回以上読み出されるプログラムであるとよい。
更には、上記実施例では、最も最後に参照されたものからリプレースするＬＲＵ論理アルゴリズムによるデータ更新を行う場合について説明したが、そのほかには、ランダム、ＦＩＦＯ、等の論理アルゴリズムを用いることも可能である。これらの論理アルゴリズムから任意の論理アルゴリズムを選択することにより、キャッシュメモリの動作において最適な動作設定を行うことができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
本願に示すキャッシュメモリを有した半導体処理装置において、不揮発性メモリＮＶＭと揮発性メモリＶＭによって構成されたウェイを有し、更には、不揮発性メモリＮＶＭで構成された箇所に対しては内部に中央処理装置等でのデータ処理中に書き換えの起こらないデータを保持させ、ＬＲＵ等の論理アルゴリズムによって必要なデータの喪失を避けることが可能になる。また、データ処理中に１度以上アクセスされ、また、その演算自体にはデータの更新が起こらないものについて不揮発性メモリＮＶＭによって構成された部分に保持しておくことで、キャッシュアクセススピードの高速化を図ることが可能になる。
産業上の利用可能性
中央処理装置とキャッシュメモリとを含む半導体集積回路、特に、不揮発性メモリと揮発性メモリとにより構成されるキャッシュメモリを有するデータ処理装置、マイクロコンピュータ又はマイクロプロセッサとしての半導体集積回路に利用することができる。
【図面の簡単な説明】
第１図は本発明に係るマイクロコンピュータの一実施例のブロック図である。
第２図は不揮発性メモリで構成されたウェイを有する４ウェイ構成のセットアソシアティブ・キャッシュメモリの一実施例のブロック図である。
第３図は不揮発性メモリにより構成されるキャッシュメモリのウェイとメモリマップとの関係を示す説明図ある。
第４図はキャッシュメモリにおけるデータリード動作の制御フローチャートの説明図である。
第５図はキャッシュメモリにおけるデータライト動作の制御フローチャートの説明図である。
第６図はキャッシュメモリに用いられる揮発性メモリのメモリセルを示す回路図である。
第７図はキャッシュメモリに用いられる不揮発性メモリの一例としてマスクＲＯＭのメモリセルを示す回路図である。
第８図はキャッシュメモリに用いられる不揮発性メモリの別の一例としてフラッシュメモリのメモリセルを示す回路図である。
第９図はキャッシュメモリに用いられる不揮発性メモリの更に別の一例として強誘電体メモリ（ＦＲＡＭ）のメモリセルを示す回路図である。
第１０図は強誘電体メモリ（ＦＲＡＭ）のメモリセルの更に別の一例を示す回路図である。
第１１図は本発明のキャッシュメモリを有するマイクロコンピュータを含むデータ処理装置の一実施例のシステム図である。
本発明は、中央処理装置とキャッシュメモリとを含む半導体集積回路、特に、不揮発性メモリと揮発性メモリとにより構成されるキャッシュメモリを有するデータ処理装置、マイクロコンピュータ又はマイクロプロセッサとしての半導体集積回路に関する。
背景技術
現在用いられているコンピュータシステムなどのデータ処理システムは、キャッシュメモリを用いてそのデータ処理速度の向上を行っている。上記コンピュータシステムは、中央処理装置（ＣＰＵ）とキャッシュメモリ及び各種周辺装置を含んだマイクロプロセッサと上記マイクロプロセッサの外部に接続された、外部記憶装置としての半導体メモリ（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等）や各種外部周辺装置を含む。
上記中央処理装置は、命令実行を行う際、その実行すべき命令又は利用されるべきデータが上記キャッシュメモリ内に格納されているかを確認するため、まず、上記キャッシュメモリにアクセスする。上記実行すべき命令又は利用されるべきデータがキャッシュメモリ内に格納されている事が確認された場合、上記中央処理装置は上記キャッシュメモリから直接命令又はデータを読み込む。逆に、上記実行すべき命令又は利用されるべきデータがキャッシュメモリ内に格納されていないことが確認された場合、上記中央処理装置は上記外部メモリから実行すべき命令又は利用されるべきデータを受取る。
一般的に、キャッシュメモリ内に格納されている命令又はデータは、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）等の論理アルゴリズムに基づいた、キャッシュ内の命令又はデータの再書き込み若しくは置換（リプレース）等により、使用頻度の低い命令又はデータは上記キャッシュメモリ内から排出される。上記中央処理装置が実行すべき命令又は利用すべきデータがＬＲＵ等の論理アルゴリズムによりキャッシュメモリから排出されてしまった場合、或いは、元からキャッシュメモリに格納されていなかった場合、上記中央処理装置は上記外部メモリにアクセスし必要な命令又はデータを上記キャッシュメモリに格納する必要がある。したがって、何度も利用されると分かっている命令又はデータ或いはプログラムのラン・タイム・ルーチンなどもキャッシュメモリから排出される場合があり、マイクロプロセッサ又はそれを利用したデータ処理システムの処理速度の高速化を妨げている。
データ処理の高速化のため、上記キャッシュメモリに使用される半導体記憶装置は、アクセス時間の速いスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のような揮発性半導体メモリ回路が一般的に利用される傾向にある。すなわち、キャッシュメモリは命令又はデータなどの情報を記憶するため電源電位の供給が常時必要なＳＲＡＭなどの揮発性メモリで構成されているため、一旦、上記マイクロプロセッサに対する電源電位の供給が断たれてしまうと、上記キャッシュメモリに格納されていた情報は全て消去されてしまう。したがって、上記マイクロプロセッサに対する電源電位の投入時に必ず実行されるべきシステム初期化プログラムのようなブートプログラムについては、電源投入時に前記揮発性メモリであるＳＲＡＭからなるキャッシュメモリに格納しておくことが出来ない。このため、例えば、マイクロプロセッサの電源投入時におけるデータ処理速度、或いは、上記マイクロプロセッサを含むデータ処理システムの電源投入時におけるデータ処理速度の高速化が妨げられている。
本発明を完成した後に行われた公知例調査では、以下の文献が発明者へ報告された。
１）特開平７−１３４７０１号（ＵＳＰＮｏ．５，９３０，５２３）
上記の文献はダイナミック型ＲＡＭ（ＤＲＡＭ）、シンクロナスダイナミック型ＲＡＭ（ＳＤＲＡＭ）、擬似スタティック型ＲＡＭ等により構成された４ウェイセットアソシアティブ方式のキャッシュメモリが開示されている。
本発明の目的は、動作電源電位の投入直後若しくはリセット動作解除の直後における中央処理装置によるプログラムの実行を高速化可能な半導体集積回路を提供することにある。
本発明の他の目的は、電源電位の投入直後若しくはリセット動作解除の直後、キャッシュメモリから命令フェッチ可能な半導体集積回路を提供することにある。
本発明のさらに他の目的は、使用頻度の高い命令又はデータを利用するデータ処理速度が向上された、キャッシュメモリを有する半導体集積回路を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本明細書において開示される発明の代表的なものの概要を説明すれば、以下の通りである。
本発明に従う半導体集積回路としてのマイクロプロセッサ又はマイクロコンピュータは、命令処理を行う中央処理装置と、前記中央処理装置へ供給される命令及びデータ等を格納することが可能なキャッシュメモリを有する。前記キャッシュメモリは、前記中央処理装置から出力されたアドレスに基づいて前記キャッシュメモリからデータを読み出す制御を行うキャッシュ制御回路と、上記半導体集積回路への電源電位の供給が停止された後再度電源電位が投入された場合にも、その内部に格納されたデータを保持していることが可能な不揮発性メモリと、電源電位の供給停止により保持していたデータが消去されてしまうスタティック・ランダムアクセスメモリ（ＳＲＡＭ）のような揮発性メモリとによって構成される。
前記不揮発性メモリに格納されるデータは、演算処理中にデータの更新が起こらないものであり、例えば、プログラムのラン・タイム・ルーチンや積和演算定数等とされる。前記不揮発性メモリは演算実行中に頻繁にアクセスされるデータ等を固定的に格納することによって、キャッシュメモリから不必要に排出されてしまうことが抑制される。そのため、上記プログラムのラン・タイム・ルーチンや積和演算定数のアクセスの際、一定のアクセススピードを得る事が出来るため、上記マイクロプロセッサ又はマイクロコンピュータのデータ処理速度の向上が図られる。さらに、電源投入時に実行されるブートプログラムを不揮発性メモリに格納することで、投入時の上記マイクロプロセッサ又はマイクロコンピュータのブートプログラムの実行を一定スピードで高速に行うことが可能になる。これらにより、上記マイクロプロセッサ又はマイクロコンピュータを利用したデータ処理システムのデータ処理速度も向上される。
発明を実施するための最良の形態
第１図は、本発明に係るデータ処理装置の一実施例であるマイクロコンピュータ（マイクロプロセッサ）１を示している。本実施例のマイクロコンピュータ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に半導体集積回路として形成される。
マイクロコンピュータ１は、中央処理装置２、キャッシュメモリ３、データバス・アドレスバス等の制御を行うバス・ステート・コントローラ（ＢＳＣ）７、データ転送処理を行うダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）８、及び内部回路と外部回路の転送制御を行う外部バスインターフェース回路９を有する。、中央処理装置２とキャッシュメモリ３とは、アドレスバス及びデータバス等を含む第１内部バス１６によって接続される。前記バス・ステート・コントローラ７は、アドレスバスとデータバス等を含む第２内部バス１７を介して、キャッシュメモリ３、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）８、及び外部バスインターフェース９に接続される。更に、バス・ステート・コントローラ７は、アドレスバス及びデータバスなどを含む周辺バス１８を介して各種周辺回路に結合される。外部バスインタフェース９にはマイクロコンピュータ１の外部と内部とに接続された外部バス１９を有する。
更に、マイクロコンピュータ１は、電源端子Ｖｃｃ及びグランド端子（回路の接地電位端子）ＧＮＤを有し、電源端子Ｖｃｃはマイクロコンピュータ１内の各回路モジュールに対して動作電源を供給する。電源端子Ｖｃｃから動作電源の供給が停止されると、中央処理装置２、キャッシュメモリ３等のマイクロコンピュータ１内の各回路モジュールへの動作電源の電源供給が断たれる。
キャッシュメモリ３は、中央処理装置２で処理される命令を格納するための命令キャッシュ５、演算対象となるデータを格納するデータキャッシュ６、及びキャッシュメモリの制御を行うキャッシュコントローラ４を含む。
マイクロコンピュータ１に含まれる周辺回路は、例えば、クロック・パルス・ジェネレータ（ＣＰＧ）１１、割り込みコントローラ（ＩＮＴＣ）１２、シリアル通信インタフェース（ＳＣＩ）１３、リアル・タイム・クロック（ＲＴＣ）１４、タイマ・ユニット（ＴＭＵ）１５等とされる。
外部バス１９には、ランダム・アクセス・メモリ（ＲＡＭ）や、リード・オンリー・メモリ（ＲＯＭ）などのメモリ１０、更に、特に図示はしないが、データの入出力装置、ディスプレイ装置等の周辺回路が接続される。
中央処理装置２で実行される命令のアドレスは内部バス１６を介してキャッシュメモリ３内の命令キャッシュ５に取り込まれる。命令キャッシュ５において当該アドレスに対応した命令が格納されている時は当該アドレスに対応した命令が中央処理装置２に転送され、転送された命令は中央処理装置２にフェッチされる。中央処理装置２内では、フェッチした命令を解読し、命令に応じてデータ演算処理等を行う。また、中央処理装置２でのデータ演算処理等に使用されるデータ用のアドレスは内部バス１６を介してキャッシュメモリ３内のデータキャッシュ６に取り込まれる。データキャッシュ６において当該アドレスに対応したデータが格納されている時は当該アドレスに対応したデータが中央処理装置２に転送され、転送されたデータが中央処理装置２にフェッチされる。中央処理装置２は、フェッチしたデータをデータ演算処理等に用いる。中央処理装置２から供給されたアドレスに対応する命令またはデータがキャッシュメモリ３内に格納されていない場合、キャッシュコントローラ４の指示に従ってバス・ステート・コントローラ７がメモリ１０をアクセスし、それによって得られた命令やデータが、キャッシュメモリ３に格納されると共に中央処理装置２にフェッチされる。
第２図は、不揮発性メモリを含む４ウェイ・セットアソシエイティブ方式キャッシュメモリ３０１の構成の一例を示す。同図に示されるキャッシュメモリは、特に制限されないが、前記キャッシュメモリ３における命令キャッシュ５又はデータキャッシュの一例を構成する。
第２図において、４ウェイのうち１つのウェイ（Ｗａｙ３）全てが前記に記したような電源端子Ｖｃｃからの電源停止後であってもデータを保持しつづけることの可能な、例えば、フラッシュメモリのような電気的に消去及び書き込み可能な不揮発性メモリＮＶＭによって構成される。その他のウェイ（Ｗａｙ０〜Ｗａｙ２）は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などの揮発性メモリＶＭから構成される。
キャッシュメモリ３０１内の各ウェイ（Ｗａｙ０〜Ｗａｙ３）は、制御ビット群３０、３４、３８、４２と、メモリに対応したタグ（ｔａｇ）情報の格納されているタグ（ｔａｇ）部３１、３５、３９、４３と、更に、データを格納するためのデータアレイ３２、３６、４０、４４と、ウェイの制御を行うウェイ制御回路３３、３７、４１、４５とを有している。前記制御ビット群３０、３４、３８、４２及びタグ（ｔａｇ）部３１、３５、３９、４３はアドレスアレイに含まれる。更に、制御ビット群にはバリッド（Ｖａｌｉｄ）ビットが含まれる。
ここで、中央処理装置２から発行されるアドレスは例えば３２ビットとして例示される。３２ビットのうち上位２０ビットをタグ部（ｔａｇ）２０、下位４ビットをオフセット部（ｏｆｆｓｅｔ）２２とする。また更に８ビットのインデックス部（Ｉｎｄｅｘ）２１を有する。８ビットのインデックス部２１では、各ウェイ内のエントリアドレスを示すことが出来る。更にこれはインデックスデコーダ２３によってデコードされ、その結果に応じてウェイ毎のエントリラインが選択される。上記のようにインデックス部２１が８ビットであるのならば、０〜２５５までの２５６列のエントリアドレスを示すことが可能である。
キャッシュメモリ３０１に含まれるＬＲＵ（Ｌｅａｓｔ−Ｒｅｃｅｎｔｌｙ−Ｕｓｅｄ）制御回路２８では、ＬＲＵエントリを示すために各エントリアドレスと各ウェイの中でのデータの新旧比較を行うことが可能なＬＲＵフィールド２９を有する回路構成になっている。ＬＲＵアルゴリズムとは、各ウェイの同一のエントリ番号を有するエントリ間で、一番古くアクセスされたエントリを書き換えの対象とし、アクセスされた順序を保持するＬＲＵフィールド２９によって表現される。ここでは例として４−ウェイのキャッシュメモリ３０１内での新旧比較を表現することが出来るよう各エントリ毎に６ビットのフィールド２９を有している。６ビットのＬＲＵフィールド２９は以下のような関係を示す。ここで示されるウェイは、Ｗａｙ０〜Ｗａｙ３の４−ウェイで構成されている。ウェイＷａｙ０〜Ｗａｙ２は、前述しているように、揮発性メモリＶＭで構成され、ウェイＷａｙ３は不揮発性メモリＮＶＭによって構成されている。
前記ＬＲＵビット０〜５は以下のような意味を持つ。
（１）ＬＲＵビット０
０；Ｗａｙ１がＷａｙ０より最近アクセスされた。
１；Ｗａｙ０がＷａｙ１より最近アクセスされた。
（２）ＬＲＵビット１
０；Ｗａｙ２がＷａｙ０より最近アクセスされた。
１；Ｗａｙ０がＷａｙ２より最近アクセスされた。
（３）ＬＲＵビット２
０；Ｗａｙ３がＷａｙ０より最近アクセスされた。
１；Ｗａｙ０がＷａｙ３より最近アクセスされた。
（４）ＬＲＵビット３
０；Ｗａｙ２がＷａｙ１より最近アクセスされた。
１；Ｗａｙ１がＷａｙ２より最近アクセスされた。
（５）ＬＲＵビット４
０；Ｗａｙ３がＷａｙ１より最近アクセスされた。
１；Ｗａｙ１がＷａｙ３より最近アクセスされた。
（６）ＬＲＵビット５
０；Ｗａｙ３がＷａｙ２より最近アクセスされた。
１；Ｗａｙ２がＷａｙ３より最近アクセスされた。
前記ＬＲＵ制御部２８内には、このＬＲＵビット０〜５を用いて常に不揮発性メモリＮＶＭにより構成されたウェイを最新である状態に設定することが可能な制御論理が含まれる。つまり、ウェイＷａｙ３を上記不揮発性メモリＮＶＭと仮定すると、ＬＲＵビット２、４、５を”０”と設定することで、ウェイＷａｙ３が有する全てのエントリについては常に他のウェイ（Ｗａｙ０〜Ｗａｙ２）のエントリよりも最新であるということを設定することが可能になる。また、中央処理装置２が実行するソフトウエアの論理アルゴリズムについて、前述している（ａ）最も最後に参照されたものからリプレースするＬＲＵのほかには、（ｂ）候補の中からランダムに対象を選択するランダム（ｒａｎｄｏｍ）、（ｃ）最初にロードされたものからリプレース（書き換え）するＦＩＦＯ、等があり夫々の論理アルゴリズムの機構に従いリプレースを行えるという自由度も保証できる。
また、前記ＬＲＵ制御部２８には更に、各ウェイ毎に設定可能なディスエーブル（Ｄｉｓａｂｌｅ）ビット４７が接続されている。ディスエーブルビット４７が論理値“１”の場合ウェイ自身が無効であり、論理値“０”の時にはウェイ自身が有効であるということを前提としている。また、ディスエーブルビット４７が論理値“１”であるウェイについてはロックビットが論理値“１”に設定され、下記に示す全バリッドビット３０、３４、３８、４２の値が強制的に論理値“０”として扱われることで、無効ウェイが使用されてしまわないようにしている。
各ウェイ（Ｗａｙ０〜Ｗａｙ３）には制御ビット列としてインデックス毎に（換言すればインデックスアドレス毎に）バリッドビット３０、３４、３８、４２を有している。インデックス部２１で示される、あるエントリのバリッドビット３０、３４、３８、４２が論理値“０”の時、インデックス部２１で選択されたあるエントリのタグ部２０とデータアレイ３２、３６、４０、４４のデータが有効ではないことを示し、バリッドビット３０、３４、３８、４２が論理値“１”の時、タグ部２０及びデータアレイ３２、３６、４０、４４に格納されているデータが有効なデータであることを示す。また、前述した不揮発性メモリＮＶＭ及び揮発性メモリＶＭで構成された本願構成であるキャッシュメモリ３０１が行うキャッシュ動作時においては、ウェイＷａｙ３内に含まれる各エントリのバリッドビット３０、３４、３８、４２は常に論理値“１”で固定されており、常にアクセスが可能となっている。
この不揮発性メモリＮＶＭへは、図示はしないがマイクロコンピュータ１、若しくは、マイクロコンピュータ１の外部に含まれる制御部によって、通常のＳＲＡＭ等で構成されたキャッシュメモリ３０１へのデータライト動作・データリード動作とは別の制御動作として、不揮発性メモリＮＶＭで構成されたキャッシュメモリのエントリに対してデータの書き込み及び書き換えが行われる。
更に、各ウェイ毎にＬＲＵ制御回路２８に接続されたロックビット列４６を有し、ロックビット４６によってその対象となるウェイがロックされているかを示すことが可能である。つまり、ロックすることでウェイ内のタグ情報やデータをキャッシュメモリ３０１内に保持するように格納することが可能になる。よって、不揮発性メモリＮＶＭで構成されたウェイＷａｙ３全体をロックすることで、このウェイＷａｙ３に対しての不必要なデータ更新動作を行うことを抑制することが可能になる。不揮発性メモリＮＶＭで構成されたキャッシュメモリ３０１内のウェイＷａｙ３へのデータ書き込み動作はキャッシュコントローラ４以外の回路、つまり前述した制御部によってキャッシュ動作におけるデータライト動作とは別の動作として、データの書き込み及び書き換え制御が行われる。ここで述べられているキャッシュ動作におけるデータ書き換え動作は、キャッシュメモリとして一般的に用いられているＳＲＡＭのような揮発性メモリＶＭに対してのものとする。また、前述のように各ウェイ全体をロックするためのウェイと同数のロックビット４６を有するだけでなく、あるエントリ毎にロックすることのできるエントリ数と同数のロックビット４６を有することも可能である。
尚、第２図にはキャッシュヒット、キャッシュミスに対するウェイのデータ選択などに関する構成は図示を省略してある。
第３図は、第２図に示す不揮発性メモリＮＶＭによって構成されたウェイ（Ｗａｙ３）を例として、アドレスアレイに含まれるバリッドビット４２とタグ部４３、及び、データアレイ４４と、それに対応したメモリ１０との関係を示す。アドレスアレイにはタグ部４３に格納されているアドレス情報が、また、データアレイ部にはそのタグ部４３のアドレス情報に対応したメモリ１０のデータが格納されている。そのため、キャッシュメモリ３０１内に必要なデータが格納されていることを確認することができれば、中央処理装置２はメモリ１０に対してのアクセスを行うことなくキャッシュメモリ３０１に対してのみアクセスを行えばよい。そのため、アクセススピードが速くなる。
第４図は、第２図を例としてキャッシュメモリ３に対するデータリード動作における制御フローを示す。まず、中央処理装置２からのリード命令を受け、インデックス部２１の情報に従いキャッシュメモリ３のエントリを選択する（Ｓ１）。次に、バリッドビット部３０、３４、３８、４２の値を調べ、その選択されたエントリが有効であるかを確認する（Ｓ２）。更に、タグ部２０とタグ部３１、３５、３９、４３を比較しその選択されたエントリのタグ部３１、３５、３９、４３の何れかと一致しているかを確認する（Ｓ２）。そこで、選択されたエントリがバリッドビット部３０、３４、３８、４２によって有効でないことが示されていた時、または、選択されたエントリのタグ部３１、３５、３９、４３の何れとも一致していない時、ミスヒット（キャッシュミスヒット）となる（Ｓ４）。逆に、選択されたエントリが有効であり、タグ部３１、３５、３９、４３の何れかと一致していると示された時、キャッシュヒットであり、その選択されたエントリから必要なデータが読み出される（Ｓ３）。エントリが有効でない、若しくは選択されたエントリのタグ部３１、３５、３９、４３の何れとも不一致のためミスヒットとなった場合は、外部に接続されたメモリ１０から必要なデータを取り込み、その際にＬＲＵ論理アルゴリズムによって選択されたウェイのキャッシュメモリのエントリに対して、データの書き換え動作を行う。特に、不揮発性メモリＮＶＭによって構成されたキャッシュエントリに対しては、一般的なキャッシュメモリにおけるデータライト動作のような書き込み動作は制限されているためデータの更新動作は行われない。
第５図は、第２図を例としてキャッシュメモリ３に対するデータライト動作における制御フローを示す。データリード動作と同様に中央処理装置２からのライト命令を受け、インデックス部２１の情報に従いキャッシュメモリ３のエントリを選択する（Ｓ１１）。次に、バリッドビット部３０、３４、３８、４２が無効と示されている時、またはバリッドビット部３０、３４、３８、４２は有効であるがタグ部２０とタグ部３１、３５、３９、４３との比較を行い（Ｓ１２）、比較結果が、何れとも一致していなかった時、ライト動作はミスヒットとされる（Ｓ１５）。また、タグ部３１、３５、３９、４３の何れかと一致している場合はその選択されたエントリが不揮発性メモリＮＶＭによって構成されているウェイＷａｙ３であるかを確認する（Ｓ１３）。要するにキャッシュメモリの制御部はキャッシュメモリ内に格納しているタグ情報と前記ＣＰＵから出力されるアドレス情報に含まれるタグ情報とを比較する時に、前記ウェイＷａｙ３が不揮発性メモリによって構成されているかについても併せて判別する。もしエントリのタグ部３１、３５、３９、４３の何れかと一致しているが、そのキャッシュメモリ３のエントリが不揮発性メモリＮＶＭによって構成されているウェイＷａｙ３であるならば、本願においては不揮発性メモリＮＶＭにより構成されたウェイＷａｙ３に対しては一般的なキャッシュメモリ３におけるデータライト動作において書き込みを行わないことを前提としているため、不揮発性メモリＮＶＭで構成されたウェイＷａｙ３に対しての書き込みは認められない。例えば、前記ステップＳ１３におけるの判別結果“Ｙｅｓ”は一つの例外処理要因とされ、キャッシュメモリから割込みコントローラ１２に例外処理要求信号（図示せず）が伝達される。これにより、その例外処理要因に応じた例外処理が実行されることになる。尚、例外処理は優先度の比較的低い所謂割込み処理であってもよい。
前記バリッドビット部３０、３４、３８、４２が有効であり、タグ部３１、３５、３９、４３の何れかと一致しており、更に選択されたエントリが不揮発性メモリＮＶＭによって構成されていない場合は、データライト動作が行われる（Ｓ１４）。また、バリッドビット部３０、３４、３８、４２が無効若しくはタグ部３０、３４、３８、４２の何れとも不一致のためデータライト動作が前述のミスヒットである場合（Ｓ１５）は、外部メモリ１０へアクセスを行い、更にＬＲＵ論理アルゴリズムにより選択されたキャッシュメモリ３のエントリに対してデータの更新動作を行う。またこの時、不揮発性メモリＮＶＭによって構成されたウェイＷａｙ３のエントリについてはＬＲＵ論理アルゴリズムを前述したように、常に最新の情報であることを示す状態に設定している。そのため、このキャッシュメモリ３におけるデータライト動作において、Ｗａｙ３はリプレースの対象とならないため、エントリ内のデータが他のデータへ置き換えられることはない。
第６図は、揮発性メモリＶＭによって構成されるウェイＷａｙ０〜Ｗａｙ２のデータアレイ３２、３６、４０を、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）によって構成した場合の一例を示している。各データアレイ３２、３６、４０は、複数の相補ビット線対と、複数のワード線と、上記複数の相補ビット線対と上記複数のワード線に結合される複数のスタテック型メモリセルＭＣとを含む。第６図は、複雑さをさけるため、１つのスタテック型メモリセルＭＣと、非反転ビット線ＢＬと反転ビット線／ＢＬを含む相補ビット線対と、１つのワード線ＷＬの結合を示している。メモリセルＭＣは、ワード線ＷＬにそのゲート電極が結合され、そのソース・ドレイン経路の一端が相補ビット線ＢＬ，／ＢＬとに結合された選択ＭＯＳＦＥＴＱ１およびＱ２と、一対のＣＭＯＳインバータの入力と出力とが交差結合されたフィリップ・フロップ回路の様なデータ記憶部とを有する。上記一対のＣＭＯＯＳインバータの各々は、そのソース・ドレイン経路の一端が電源電位Ｖｄｄに結合されたところの負荷を構成する負荷ＭＯＳＦＥＴＱ３又はＱ４、及び、上記負荷ＭＯＳＦＥＴＱ３又はＱ４のソース・ドレイン経路の他端と接地電位Ｖｓｓとの間にそのソース・ドレイン経路が結合されたところの駆動ＭＯＳＦＥＴＱ５又はＱ６とを有し、負荷ＭＯＳＦＥＴＱ３又はＱ４と駆動ＭＯＳＦＥＴＱ５又はＱ６との結合部は上記選択ＭＯＳＦＥＴＱ１又はＱ２のソース・ドレイン経路の他端に結合される。上記メモリセルＭＣに対しローレベル”０”の情報を書き込む場合、特に制限されないが、ワード線ＷＬをハイレベルの選択状態とすることにより選択ＭＯＳＦＥＴＱ１およびＱ２を導通状態とすると共に、相補ビット線ＢＬ，／ＢＬをローレベル“０”，ハイレベル“１”とする。それにより、駆動ＭＯＳＦＥＴＱ５が導通状態とされ、駆動ＭＯＳＦＥＴＱ６が非導通状態とされることにより、メモリセルＭＣに情報”０”が書き込まれる。一方、上記メモリセルＭＣに対しハイレベル”１”の情報を書き込む場合、特に制限されないが、ワード線ＷＬをハイレベルの選択状態とすることにより選択ＭＯＳＦＥＴＱ１およびＱ２を導通状態とすると共に、相補ビット線ＢＬ，／ＢＬをハイレベル“１”，ローレベル“０”とする。それにより、駆動ＭＯＳＦＥＴＱ６が導通状態とされ、駆動ＭＯＳＦＥＴＱ５が非導通状態とされることにより、メモリセルＭＣに情報”１”が書き込まれる。メモリセルＭＣに格納された情報を読み出す場合、ワード線ＷＬを選択状態として、上記選択ＭＯＳＦＥＴＱ１及びＱ２を導通状態としてメモリセルＭＣの状態を相補ビット線ＢＬ，／ＢＬに読み出し、それを図示されないセンスアンプによって増幅する事によってメモリセルＭＣに格納された情報が読み出される。
第７図は、不揮発性メモリＮＶＭによって構成されるウェイＷａｙ３のデータアレイ４４を、マスクＲＯＭ（リード・オンリー・メモリ）によって構成した場合の情報“１”および“０”の状態を示す回路図を示す。データ線ＤＬ１とワード線ＷＬとの交差位置にはメモリセルが配置され、データ線ＤＬ２とワード線ＷＬとの交差位置にはメモリセルが配置されていない。即ち、記憶情報“１”は、特に制限されないが、ワード線ＷＬに結合されたゲートと、データ線１ＤＬ１と接地電位Ｖｓｓとの間に結合されたソース・ドレイン経路とを有するメモリセルＭＣを構成するＭＯＳＦＥＴによって表される。特に制限されないが、上記ワード線ＷＬをハイレベル“１”の選択状態とすると、上記メモリセルＭＣを構成するＭＯＳＦＥＴが導通状態となり、所定の電圧値にプリチャージされたデータ線の電位レベルがハイレベル“１”からローレベル“０”へ変更される。この状態が、情報“１”とされる。一方、データ線ＤＬ２とワード線ＷＬとの交差位置で代表されるの如く、記憶情報の“０”は、上記メモリセルＭＣが設けられていないことによって表現される。特に制限されないが、上記ワード線ＷＬをハイレベル“１”の選択状態しても、所定の電圧値にプリチャージされたデータ線ＤＬ２の電位レベルが変更されない。この状態が、記憶情報“０”とされる。
マスクＲＯＭは、マイクロコンピュータなどを製品として出荷する前の製造段階でデータの書き込み設定が行われる。また、１度マスクＲＯＭに対して書き込んだデータについては再度書き換えることが不可能であることから、書き込まれるデータとしては、頻繁に利用されているプログラムのラン・タイム・ルーチンなどバグ発生の可能性の少ないものをデータとしてマスクＲＯＭに対して焼き付けるとよい。
第８図は、不揮発性メモリＮＶＭによって構成されるＷａｙ３のデータアレイ４４を電気的に消去及び書き込み可能な不揮発性メモリセルＭＣを有するフラッシュメモリで構成した場合のメモリセルＭＣを示す回路図を示す。メモリセルＭＣは、コントロールゲートＣＧ、フローティングゲートＦＧ、データ線ＤＬ、ワード線ＷＬ、及びソース線ＳＬにより構成される。フローティングゲートＦＧに電荷を蓄積し、閾値電圧を変化させる。読み出しの際にコントロールゲートＣＧにゲート電圧をかけ、ソース・ドレイン間の電流量によって記憶情報“０”、“１”の判定が可能になる。また、図示はしないが、フラッシュメモリ以外で電源供給停止後に再度電源投入した際にデータを保持している不揮発性メモリＮＶＭとしては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＭＲＡＭ、強誘電体メモリ（ＦＲＡＭ）等があり、これらの不揮発性メモリＮＶＭの何れかによって若しくはいくつかの組み合わせによってキャッシュメモリに利用可能な不揮発性メモリＮＶＭとして構成することが可能である。また、これら不揮発性メモリＮＶＭを使用するときには、これらの不揮発性メモリＮＶＭに対応した制御部を半導体集積回路の内部若しくは別に有する必要があり、電気的に内部データの書き換えを行う。
第９図及び第１０図は、揮発性メモリＶＭによって構成されるウェイＷａｙ３のデータアレイ４４を、強誘電体メモリ（ＦＲＡＭ）で構成した場合のメモリセルＭＣの回路図を示す。
第９図に示されるメモリセルＭＣは、ワード線ＷＬに結合されたゲート及びビット線ＢＬと強誘電体容量ＦＣの一端との間に結合されたソース・ドレイン経路を有する選択ＭＯＳＦＥＴＱ１０とから構成され、強誘電体容量ＦＣの他端はプレート線ＰＬに結合される。
第１０図に示されるメモリセルＭＣは、上記第９図に示されるメモリセルＭＣを２つ用いて１つのメモリセルＭＣを構成した場合の回路例を示している。すなわち、メモリセルＭＣは、ワード線ＷＬに結合されたゲート及び非反転ビット線ＢＬと強誘電体容量ＦＣ１の一端との間に結合されたソース・ドレイン経路を有する選択ＭＯＳＦＥＴＱ１１とから構成される第１記憶部と、ワード線ＷＬに結合されたゲート及び反転ビット線／ＢＬと強誘電体容量ＦＣ２の一端との間に結合されたソース・ドレイン経路を有する選択ＭＯＳＦＥＴＱ１２とから構成される第２記憶部とから構成され、強誘電体容量ＦＣ１及びＦＣ２のそれぞれの他端はプレート線ＰＬに結合される。上記第１記憶部と上記第２記憶部には、相補的なデータ、すなわち、ハイレベル“１”及びローレベル“０”、または、ローレベル“０”及びハイレベル“１”の様なデータが記憶される。このメモリセルＭＣからのデータ読み出しは、ワード線ＷＬをハイレベルのような選択電位として、選択ＭＯＳＦＥＴＱ１１及びＱ１２を導通状態として、相補ビット線対ＢＬ，／ＢＬに現れた電位を差動アンプからなるセンスアンプによって増幅する事によって行われる。一方、メモリセルＭＣへのデータの書き込みは、ワード線ＷＬをハイレベルのような選択電位として、選択ＭＯＳＦＥＴＱ１１及びＱ１２を導通状態として、相補ビット線対ＢＬ，／ＢＬに、ハイレベル“１”及びローレベル“０”、または、ローレベル“０”及びハイレベル“１”を供給することによって強誘電体容量ＦＣ１及びＦＣ２に異なる分極を生じさせることによって行われる。また、ダイレクト・ランダム・アクセス・メモリ（ＤＲＡＭ）と異なりキャパシタの一端がプレート線ＰＬに接続されていることにより行単位で電位を変化させてデータの読み出し、及び正・負両方の分極を起こすようにしている。メモリセルＭＣに対してのデータの書き込みは、ビット線Ｂとプレート線ＰＬの電位を“Ｈ”または“Ｌ”とする事で強誘電体キャパシタに正または負の電圧を加えることによって実現される。
第１１図は、本発明のキャッシュメモリ３を有するマイクロコンピュータ１を搭載したプロセッサを組み込んだ代表的な応用製品例として、移動携帯通信機器を示す。
ベースバンド回路部に接続したプロセッサはＲＯＭ、ＲＡＭまたはＥＥＰＲＯＭ等のメモリ部と接続し、必要データを保持し効果的に他の回路モジュールとのアクセスを行う。移動携帯通信機器は、更に、電源スウィッチを有し、このスウィッチを入れることで図示しないバッテリーから電源（Ｖｃｃ）が各回路モジュールに対して供給される。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しないは範囲において種々変更可能であることは言うまでもない。
例えば、上記実施例では、複数ウェイによって構成されたセットアソシアティブ形式のキャッシュメモリの場合について説明したが、ダイレクトマップ形式のものを用いることも可能である。ダイレクトマップ形式とする場合には、ウェイ全体を不揮発性メモリＮＶＭ若しくはウェイ全体を揮発性メモリＶＭによって構成するのではなく、ウェイの一部のエントリについて不揮発性メモリＮＶＭによって構成し、残りの部分については揮発性メモリＶＭによって構成する。
また別のものとしては、上記実施例では１ウェイ全体が不揮発性メモリＮＶＭによって構成されている場合について説明したが、複数ウェイを有するキャッシュメモリで一つ以上のウェイが不揮発性メモリＮＶＭで構成されているもの、１つのウェイのうちある一部分のみ、例えばタグ部のみが不揮発性メモリＮＶＭにより構成されているもの、又は、複数のエントリラインが不揮発性メモリＮＶＭによって構成されているものを用いることも可能である。キャッシュメモリの一部分を不揮発性メモリＮＶＭによって構成することで、任意のデータ量を格納し続けることが可能になる。また、保持しつづけたいデータが多量でない場合にもそのデータ量に対応した必要な量のキャッシュエントリを不揮発性メモリＮＶＭによって構成することできる。
ＣＰＵによるアクセス動作において不揮発性メモリで構成されるウェイについてはデータの読み出しを行い、前記揮発性メモリで構成されるウェイに対してはデータの格納及び読み出しを行うように、予めフラッシュッメモリの動作を規定してよい。
キャッシュメモリのキャッシュ対象とされるプログラムは、望ましくは少なくとも２回以上読み出されるプログラムであるとよい。
更には、上記実施例では、最も最後に参照されたものからリプレースするＬＲＵ論理アルゴリズムによるデータ更新を行う場合について説明したが、そのほかには、ランダム、ＦＩＦＯ、等の論理アルゴリズムを用いることも可能である。これらの論理アルゴリズムから任意の論理アルゴリズムを選択することにより、キャッシュメモリの動作において最適な動作設定を行うことができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
本願に示すキャッシュメモリを有した半導体処理装置において、不揮発性メモリＮＶＭと揮発性メモリＶＭによって構成されたウェイを有し、更には、不揮発性メモリＮＶＭで構成された箇所に対しては内部に中央処理装置等でのデータ処理中に書き換えの起こらないデータを保持させ、ＬＲＵ等の論理アルゴリズムによって必要なデータの喪失を避けることが可能になる。また、データ処理中に１度以上アクセスされ、また、その演算自体にはデータの更新が起こらないものについて不揮発性メモリＮＶＭによって構成された部分に保持しておくことで、キャッシュアクセススピードの高速化を図ることが可能になる。
産業上の利用可能性
中央処理装置とキャッシュメモリとを含む半導体集積回路、特に、不揮発性メモリと揮発性メモリとにより構成されるキャッシュメモリを有するデータ処理装置、マイクロコンピュータ又はマイクロプロセッサとしての半導体集積回路に利用することができる。
【図面の簡単な説明】
第１図は本発明に係るマイクロコンピュータの一実施例のブロック図である。
第２図は不揮発性メモリで構成されたウェイを有する４ウェイ構成のセットアソシアティブ・キャッシュメモリの一実施例のブロック図である。
第３図は不揮発性メモリにより構成されるキャッシュメモリのウェイとメモリマップとの関係を示す説明図ある。
第４図はキャッシュメモリにおけるデータリード動作の制御フローチャートの説明図である。
第５図はキャッシュメモリにおけるデータライト動作の制御フローチャートの説明図である。
第６図はキャッシュメモリに用いられる揮発性メモリのメモリセルを示す回路図である。
第７図はキャッシュメモリに用いられる不揮発性メモリの一例としてマスクＲＯＭのメモリセルを示す回路図である。
第８図はキャッシュメモリに用いられる不揮発性メモリの別の一例としてフラッシュメモリのメモリセルを示す回路図である。
第９図はキャッシュメモリに用いられる不揮発性メモリの更に別の一例として強誘電体メモリ（ＦＲＡＭ）のメモリセルを示す回路図である。
第１０図は強誘電体メモリ（ＦＲＡＭ）のメモリセルの更に別の一例を示す回路図である。
第１１図は本発明のキャッシュメモリを有するマイクロコンピュータを含むデータ処理装置の一実施例のシステム図である。
Claims (10)
- 複数のウェイを有するキャッシュメモリと、
上記キャッシュメモリに対し信号を出力することが可能な中央処理装置とを有し、
前記キャッシュメモリは、前記半導体集積回路への電源電位の供給が停止された後、次の前記半導体集積回路への電源電位の供給の時に元のデータの保持が可能な不揮発性メモリと、上記半導体集積回路への電源電位の供給の停止によってデータの保持が不可能な揮発性メモリとを含み、
前記複数のウェイにおける一部のウェイが、前記不揮発性メモリによって構成される半導体集積回路。 - 前記半導体集積回路は、更に、上記前記中央処理装置と前記キャッシュメモリとに結合された内部バスと、前記内部バスに結合されたバスコントローラと、前記バスコントローラに結合され、かつ、上記半導体集積回路に結合されるべき外部バスと結合されるべきバスインタフェース回路と、を有する半導体集積回路であって、
前記不揮発性メモリは、前記半導体集積回路への電源電位の供給が停止された後、前記半導体集積回路への電源電位の供給が開始されて前記記半導体集積回路が起動された際に前記中央処理装置によって実行されるべき命令と、マイクロプロセッサ制御用言語によって記載されたプログラムのうち複数回読み出されるプログラムと、プログラムのラン・タイム・ルーチンのうちの一つ又は複数を記憶する請求の範囲第１項記載の半導体集積回路。 - 前記不揮発性メモリは、マスクＲＯＭ（リード・オンリー・メモリ）、強誘電体メモリ、電気的に消去及び書き込み可能な不揮発性メモリの何れか一つにより構成される請求の範囲第１項記載の半導体集積回路。
- 前記キャッシュメモリは、前記中央処理装置のデータリード動作のとき、前記中央処理装置から出力されたエントリ情報と各ウェイに格納されている情報とを比較し、その情報が一致している場合はその一致しているエントリ情報を有したエントリに格納されているデータを前記中央処理装置へ転送し、
前記中央処理装置のデータライト動作のとき、前記中央処理装置から出力されたエントリ情報と前記揮発性メモリで構成されたキャッシュメモリのウェイに格納されているエントリ情報とを比較し、その情報が一致している場合はその一致しているエントリ情報を有したエントリに対してデータの書き込みを行う請求の範囲第３項記載の半導体集積回路。 - 中央処理装置と、
複数のウェイを有するキャッシュメモリと、
内部バスと、
複数のメモリとを有する半導体集積回路であって、
前記キャッシュメモリは、前記半導体集積回路への電源の供給中断後もデータの保持が可能な不揮発性メモリと、前記半導体集積回路への電源の供給中断後データが保持されない揮発性メモリとを含み、
前記キャッシュメモリの少なくとも１つのウェイは、前記不揮発性メモリによって構成され、
前記不揮発性メモリは、前記中央処理装置の命令実行中に、上記中央処理装置から複数回アクセスされるプログラム又はデータをあらかじめ格納する半導体集積回路。 - 前記不揮発性メモリは、マスクＲＯＭ（リード・オンリー・メモリ）、強誘電体メモリ、電気的に消去及び書き込み可能な不揮発性メモリのうちの何れか一つにより構成される請求の範囲第５項記載の半導体集積回路。
- 前記半導体集積回路は、更に、キャッシュメモリ制御部を有し、
前記キャッシュメモリ制御部は、前記キャッシュメモリ内に格納している情報と前記中央処理装置から与えられるアドレス情報とを比較する時に、前記キャッシュメモリが前記不揮発性メモリによって構成されているかについても併せて判別し、
前記不揮発性メモリは、更に、電源供給が停止された後、起動された際に実行されるべき命令と、マイクロプロセッサ制御用言語によって記載されたプログラムのうち少なくとも２回以上は読み出されるプログラムと、プログラムのラン・タイム・ルーチンとのうちの何れか一つ以上を記憶する請求の範囲第６項記載の半導体集積回路。 - 中央処理装置と、
キャッシュメモリと、
内部バスとを有し、
前記中央処理装置は、前記内部バスを介して前記キャッシュメモリに接続され、
前記キャッシュメモリは、電源供給停止後に再び電源を投入しても以前に書き込まれたデータを保持し続けることが可能な不揮発性メモリと、電源供給停止した時に保持していたデータが消去されてしまう揮発性メモリとで構成され、
前記キャッシュメモリは、少なくとも一つ以上の前記不揮発性メモリで構成されたウェイと、少なくとも一つ以上の前記揮発性メモリで構成されたウェイとを有し、
前記キャッシュメモリは、前記不揮発性メモリで構成されるウェイではデータの読み出しを行い、前記揮発性メモリで構成されるウェイではデータの格納及び読み出しを行う半導体集積回路。 - 前記不揮発性メモリは、マスクＲＯＭ（リード・オンリー・メモリ）、強誘電体メモリ、電気的に消去及び書き込み可能な不揮発性メモリのうちの何れか一つにより構成される請求の範囲第８項記載の半導体集積回路。
- 中央処理装置と、
キャッシュメモリと、
内部バスと、
複数のメモリとを有し、
前記キャッシュメモリは電源供給中断後においてデータの保持が可能な不揮発性メモリと、データが保持されない揮発性メモリとで構成され、
前記不揮発性メモリには、前記中央処理装置からの命令実行中に少なくとも２回以上はアクセスされるプログラム又はデータをあらかじめ格納しており、
前記キャッシュメモリは、複数のエントリを有し、
前記エントリのうち少なくとも一つ以上のエントリは、前記不揮発性メモリに格納される半導体集積回路。
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