DE102013105907A1

DE102013105907A1 - Magneto-resistive Speichervorrichtung mit Source-Leitungs-Spannungsgenerator

Info

Publication number: DE102013105907A1
Application number: DE102013105907A
Authority: DE
Inventors: Sang-Kyu Kang; Hye-jin Kim; Dong-Hyun SOHN; Dong-Min Kim; Kyu-Chan Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2012-06-12
Filing date: 2013-06-07
Publication date: 2013-12-12
Anticipated expiration: 2033-06-08
Also published as: KR20130139066A; TW201351407A; US20130329489A1; DE102013105907B4; CN103489474B; CN103489474A; JP2013257932A; US9036406B2

Abstract

Ein MRAM (1000) weist eine Speicherzellenmatrix (1500) von Spin-Transfer-Torque-Magnetoresistiven-Random-Access-Speicherzellen (STT-MRAM-Zellen) und eine Source-Leitung auf, die gemeinsam mit der Mehrzahl von STT-MRAM-Zellen verbunden ist. Ein Source-Leitungs-Spannungsgenerator (1400) erzeugt als Antwort auf eine externe Netzspannung eine Source-Leitungs-Treiberspannung (VSL) und stellt die Source-Leitungs-Treiberspannung (VSL) der Source-Leitung bereit.

Description

QUERVERWEIS AUF VERWANDE ANMELDUNGEN
Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2012-0062775 , eingereicht am 12. Juni 2012, deren Offenbarung hiermit durch Bezugnahme in vollem Umfang mit aufgenommen wird.
HINTERGRUND
Ausführungsformen der erfinderischen Idee beziehen sich auf nicht-flüchtige Speichervorrichtungen und insbesondere auf Magneto-Resistive-Random-Access-Speichervorrichtungen (MRAM-Vorrichtungen), die Spin-Transfer-Torque-(STT)-Typ-MRAM-Zellen oder STT-MRAM-Zellen umfassen.
Das Design und die Entwicklung von herkömmlichen Halbleitervorrichtungen sind durch fortdauernde Anforderungen an eine erhöhte Speicherzellenintegrationsdichte (z. B. eine Anzahl von Speicherzellen pro beliebiger Einheit eines Bereichs), eine größere Datenspeicherkapazität und eine erhöhte Datenverarbeitungsgeschwindigkeit und Bandbreite gekennzeichnet. Der Magneto-Resistive-Random-Access-Speicher (MRAM) erfüllt diese Anforderungen. Ein MRAM speichert Daten entsprechend zweier oder mehrerer resistiver Zustände, die in jeder MRAM-Zelle mit einem resistiven Element in Verbindung stehen. Unterschiedliche resistive Zustände können für das resistive Element (z. B. einen magnetischen Körper) einer MRAM-Zelle durch Steuern seiner magnetischen Polarität definiert werden.
Jüngst ist die Nachfrage nach kleinen, zuverlässigen, nicht-flüchtigen Speichervorrichtungen mit einem geringen Leistungsverbrauch bei bestimmten mobilen Vorrichtungen besonders hoch. Folglich nähert sich die Forschung einem MRAM, wobei dieser in mobilen Vorrichtungsanwendungen verwendet wird, die eine hohe Verarbeitungsdatengeschwindigkeit und einen geringen Leistungsverbrauch erfordern.
KURZFASSUNG
Ausführungsformen der erfinderischen Idee sehen eine Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) vor, die einen Source-Leitungs-Spannungsgenerator aufweist, der in einem Speicherchip angeordnet ist, sowie ein Speichersystem mit diesem Typ von MRAM.
Bei einer Ausführungsform sieht die erfinderische Idee eine Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) vor, die aufweist: Eine Speicherzellenmatrix mit einer Mehrzahl von Spin-Tranfer-Torque-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen) und eine Source-Leitung, die gemeinsam mit der Mehrzahl von STT-MRAM-Zellen verbunden sind, wobei die Speicherzellenmatrix derart konfiguriert ist, dass sie als Antwort auf ein Wortleitungs-Treibersignal und ein Spalten-Auswahlsignal arbeitet, einen Adress-Eingabepuffer, der derart konfiguriert ist, dass er eine Zeilenadresse und eine Spaltenadresse basierend auf einer externen Adresse erzeugt, einen Zeilendecoder, der derart konfiguriert ist, dass er die Zeilenadresse decodiert und das Wortleitungs-Treibersignal basierend auf der decodierten Zeilenadresse erzeugt, einen Spaltendecoder, der derart konfiguriert ist, dass er die Spaltenadresse decodiert und das Spalten-Auswahlsignal basierend auf der decodierten Spaltenadresse erzeugt und einen Source-Leitungs-Spannungsgenerator, der derart konfiguriert ist, dass er eine Source-Leitungs-Treiberspannung als Antwort auf eine externe Netzspannung erzeugt und die Source-Leitungs-Treiberspannung der Source-Leitung bereitstellt.
Bei einer anderen Ausführungsform sieht die erfinderische Idee eine Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) vor, die aufweist: Eine Speicherzellenmatrix mit einer Mehrzahl von Spin-Torque-Transfer-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen), die gemeinsam mit einer Source-Leitung verbunden sind, wobei die Speicherzellenmatrix auf einem Substrat in der Mehrzahl von Bänken angeordnet ist, und jede der Mehrzahl von STT-MRAM-Zellen derart konfiguriert ist, dass sie als Antwort auf ein Wortleitungs-Treibersignal und ein Spalten-Auswahlsignal arbeitet, einen Zeilendecoder, der derart konfiguriert ist, dass er eine Zeilenadresse decodiert und das Wortleitungs-Treibersignal basierend auf der decodierten Zeilenadresse erzeugt, einen Spaltendecoder, der derart konfiguriert ist, dass er eine Spaltenadresse decodiert und das Spalten-Auswahlsignal basierend auf der decodierten Spaltenadresse erzeugt, und einen Source-Leitungs-Spannungsgenerator, der derart konfiguriert ist, dass er der Source-Leitung eine Source-Leitungs-Treiberspannung liefert.
Bei einer weiteren Ausführungsform sieht die erfinderische Idee ein Speichersystem vor, das aufweist: Eine Speicher-Steuereinheit, die derart konfiguriert ist, dass sie eine Adresse und Steuersignale, die einen Betrieb einer Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) steuern, erzeugt, wobei der MRAM eine Speicherzellenmatrix mit einer Mehrzahl von Spin-Transfer-Torque-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen) und eine Source-Leitung, die gemeinsam mit der Mehrzahl von STT-MRAM-Zellen verbunden sind, wobei die Speicherzellenmatrix derart konfiguriert ist, dass sie als Antwort auf ein Wortleitungs-Treibersignal und ein Spalten-Auswahlsignal arbeitet, einen Adress-Eingabepuffer, der derart konfiguriert ist, dass er eine Zeilenadresse und eine Spaltenadresse basierend auf einer externen Adresse erzeugt, einen Zeilendecoder, der derart konfiguriert ist, dass er die Zeilenadresse decodiert und das Wortleitungs-Treibersignal basierend auf der decodierten Zeilenadresse erzeugt, einen Spaltendecoder, der derart konfiguriert ist, dass er die Spaltenadresse decodiert und das Spalten-Auswahlsignal basierend auf der decodierten Spaltenadresse erzeugt und einen Source-Leitungs-Spannungsgenerator, der derart konfiguriert ist, dass er eine Source-Leitungs-Treiberspannung als Antwort auf eine externe Netzspannung erzeugt und die Source-Leitungs-Treiberspannung der Source-Leitung liefert, aufweist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorherigen und weiter Eigenschaften und Vorteile der erfinderischen Idee werden dem Durchschnittsfachmann bei Betrachten von bestimmten Ausführungsformen der in den beigefügten Zeichnungen veranschaulichten erfinderischen Idee ersichtlich werden.
1 ist ein Blockdiagramm einer Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) gemäß einer Ausführungsform der erfinderischen Idee;
2 ist ein Schaltungsdiagramm eines Beispiels einer Speicherzellenmatrix, die in der MRAM-Vorrichtung von der 1 enthalten ist;
3 ist ein Schaltungsdiagramm eines Beispiels einer MRAM-Zelle, die die Speicherzellenmatrix von der 2 bildet;
4 ist ein dreidimensionales Diagramm der MRAM-Zelle von der 3;
5 und 6 sind Diagramme, die Magnetisierungsrichtungen eines Magnetic-Tunnel-Junction-(MTJ)-Elements relativ zu geschriebenen Daten zeigt;
7 ist ein konzeptionelles Diagramm, das ferner einen Schreibebetrieb für die MRAM-Vorrichtung von der 1 veranschaulicht;
8, 9, 10, 11 und 12 sind konzeptionelle Diagramme, die ferner ein MRAM-Element veranschaulichen, das in der Speicherzellenmatrix von der 2 gemäß bestimmter Ausführungsformen der erfinderischen Idee enthalten sein kann;
13 ist ein Schaltungsdiagramm eines Beispiels eines Source-Leitungs-Spannungsgenerators, der in der MRAM-Vorrichtung von der 1 enthalten sein kann;
14 ist ein Schaltungsdiagramm eines weiteren Beispiels des Source-Leitungs-Spannungsgenerators, der in der MRAM-Vorrichtung von der 1 enthalten sein kann;
15 ist ein Schaltungsdiagramm noch eines weiteren Beispiels des Source-Leitungs-Spannungsgenerators, der in der MRAM-Vorrichtung von der 1 enthalten seien kann;
16 ist ein Schaltungsdiagramm eines Spaltendecoders, der in der MRAM-Vorrichtung von der 1 enthalten sein kann;
17 ist ein Blockdiagramm einer MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee;
18 ist ein Layout einer MRAM-Vorrichtung mit einem Source-Leitungs-Spannungsgenerator gemäß einer Ausführungsform der erfinderischen Idee;
19 ist ein Blockdiagramm einer MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee;
20 ist ein Schaltungsdiagramm einer internen Spannungs-Erzeugerschaltung, die in der MRAM-Vorrichtung von der 19 enthalten sein kann;
21, 22 und 23 sind Diagramme, die Speichermodule veranschaulichen, die in einem oder mehreren MRAM-Vorrichtungen gemäß Ausführungsformen der erfinderischen Idee enthalten seien können;
24 ist eine vereinfachte perspektivische Ansicht einer Halbleitervorrichtung mit einer Stapelstruktur mit einer MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee;
25 ist ein allgemeines Blockdiagramm eines Speichersystems mit einer MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee;
26 ist ein Blockdiagramm, das eine Speichervorrichtung veranschaulicht, die eine MRAM-Vorrichtung und eine optische Verbindung gemäß einer Ausführungsform der erfinderischen Idee aufweisen kann;
27 ist ein Blockdiagramm, das ein Informationsverarbeitungssystem veranschaulicht, das eine MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee aufweist; und
28 ist ein Blockdiagramm eines Informationsverarbeitungssystems, das eine MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee aufweisen kann.
DETAILLIERTE BESCHREIBUNG
Bestimme Ausführungsformen der erfinderischen Idee werden nun mit einigen zusätzlichen Details in Bezug auf die beigefügten Zeichnungen beschrieben werden. Jedoch ist es wichtig zu verstehen, dass die erfinderische Idee in vielen unterschiedlichen Formen verkörpert werden kann und nicht als auf nur die veranschaulichten Ausführungsformen limitierend betrachtet werden sollte. Durchgängig durch die Zeichnungen und die schriftlichen Beschreibung werden gleiche Elemente und Eigenschaften mit gleichen Bezugszeichen und Beschriftungen beschrieben.
Es ist selbstverständlich, dass, obwohl die Begriffe erster, zweiter, ect. hier verwendet werden, um unterschiedliche Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt werden. Diese Begriffe werden nur zu Unterscheidung eines Elements von einem anderen verwendet. Beispielsweise könnte ein erstes Element als zweites Element beschrieben werden und in ähnlicher Weise könnte ein zweites Element als ein erstes Element beschrieben werden ohne von der Lehre der erfinderischen Idee abzuweichen.
Es ist selbstverständlich, dass, wenn ein Element als „verbunden mit” oder „gekoppelt mit” einem anderen Element beschrieben ist, es direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder dazwischen liegende Elemente vorhanden seien könne. Im Gegensatz dazu sind, wenn ein Element als „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element bezeichnet ist, keine dazwischen liegende Elemente vorhanden. Weitere Begriffe, die verwendet werden, um das Verhältnis zwischen Elementen zu beschreiben, sollten in einer ähnlichen Weise aufgefasst werden (z. B. „zwischen” versus „direkt zwischen”, „angrenzend” versus „direkt angrenzend” etc.).
Die hier verwendete Fachsprache beabsichtigt nicht die erfinderische Idee zu beschränken. Die Artikel „einer/eine/eines” und „der/die/das” sind Singularformen, da sie einen einzelnen Bezug aufweisen, jedoch sollte die Verwendung der Singularform in dem vorliegenden Dokument nicht das Vorhandensein von mehr als einem Bezug ausschließen. Anders ausgedrückt können Elemente der erfinderischen Idee, die in der Singularform beschrieben sind, einen oder mehrere beziffern, wenn der Inhalt nicht eindeutig etwas anderes angibt. Es ist selbstverständlich, dass die Begriffe „er/sie/es weist auf” und/oder „aufweisend”, wenn sie hier verwendet werden, das Vorhandensein von bestimmten Eigenschaften, Gegenständen, Schritten, Betriebsabläufen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren weiteren Eigenschaften, Gegenständen, Schritten, Betriebsabläufen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
Wenn es nicht anders definiert ist haben alle Begriffe (beinhaltend technische und wissenschaftliche Begriffe), die hier verwendet werden, die gleiche Bedeutung wie gewöhnlich von einem Durchschnittfachmann verstanden, auf den sich diese erfinderische Idee bezieht. Weiterhin ist selbstverständlich, dass Begriffe wie z. B. die in üblichen Wörterbüchern definierten als eine Bedeutung habend interpretiert werden sollten, die einheitlich mit ihrer Bedeutung in Zusammenhang mit der relevanten Technik ist und nicht in einem idealisierten und übermäßig formalen Sinn aufgefasst werden, sofern dies hier nicht explizit so definiert ist.
Die 1 ist ein Blockdiagramm einer Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) 1000 gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 1 weist die MRAM-Vorrichtung 1000 einen Befehlsdecoder 1050, einen Adress-Eingabepuffer 1100, einen Zeilendecoder 1200, einen Spaltendecoder 1300, einen Source-Leitungs-Spannungsgenerator 1400, eine Speicherzellenmatrix 1500, einen Eingabe-/Ausgabe-(E/A)-Leseverstärker 1600 und eine E/A-Schaltung 1700 auf.
Der Befehlsdecoder 1050 kann ein Chipauswahlsignal CSB, ein Zeilenadress-Strobe-Signal RASB, ein Spaltenadress-Strobe-Signal CASB, ein Schreibe-Freigabesignal WEB und ein Takt-Freigabesignal CKE decodieren, unterschiedliche Steuersignale erzeugen und Schaltungsblöcke steuern, die in der MRAM-Vorrichtung 1000 angeordnet sind.
Die Speicherzellenmatrix 1500 weist eine Mehrzahl von Spin-Transfer-Torque-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen) auf und arbeitet als Antwort auf ein Wortleitungs-Treibersignal WL und ein Spalten-Auswahlsignal CSL. Der Adress-Eingabepuffer 1100 kann verwendet werden, um eine Zeilenadresse ADDR_X und eine Spaltenadresse ADDR_Y basierend auf einer externen Adresse ADDR zu erzeugen. Der Zeilendecoder 1200 kann die Zeilenadresse ADDR_X decodieren, die decodierte Zeilenadresse erzeugen und das Wortleitungs-Treibersignal WL erzeugen. Der Spaltendecoder 1300 kann verwendet werden, um die Spaltenadresse ADDR_Y zu decodieren, die decodierte Spaltenadresse zu erzeugen und das Spaltenauswahlsignal CSL basierend auf der decodierten Spaltenadresse erzeugen.
Der Source-Leitungs-Spannungsgenerator 1400 kann verwendet werden, um eine Source-Leitungs-Treiberspannung VSL basierend auf einer externen Leistungs-Versorgungsspannung zu erzeugen, und kann die Source-Leitungs-Treiberspannung VSL einer Source-Leitung der Speicherzellenmatrix 1500 bereitstellen. Wie es in einigen zusätzlichen Details im Folgenden beschrieben ist, können bestimmte (oder alle) der Schaltungsblöcke, die den Source-Leitungs-Spannungsgenerator 1400 realisieren, während eines Standby-Modus oder eines Ausschalt-Modus für das Einzel-Speichersystem deaktiviert werden. Einige oder alle der Schaltungsblöcke, die den Source-Leitungs-Spannungsgenerator 1400 realisieren, können z. B. als Antwort auf ein Modus-Register-Setz-(MRS)-Signal deaktiviert werden.
Der E/A-Leseverstärker 1600 kann verwendet werden, um Daten, die durch die Speicherzellenmatrix 1500 ausgegeben werden, zu verstärken, erste Daten zu erzeugen und Eingabedaten DIN an die Speicherzellenmatrix 1500 zu übertragen. Die E/A-Schaltung 1700 kann verwendet werden, um die Reihenfolge von einer Ausgabe der ersten Daten zu bestimmen, eine parallel/serielle Umwandlung durchzuführen, Ausgabedaten DOUT zu erzeugen, Eingabedaten DIN zu puffern und die gepufferten Eingabedaten DIN dem E/A-Leseempfänger 1600 zu liefern.
Die 2 ist ein Schaltungsdiagramm, das ferner die Speicherzellenmatrix 1500 veranschaulicht, die in der MRAM-Vorrichtung 1000 von der 1 enthalten ist.
In Bezug auf die 2 weist die Speicherzellenmatrix 1500 eine Speicherzellenmatrixeinheit 1510, einen Schreibetreiber 1520, eine Auswahlschaltung 1530 und einen Leseverstärker 1540 auf. So wie in der 2 gezeigt, kann die Speicherzellenmatrixeinheit 1510 mit dem Source-Leitungs-Spannungsgenerator 1400 verbunden sein.
Die Speicherzellenmatrixeinheit 1510 wird im Allgemeinen eine Mehrzahl von Wortleitungen WL1 bis WLm und eine Mehrzahl von Bitleitungen BL1 bis BLn aufweisen und eine Elementspeicherzelle kann zwischen jeder der Wortleitungen WL1 bis WLm und der entsprechenden der Bitleitungen BL1 bis BLn vorgesehen sein. Die Auswahlschaltung 1530 kann verwendet werden, um wahlweise die Bitleitungen BL1 bis BLn mit dem Leseverstärker 1540 als Antwort auf Spaltenauswahlsignale CSL1 bis CSLn zu verbinden. Der Leseverstärker 1540 kann verwendet werden, um eine Differenz zwischen einem Ausgabespannungssignal der Auswahlschaltung 1530 und einer Referenzspannung VREF zu verstärken und, um Ausgabedaten DOUT zu erzeugen.
Sowie ferner in Bezug auf die 13, 14 und 15 beschrieben ist, kann der Schreibetreiber 1430 mit den Bitleitungen BL1 bis BLn verbunden sein und verwendet werden, um einen Programmierstrom basierend auf Schreibedaten zu erzeugen und dann wahlweise den erzeugten Programmierstrom den Bitleitungen BL1 bis BLn bereitzustellen. Um das Magnetic-Tunnel-Junction-(MTJ)-Element zu magnetisieren, das in der Speicherzellenmatrix 1510 angeordnet ist, muss eine Spannung höher als eine Spannung, die auf die Bitleitungen BL1 bis BLn aufgebracht wird, auf eine Source-Leitung SL aufgebracht werden. Der Source-Leitungs-Spannungsgenerator 1400 kann verwendet werden, um eine Source-Leitungs-Treiberspannung VSL zu erzeugen, und die Source-Leitungs-Treiberspannung VSL den jeweiligen Source-Leitungen der Speicherzellenmatrixeinheit 1510 bereitzustellen.
Es wird angenommen, dass die Speicherzellenmatrixeinheit 1510 Zellentransistoren MN11 bis MN1n mit Gates aufweist, die mit der Wortleitung WL1 verbunden sind und MTJ-Elemente MTJ11 bis MTJ1n aufweist, die jeweils zwischen den Zellentransistoren MN11 bis MN1n und den Bitleitungen BN1 bis BNn verbunden sind. Die Source der Zellentransistoren MN11 bis MN1n sind mit einer Source-Leitung SL verbunden. Es wird ferner angenommen, dass die Speicherzellenmatrixeinheit 1510 Zellentransistoren MN21 bis MN2n mit Gates aufweist, die mit einer Wortleitung WL2 verbunden sind, und MTJ-Elemente MTJ21 bis MTJ2n aufweist, die jeweils zwischen den Zellentransistoren MN21 bis MN2n und den Bitleitungen BL1 bis BLn verbunden sind. Die Sources der Zellentransistoren MN21 bis MN2n sind mit einer Source-Leitung SL verbunden. Letztlich wird angenommen, dass, wie insbesondere in dem Beispiel der 2 veranschaulicht ist, die Speicherzellenmatrixeinheit 1510 Zellentransistoren MNm1 bis MNmn mit Gates aufweist, die mit einer Wortleitung WLm verbunden sind, und MTJ-Elemente MTJm1 bis MTJmn aufweist, die jeweils zwischen den Zellentransistoren MNm1 bis MNmn und den Bitleitungen BL1 bis BLn verbunden sind. Auch hier ist die Source mit der Zellentransistoren MNm1 bis MNmn mit einer Source-Leitung SL verbunden.
Die 3 ist ein Schaltungsdiagramm, das ferner als ein Beispiel eine MRAM-Zelle 111 veranschaulicht, die in der Speicherzellenmatrix 1500 von der 2 integriert sein kann.
In Bezug auf die 3 weist die MRAM-Zelle 111 einen Zellentransistor MN11 mit einem NMOS-Transistor und einem MTJ-Element MTJ11 auf. Der Zellentransistor MN11 weist ein Gate, das mit der Wortleitung WL1 verbunden ist und eine Source, die mit der Source-Leitung SL verbunden ist, auf. Das MTJ-Element MTJ11 ist zwischen einer Drain des Zellentransistors MN11 und der Bitleitung BL1 zwischengeschaltet.
Die 4 ist ein dreidimensionales Diagramm, das ferner in einer Ausführungsform eine mögliche Verbindungsstruktur für die MRAM-Zelle 111 von der 3 veranschaulicht.
In Bezug auf die 4 weist das MTJ-Element MTJ11 eine feste („gepinnte”) Schicht (PL) mit einer vordefinierten festen Magnetisierungsrichtung, eine Freischicht (FL), die in der Richtung eines extern aufgebrachten magnetischen Felds magnetisiert ist, und eine Tunnelbarriereschicht (BL) auf, die unter Verwendung einer Isolationsschicht zwischen der festen Schicht PL und der Freischicht FL gebildet ist. Um die Magnetisierungsrichtung der festen Schicht PL festzulegen, kann das MTJ-Element MTJ11 ferner eine anti-ferromagnetische Schicht (nicht dargestellt) aufweisen. Das MTJ-Element MTJ11 von der 4 kann ein MTJ-Element sein, das ein Spin-Torque-Transfer-Magneto-Resistive-Random-Access-Speicher (STT-MRAM-Speicher) bildet.
Um einen Schreibebetrieb des STT-MRAM zu ermöglichen, kann der Zellentransistor MN11 durch Aufbringen einer logischen High-Spannung auf die Wortleitung WL1 eingeschaltet werden und ein Schreibe-Strom kann sodann zwischen der Bitleitung BL1 und der Source-Leitung SL aufgebracht werden. Um einen Lesebetrieb des STT-MRAM zu ermöglichen, kann der Zellentransistor MN11 durch Aufbringen einer logischen High-Spannung auf die Wortleitung WL1 eingeschaltet werden und sodann kann ein Lese-Strom von der Bitleitung BL1 zu einer Source-Leitung SL0 derart aufgebracht werden, dass in der MTJ-Zelle gespeicherte Daten gemäß eines erfassten Widerstands bestimmt werden können.
Die 5 und 6 sind konzeptionelle Diagramme, die ferner eine Magnetisierungsrichtung für ein MTJ-Element während eines Schreibe-Betriebs veranschaulichen. Der Widerstand des MTJ-Elements wird abhängig von der Magnetisierungsrichtung der Freischicht FL variieren. Wenn ein Lese-Strom „I” auf das MTJ-Element aufgebracht wird, wird eine Daten-Spannung entsprechend dem Widerstand des MTJ-Element ausgegeben. Da der Lese-Strom „I” einen Pegel geringer als ein Schreibe-Strom aufweist, wird die Magnetisierungsrichtung der Freischicht FL durch Anwendung des Lese-Stroms „I” nicht umgeschaltet.
In Bezug auf das MTJ-Element der 5 ist die Magnetisierungsrichtung der Freischicht FL dieselbe wie die Magnetisierungsrichtung der festen Schicht PL. Dementsprechend weist das MTJ-Element einen verhältnismäßig geringen Widerstand auf. Diese Bedingung kann derart aufgefasst werden, dass ein gespeicherter Datenwert von „0” angezeigt wird.
In Bezug auf das MTJ-Element von der 6 ist die Magnetisierungsrichtung der Freischicht FL entgegengesetzt der Magnetisierungsrichtung der festen Schicht PL. Dementsprechend weist das MTJ-Element einen verhältnismäßig hohen Widerstand auf. Diese Bedingung kann derart aufgefasst werden, dass sie einen gespeicherten Datenwert von „1” angibt.
Es ist an dieser Stelle zu beachten, dass die in den 5 und 6 veranschaulichte Freischicht FL und die feste Schicht PL der MTJ-Zelle willkürlich als horizontal ausgerichtet angenommen werden. Dies muss nicht der Fall sein. Bei weiteren Ausführungsformen der erfinderischen Idee können z. B. die Freischicht FL und die feste Schicht vertikal ausgerichtet sein.
Die 7 ist ein konzeptionelles Diagramm, das ferner eine Durchführung eines Schreibe-Vorgangs in Bezug auf die MRAM-Vorrichtung von der 1 veranschaulicht.
In Bezug auf die 7 kann die Magnetisierungsrichtung der Freischicht FL gemäß den Richtungen von Schreibeströmen WC1 und WC2 bestimmt werden, die durch ein MTJ-Element fließen. Wenn z. B. der erste Schreibe-Strom WC1 aufgebracht wird, werden freie Elektronen mit derselben Spin-Richtung wie die feste Schicht PL ein Moment auf die Freischicht FL aufbringen. Folglich kann die Freischicht FL „parallel zu” der festen Schicht „PL” magnetisiert werden. Wenn der zweite Schreibe-Strom WC2 aufgebracht wird, werden Elektronen mit einer entgegen gesetzten Spin-Richtung zu der festen Schicht PL zu der Freischicht FL zurückkehren und ein Moment aufbringen. Folglich kann die Freischicht FL „anti-parallel zu” der festen Schicht PL magnetisiert werden. Auf diese Weise kann die Magnetisierungsrichtung der Freischicht FL als Antwort auf ein Spin-Transfer-Moment (STT) umgeschaltet werden.
Die 8, 9, 10, 11 und 12 sind konzeptionelle Diagramme, die ferner ein MTJ-Element veranschaulichen, das in der Speicherzellenmatrix von der 2 gemäß unterschiedlicher Ausführungsformen der erfinderischen Idee enthalten sein kann.
Die 8 und 9 sind konzeptionelle Diagramme, die MTJ-Elemente mit einer horizontalen Magnetisierungsrichtung in einem STT-MRAM gemäß Ausführungsformen der erfinderischen Idee veranschaulichen. Ein MTJ-Element mit einer horizontalen magnetischen Richtung bezieht sich auf ein MTJ-Element, bei dem eine Richtung, in die Strom fließt, im Wesentlichen vertikal zu einer leichten Magnetisierungsrichtung ausgerichtet ist.
In Bezug auf die 8 kann ein MTJ-Element eine Freischicht FL, eine Tunnelbarriereschicht BL, eine feste Schicht PL und eine anti-ferromagnetische Schicht (AFL) aufweisen.
Die Freischicht FL kann ein Material mit einer auswechselbaren Magnetisierungsrichtung aufweisen. Die Magnetisierungsrichtung der Freischicht FL kann aufgrund von elektrischen/magnetischen Faktoren, die außerhalb und/oder innerhalb einer Speicherzelle bereit gestellt werden, gewechselt werden. Die Freischicht FL kann ein ferromagnetisches Material aufweisen, das mindestens eines von Kobalt (Co), Eisen (Fe), und Nickel (Ni) aufweist. Die Freischicht FL kann z. B. mindestens eines ausgewählt von Eisenbor (FeB), Fe, Co, Ni, Gadolinium (Gd), Dysprosium (Dy), CoFe, NiFe, Mangan-Arsenid (MnAs), Mangan-Wismut (MnBi), Mangan-Antimon (MnSb), Chromoxid (CrO₂), Mangan-Ferrit (MnOFe₂O₃), Eisenferrit (FeOFe₂O₃), Nickel-Ferrit (NiOFe₂O₃), Kupfer-Ferrit (CuOFe₂O₃), Magnesium-Ferrit (MgOFe₂O₃), Europiumoxid (EuO), und Yttrium-Eisen-Granat (Y₃Fe₅O₁₂) aufweisen.
Die Tunnelbarriereschicht BL kann eine geringere Stärke als ein Spin-Diffusionsabstand aufweisen. Die Tunnelbarriereschicht BL kann ein nicht-magnetisches Material aufweisen. Bei einem Beispiel kann die Tunnelbarriereschicht BL mindestens eines ausgewählt aus Oxiden von Magnesium (Mg), Titan (Ti), Aluminium (Al), Magnesium-Zink (MgZn) und Magnesium-Bor (MgB) und Nitride von Ti und Vanadium (V) aufweisen.
Die feste Schicht PL kann eine Magnetisierungsrichtung aufweisen, die durch die anti-ferromagnetische Schicht AFL festgelegt ist. Die feste Schicht PL kann ebenso ein ferromagnetisches Material aufweisen. Die feste Schicht PL kann z. B. mindestens eines ausgewählt von CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO₂, MnOFe₂O₃, FeOFe₂O₃, NiOFe₂O₃, CuOFe₂O₃, MgOFe₂O₃ und Y₃Fe₅O₁₂ aufweisen.
Die anti-ferromagnetische Schicht AFL kann ein anti-ferromagnetisches Material aufweisen. Das anti-ferromagnetische Material AFL kann z. B. mindestens eines ausgewählt vom Platin-Mangan (PtMn), Iridium-Mangan (IrMn), MnO, Mangan-Sulfid (MnS), Mangan-Tellur (MnTe), Mangan-Fluor (MnF₂), Eisenchlorid (FeCl₂), FeO, CoCl₂, CoO, NiCl₂, NiO, and Cr aufweisen.
Bei einer weiteren Ausführungsform der erfinderischen Idee kann, da jede einer Freischicht und einer festen Schicht von einem MTJ-Element aus einem ferromagnetischen Material gebildet ist, ein Streufeld and einem Rand des ferromagnetischen Material erzeugt werden. Das Streufeld kann einen Magnetowiderstand reduzieren oder die magnetische Widerstandskraft der Freischicht erhöhen und Schaltungseigenschaften beeinflussen, um dabei ein asymmetrisches Schalten zu bilden. Folglich ist es von Nöten einen Streubereich zu reduzieren oder zu beherrschen, der in dem ferromagnetischen Material des MTJ-Element erzeugt wird.
In Bezug auf die 9 kann die feste Schicht PL des MTJ-Element aus einem synthetischen anti-ferromagnetischen(SAF)-Material gebildet sein. Die feste Schicht PL kann eine erste ferromagnetische Schicht 11, eine Verbindungsschicht 12 und eine zweite ferromagnetische Schicht 13 aufweisen. Jede der ersten und zweiten ferromagnetischen Schichten 11 und 13 kann mindestens eines ausgewählt von CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO₂, MnOFe₂O₃, FeOFe₂O₃, NiOFe₂O₃, CuOFe₂O₃, MgOFe₂O₃ und Y₃Fe₅O₁₂ aufweisen. In diesem Fall kann sich die Magnetisierungsrichtung der ersten ferromagnetischen Schicht 11 von der Magnetisierungsrichtung der zweiten ferromagnetischen Schicht 13 unterscheiden. Jeder der Magnetisierungsrichtungen der ersten und zweiten ferromagnetischen Schichten 11 und 13 können befestigt werden. Die Verbindungsschicht 12 kann Ruthenium (Ru) aufweisen.
Die 10 ist ein konzeptionelles Diagramm eines MTJ-Elements eines STT-MRAM gemäß einer weiteren Ausführungsform der erfinderischen Idee. Bei einem MTJ-Element mit einer vertikalen Magnetisierungsrichtung kann eine Richtung, in der der Strom fließt, im Wesentlichen parallel zu einer leichten Magnetisierungsrichtung sein. In Bezug auf die 10 kann das MTJ-Element eine Freischicht FL, eine feste Schicht PL und eine Tunnelbarriereschicht BL aufweisen.
Wenn die Magnetisierungsrichtung der Freischicht FL parallel zu der Magnetisierungsrichtung der festen Schicht PL ist, wird ein Widerstand verringert. Im Gegensatz dazu wird, wenn die Magnetisierungsrichtung der Freischicht FL anti-parallel zu der Magnetisierungsrichtung der festen Schicht FL ist, ein Widerstand erhöht. Ein unterschiedlicher Datenwert kann in Bezug auf diese unterschiedlichen resultierenden Widerstände gespeichert werden.
Um das MTJ-Element mit der vertikalen Magnetisierungsrichtung zu verkörpern, kann jede der Freischicht FL und der festen Schicht PL aus einem Material mit einer hohen magnetischen isotropischen Energie gebildet sein. Materialien mit hohen magnetischen isotropischen Energien können eine amorphe Seltene-Erde-Legierung, eine Multilayer-Dünnschicht wie z. B. (Co/Pt)n oder (Fe/Pt)n, oder ein Geordnetes-Gitter-Material mit einer L10-Kristallstruktur aufweisen. Die Freischicht FL kann z. B. aus einer geordneten Legierung gebildet werden und kann mindestens eines von Eisen (Fe), Kobalt (Co), Nickel (Ni), Palladium (Pd) und Platin (Pt) aufweisen. Die Freischicht FL kann z. B. mindestens eine von einer Fe-Pt-Legierung, einer Fe-Pd-Legierung, einer Co-Pd-Legierung, einer Co-Pt-Legierung, einer Fe-Ni-Pt-Legierung, einer Co-Fe-Pt-Legierung und einer Co-Ni-Pt-Legierung aufweisen. Chemisch quantitative Ausdrücke der oben beschriebenen Legierungen können z. B. Fe₅₀Pt₅₀, Fe₅₀Pd₅₀, Co₅₀Pd₅₀, Co₅₀Pt₅₀, Fe₃₀Ni₂₀Pt₅₀, Co₃₀Fe₂₀Pt₅₀ oder Co₃₀Ni₂₀Pt₅₀ sein.
Die feste Schicht PL kann aus einer geordneten Legierung gebildet werden und mindestens eines von Fe, Co, Ni, Pd und Pt aufweisen. Die feste Schicht PL kann z. B. mindestens eine von einer Fe-Pt-Legierung, einer Fe-Pd-Legierung, einer Co-Pd-Legierung, einer Co-Pt-Legierung, einer Fe-Ni-Pt-Legierung, einer Co-Fe-Pt-Legierung und einer Co-Ni-Pt-Legierung aufweisen. Chemisch quantitative Ausdrücke der oben beschriebenen Legierungen können z. B. Fe₅₀Pt₅₀, Fe₅₀Pd₅₀, Co₅₀Pd₅₀, Co₅₀Pt₅₀, Fe₃₀Ni₂₀Pt₅₀, Co₃₀Fe₂₀Pt₅₀ oder Co₃₀Ni₂₀Pt₅₀ sein.
Die 11 und 12 sind konzeptionelle Diagramme, die ferner Dual-MTJ-Elemente veranschaulichen, die MTJ-Elemente darstellen, die in STT-MRAMs gemäß bestimmten Ausführungsformen der erfinderischen Idee enthalten sind. Ein Dual-MTJ-Element kann derart konfiguriert sein, dass eine Tunnelbarriereschicht und eine feste Schicht jeweils auf beiden Enden der Freischicht angeordnet sind.
In Bezug auf die 11 kann ein Dual-MTJ-Element, das derart konfiguriert ist, dass es ein horizontales magnetisches Feld bildet, eine erste feste Schicht PL2, eine erste Tunnelbarriereschicht BL2, eine Freischicht FL, eine zweite Tunnelbarriereschicht BL1 und eine zweite feste Schicht PL1 aufweisen. Jede der ersten festen Schicht PL2, der ersten Tunnelbarriereschicht BL2, der Freischicht FL, der zweiten Tunnelbarriereschicht BL1 und der zweiten festen Schicht PL1 kann dieselben oder ähnliche Elemente wie die entsprechende der ersten der Freischicht FL, der Tunnelbarriereschicht BL und der festen Schicht PL von der 8 aufweisen.
In diesem Fall können, wenn die erste feste Schicht PL2 in einer entgegen gesetzten Magnetisierungsrichtung zu der zweiten festen Schicht PL1 festgelegt ist, magnetische Kräfte, verursacht durch die ersten und zweiten festen Schichten PL1 und PL2 im Wesentlichen entgegenwirken. Dementsprechend kann das Dual-MTJ-Element einen Schreibe-Betrieb unter Verwenden eines kleineren Stroms als ein typisches MTJ-Element aktivieren.
Da das Dual-MTJ-Element einen höheren Widerstand während eines Lese-Vorgangs aufgrund der zweiten Tunnelbarriereschicht BL1 aufweist, kann folglich eine Datendifferenzierung verbessert werden.
In Bezug auf die 12 kann ein Dual-MTJ-Element, das derart konfiguriert ist, dass es ein vertikales magnetisches Feld bildet, eine erste feste Schicht PL2, eine erste Tunnelbarriereschicht BL2, eine Freischicht FL, eine zweite Tunnelbarriereschicht BL1 und eine zweite feste Schicht PL1 aufweisen. Jede der ersten festen Schicht PL2, der ersten Tunnelbarriereschicht BL2, der Freischicht FL, der zweiten Tunnelbarriereschicht BL1 und der zweiten festen Schicht PL1 kann dieselben oder ähnliche Materialien wie die entsprechende der Freischicht FL, der Tunnelbarriereschicht BL und der festen Schicht PL von der 12 aufweisen.
In diesem Fall können, wenn die erste feste Schicht PL2 in einer entgegen gesetzten Magnetisierungsrichtung zu der zweiten festen Schicht PL1 festgelegt wird, magnetische Kräfte, die durch die ersten und zweiten festen Schichten PL2 und PL1 verursacht werden, im Wesentlichen entgegenwirken. Das Dual-MTJ-Element kann dementsprechend Schreibe-Vorgänge unter Verwenden eines verhältnismäßig niedrigen Pegelstroms als ein typisches MTJ-Element aktivieren.
Die 13 ist ein Schaltungsdiagramm, das ein Beispiel des Source-Leitungs-Spannungsgenerators 1400 veranschaulicht, der in der MRAM-Vorrichtung 1000 von der 1 enthalten ist.
In Bezug auf die 13 weist der Source-Leitungs-Spannungsgenerator 1400 einen Referenz-Spannungsgenerator 1410, einen Differenzverstärker 1420 und einen Source-Leitungs-Treiber 1430 auf.
Der Referenz-Spannungsgenerator 1410 kann verwendet werden, um einen Obergrenzwert LIM_UP und einen Untergrenzwert LIM_DN zu erzeugen. Der Differenzverstarker 1420 kann verwendet werden, um die Source-Leitungs-Spannung VSL rückzukoppeln, um eine Differenz zwischen der Source-Leitungs-Spannung VSL und den Obergrenzwert LIM_UP zu verstärken, um ein entsprechendes erstes Spannungssignal zu erzeugen, um eine Differenz zwischen der Source-Leitungs-Spannung VSL und dem Untergrenzwert LIM_DN zu verstärken und, um ein entsprechendes zweites Spannungssignal zu erzeugen. Der Source-Leitungs-Treiber 1430 kann verwendet werden, um die Source-Leitungs-Spannung VSL als Antwort auf das erste Spannungssignal und zweite Spannungssignal zu erzeugen.
Der Differenzverstärker 1420 kann während der Standby- und/oder Ausschalt-Modi deaktiviert werden. Der Differenzverstärker 1420 kann z. B. als Antwort auf ein MRS-Signal deaktiviert werden.
Der Source-Leitungs-Treiber 1430 kann ebenso während der Standby- und/oder Ausschalt-Modi deaktiviert werden. Der Source-Leitungs-Treiber 1430 kann wiederum als Antwort auf das MRS-Signal deaktiviert werden.
Bei der veranschaulichten Ausführungsform von der 13 weist der Source-Leitungs-Treiber 1430 eine Mehrzahl von Treibern 1431 bis 1434 auf, die parallel geschalten sind. Mindestens einer der Mehrzahl von Treiber 1431 und 1434 kann als Antwort auf das MRS-Signal deaktiviert werden.
Die 14 ist ein Schaltungsdiagramm, das ein weiteres Beispiel des Source-Leitungs-Spannungsgenerator 1400 veranschaulicht, der in der MRAM-Vorrichtung 1000 der 1 enthalten sein kann.
In Bezug auf die 14 weist ein Source-Leitungs-Spannungsgenerator 1400a einen Referenz-Spannungsgenerator 1410, einen Differenzverstärker 1420 und einen Spannungs-Leitungs-Treiber 1430a auf.
Der Source-Leitungs-Treiber 1430a kann verwendet werden, um eine Source-Leitungs-Spannung VSL als Antwort auf ein Ausgabe-Spannungssignal des Differenzverstärkers 1420 zu erzeugen. Der Source-Leitungs-Treiber 1430a kann während der Standby- und/oder Ausschalt-Modi deaktiviert werden. Der Source-Leitungs-Treiber 1430a kann z. B. als Antwort auf ein MRS-Signal deaktiviert werden.
Der Source-Leitung-Treiber 1430a weist eine Mehrzahl von ersten Schaltungen auf, die zwischen einem Ausgangsknoten des Differenzverstärkers 1420 und ein Ausgangsknoten des Source-Leitungs-Treibers 1430a parallel geschalten sind. Jede der ersten Schaltungen weist einen Treiber 1431, 1432, 1433 und 1434 auf, die jeweils mit einem Sicherungselement 1435, 1436, 1437 und 1438 in Reihe geschalten sind. Das Sicherungselement 1435, 1436, 1437 und 1438, die in dem Source-Leitungs-Treiber 1430a enthalten sind, können wahlweise als Antwort auf ein Sicherungs-Steuersignal CON_FUSE „abgeschalten” werden.
Die 15 ist ein Schaltungsdiagramm, das noch ein Beispiel des Source-Leitungs-Spannungsgenerator 1400 veranschaulicht, der in der MRAM-Vorrichtung 1000 von der 1 enthalten sein kann.
In Bezug auf die 15 weist ein Source-Leitungs-Spannungsgenerator 1400b einen Referenz-Spannungsgenerator 1410, einen Differenzverstärker 1420 und einen Source-Leitung-Treiber 1430b auf.
Der Source-Leitungs-Treiber 1430b kann verwendet werden, um eine Source-Leitungs-Spannung VSL als Antwort auf ein Ausgabe-Spannungssignal des Differenzverstärkers 1420 zu erzeugen. Der Source-Leitungs-Treiber 1430b kann in den Standby- und/oder Ausschalt-Modi deaktiviert werden.
Der Source-Leitungs-Treiber 1430b weist eine Mehrzahl von ersten Schaltungen auf, die zwischen einem Ausgangsknoten des Differenzverstärkers 1420 und einem Ausgangsknoten des Source-Leitungs-Treibers 1430b parallel geschalten ist. Jede der ersten Schaltungen weist einen Treiber 1431, 1432, 1433 und 1434 auf, die jeweils mit einem Options-Metall 1435a, 1436a, 1437a und 1438a in Reihe geschaltet sind. Der Source-Leitungs-Treiber 1430b kann hergestellt werden, um eines oder mehrere des Options-Metalls 1435a, 1436a, 1437a und 1438a in Verbindung mit den Treibern 1431, 1432, 1433 und 1434 aufzuweisen. Das Fehlen eines bestimmten Options-Metalls wird den Ausgangsknoten des entsprechenden Treibers in den Source-Leitungs-Treiber 1430b abschneiden.
Die MRAM-Vorrichtung 1000, die den in den 14 und 15 veranschaulichten Source-Leitungs-Spannungsgenerator 1400 aufweist, kann die Größe einer Source-Leitungs-Treiberspannung unter Verwenden von Sicherungen oder Options-Metallen steuern.
Die 16 ist ein Schaltungsdiagramm, das ein Beispiel des Spaltendecoders 1300 veranschaulicht, der in der MRAM-Vorrichtung 1000 von der 1 enthalten sein kann.
In Bezug auf die 16 weist der Spaltendecoder 1300 eine Decodiereinheit 1310 und einen Leistungssteuersatz 1320 auf. Die Decodiereinheit 1310 decodiert eine Spaltenadresse ADDR_Y und erzeugt entsprechend decodierte Spaltenadressen DCA1 und DCA2. Der Leistungssteuersatz 1320 führt einen Leistungs-Steuerbetrieb auf den decodierten Spaltenadressen DCA1 und DCA2 durch, um ein Spaltenauswahlsignal CSL zu erzeugen.
Bei dem veranschaulichten Beispiel der 16 weist der Leistungssteuersatz 1320 eine NAND-Schaltung 1321, einen ersten Inverter 1322, einen zweiten Inverter 1323 und einen dritten Inverter 1324 auf. Die NAND-Schaltung 1321 kann einen logischen NAND-Betrieb auf der ersten decodierten Spaltenadresse DCA1 und zweiten decodierten Spaltenadresse DCA2 durchführen. Der erste Inverter 1322 arbeitet als Antwort auf eine virtuelle Leistungs-Versorgungsspannung VPWR und invertiert die Phase des Signals, das durch die NAND-Schaltung 1321 ausgegeben wird. Der zweite Inverter 1323 arbeitet als Antwort auf eine virtuelle Massenspannung VGND und invertiert die Phase des Signals, das durch den ersten Inverter 1322 ausgegeben wird. Der dritte Inverter 1324 arbeitet ebenso als Antwort auf die virtuelle Leistungs-Versorgungsspannung VPWR und invertiert die Phase des Signals, das durch den zweiten Inverter 1323 ausgegeben wird.
Bei bestimmten Ausführungsformen der erfinderischen Idee wird die virtuelle Leistungs-Versorgungsspannung VPWR und virtuelle Massenspannung VGND nicht auf den Leistungssteuersatz 1320 während eines Vorlade-Modus aufgebracht.
Obwohl die oben beschriebenen Ausführungsformen nicht zu einem Beispiel gehören, bei dem ein Leistungs-Steuerbetrieb auf den Spaltendecoder 1300 der MRAM-Vorrichtung 1000 von der 1 aufgebracht wird, kann der Leistungssteuerbetrieb ebenso auf den Zeilendecoder 1200, den Adress-Eingabepuffer 1100, den Befehlsdecoder 1050, den Schreibe-Treiber 1520, den E/A-Leseverstärker 1600 und die E/A-Schaltung 1700 aufgebracht werden.
Die 17 ist ein Blockdiagramm einer MRAM-Vorrichtung 2000 gemäß einer weiteren Ausführungsform der erfinderischen Idee.
In Bezug auf die 17 weist die MRAM-Vorrichtung 2000 einen Befehlsdecoder 1050, einen Adress-Eingabepuffer 1100, einen Zeilendecoder 1200, einen Spaltendecoder 1300, einen Source-Leitungs-Spannungsgenerator 1400, eine Speicherzellenmatrix 1500, einen E/A-Leseverstärker 1600, eine E/A-Schaltung 1700 und ein Source-Leitungs-Pad (PAD_SL) 1060 auf.
In Bezug auf den MRAM von der 1 weist die MRAM-Vorrichtung 2000 von der 17 ferner das Source-Leitungs-Pad 1060 auf, das derart konfiguriert ist, dass es eine externe Spannung der Source-Leitung der STT-MRAM-Zellen in der MRAM-Vorrichtung 2000 bereitstellt. Da die MRAM-Vorrichtung 2000 ferner das Source-Leitungs-Pad 1060 aufweist, kann die MRAM-Vorrichtung 2000 eine externe Spannung über das Source-Leitungs-Pad 1060 und Testeigenschaften der Speicherzellenmatrix 1500 während der Herstellung der MRAM-Vorrichtung 2000 aufbringen (z. B. bei einem Waver-Level und/oder bei einem Chip-Level vor dem Verpacken).
Die 18 ist ein Layout-Diagramm für eine MRAM-Vorrichtung mit einem Source-Leitungs-Spannungsgenerator gemäß bestimmten Ausführungsformen der erfinderischen Idee.
In Bezug auf die 18 weist ein Halbleiterspeicherchip 2200 im Allgemeinen vier (4) Bänke auf: Bank A, Bank B, Bank C und Bank D. Eine Zellenmatrix mit einer Mehrzahl von STT-MRAM-Zellen kann in Bezug auf die vier Bänke angeordnet sein. Ein Zeilendecoder 2220 und ein Spaltendecoder 2230 sind angrenzend zu jeder der vier Bänke angeordnet. Bestimmte Verbindungs-Pads (PAD) sind ebenso auf mindestens einem Rand des Halbleiterspeicherchips 2200 sowie in einem Randbereich angeordnet, der zentral in dem Halbleiterspeicherchip 2200 angeordnet ist. Für den Fachmann ist klar, dass eine Vielzahl von Pads erforderlich ist, um verschiedene Signale (z. B. Power-, Adress-, Daten- und Steuersignale) mit externen Schaltungen zu übertragen.
Zusätzlich können Source-Leitungs-Spannungsgeneratoren 2241 und 2242 in dem zentral angeordneten Randbereich des Halbleiterspeicherchips 2200 angeordnet sein.
Obwohl die 18 nur zwei (2) Source-Leitungs-Spannungsgeneratoren 2241 und 2242 veranschaulicht, kann jede angemessene Anzahl von Source-Leitungs-Spannungsgeneratoren in Bezug auf eine oder mehrere Speicherbänke vorgesehen sein. Bei bestimmten Ausführungsformen der erfinderischen Idee wird jede der Speicherbänke mit einer Source-Leitungs-Treiberspannung durch einen entsprechenden Source-Spannungsgenerator versorgt. Alternativ kann ein Source-Leitungs-Spannungsgenerator durch zwei oder mehrere (und eventuell alle) der Speicherbänke des Halbleiterspeicherchips 2200 geteilt werden.
Bei der veranschaulichten Ausführungsform von der 18 ist der Zeilendecoder 2220 in einer Breitenrichtung angeordnet, während der Spaltendecoder 2230 in einer Längsrichtung des Halbleiterspeicherchips 2200 angeordnet ist. Zusätzlich wird vermutet, dass die Zeilendecoder 2220, die jeweils zwei in der Breite angrenzenden Bänken alloziert sind, angrenzend zueinander angeordnet sind und sich eine Steuerleitung (nicht dargestellt) dazwischen teilen.
Die Anzahl von Speicherbänken (z. B. 4) veranschaulicht in dem Halbleiterspeicherchip 2200 ist willkürlich und Fachmänner erkennen, dass jede angemessene Anzahl und Anordnung von Speicherblöcken in weiteren Ausführungsformen der erfinderischen Idee verwendet werden können.
Die 19 ist ein Blockdiagramm einer MRAM-Vorrichtung 3000 gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 19 weist die MRAM-Vorrichtung 3000 einen Befehlsdecoder 1050, einen Adress-Eingabepuffer 1100, einen Zeilendecoder 1200, einen Spaltendecoder 1300, einen Source-Leitungs-Spannungsgenerator 1400, eine Speicherzellenmatrix 1500, einen E/A-Leseverstärker 1600, eine E/A-Schaltung 1700 und eine integrierte Spannungs-Erzeugungsschaltung 1070 auf.
Die integrierte Spannungs-Erzeugungsschaltung 1070 kann verwendet werden, um unterschiedliche Spannungen zu erzeugen, die für Schaltungsblöcke der MRAM-Vorrichtung 3000 benötigt werden. Die interne Spannungs-Erzeugungsschaltung 1070 kann eine interne Spannung als Antwort auf eine extern bereitgestellte Spannung (VEXT) erzeugen.
Die 20 ist ein Schaltungsdiagramm, das ein Beispiel einer internen Spannungs-Erzeugungsschaltung 1070 veranschaulicht, die in der MRAM-Vorrichtung 3000 von der 19 enthalten sein kann.
In Bezug auf die 20 weist eine interne Spannungs-Erzeugungsschaltung 1070 erste bis dreizehnte interne Spannungsgeneratoren 1071 bis 1083 auf.
Der erste interne Spannungsgenerator 1071 kann eine Masse-Spannung VBB_CELL für eine Speicherzellenmatrix als Antwort auf eine externe Spannung VEXT erzeugen. Der zweite interne Spannungsgenerator 1072 kann eine ebene Vorlade-Spannung VBLE erzeugen, die benötigt wird, um Bitleitungen und lokale E/A-Leitungen als Antwort auf die externe Spannung VEXT vorzuladen. Der dritte interne Spannungsgenerator 1073 kann eine ungerade Vorlade-Spannung VBL0 erzeugen, die benötigt wird, um die Bitleitungen und die lokalen E/A-Leitungen als Antwort auf die externe Spannung VEXT vorzuladen. Der vierte interne Spannungsgenerator 1074 kann eine Isolations-Gate-Deaktivierungs-Spannung VBBISO erzeugen, die benötigt wird, um ein Isolations-Gate einer Speicherzellenmatrix als Antwort auf die externe Spannung VEXT zu deaktivieren. Der fünfte interne Spannungsgenerator 1075 kann eine Schreibe-Treiber-Leistungs-Versorgungsspannung VINTWD als Antwort auf die externe Spannung VEXT erzeugen. Der sechste interne Spannungsgenerator 1076 kann eine Schreibe-Treiber-Masse-Spannung VSSWD als Antwort auf die externe Spannung VEXT erzeugen. Der siebte interne Spannungsgenerator 1077 kann eine Lese-Vorspannung VINTLSA als Antwort auf die externe Spannung VEXT erzeugen. Der achte interne Spannungsgenerator 1078 kann eine Lese-Vorladungs-Spannung VINTLP als Antwort auf die externe Spannung VEXT erzeugen. Der neunte interne Spannungsgenerator 1079 kann eine Einheits-Gain-Verstärkungs-Spannung VINTOP als Antwort auf die externe Spannung VEXT erzeugen. Der zehnte interne Spannungsgenerator 1080 kann eine Bitleitungs-Klemmenspannung VREAD als Antwort auf die externe Spannung VEXT erzeugen. Der elfte interne Spannungsgenerator 1081 kann eine Lese-Klemmen-Gate-Spannung VCMP als Antwort auf die externe Spannung VEXT erzeugen. Der zwölfte interne Spannungsgenerator 1082 kann eine Hoch-Referenzspannung VREF_H eines Leseverstärkers als Antwort auf die externe Spannung VEXT erzeugen. Der dreizehnte interne Spannungsgenerator 1083 kann eine Nieder-Referenzspannung VREF_L des Leseverstärkers als Antwort auf die externe Spannung VEXT erzeugen.
Die 21, 22 und 23 sind Diagramme, die Speichermodule 4100, 4200 und 4300 veranschaulichen, die eine oder mehrere MRAM-Vorrichtungen gemäß Ausführungsformen der erfinderischen Idee veranschaulichen.
In Bezug auf die 21 weist das Speichermodul 4100 eine Leiterplatte (PCB) 4110, eine Mehrzahl von MRAM-Chips 4120 und einen Steckverbinder 4130 auf. Die Mehrzahl von MRAM-Chips 4120 kann auf Ober- und Unterseiten der PCB 4210 vorgesehen sein. Der Steckverbinder 4130 kann verwendet werden, um die Mehrzahl von MRAM-Chips 4120 über Leiterbahnen (nicht dargestellt) elektrisch zu verbinden. Der Steckverbinder 4130 kann ebenso mit einem Slot eines externen Host verbunden sein.
In Bezug auf die 22 weist das Speichermodul 4200 eine PCB 4210, eine Mehrzahl von MRAM-Chips 4220, einen Steckverbinder 4230 und eine Mehrzahl von Puffern 4240 auf. Jeder der Mehrzahl von Puffern 4240 kann zwischen den entsprechenden der MRAM-Chips 4220 und dem Steckverbinder 4230 angeordnet sein.
Die MRAM-Chips 4220 und die Puffer 4240 können auf Ober- und Unterseiten der PCB 4210 vorgesehen sein. Die MRAM-Chips 4220 und die Puffer 4240, die auf den Ober- und Unterseiten der PCB 4210 gebildet sind, können über eine Mehrzahl von Durchgangslöchern verbunden sein.
In Bezug auf die 23 weist das Speichermodul 4300 eine PCB 4310, eine Mehrzahl von MRAM-Chips 4320, einen Steckverbinder 4330, eine Mehrzahl von Puffern 4340 und eine zentral angeordnete Steuereinheit 4350 auf.
Die MRAM-Chips 4320 und die Puffer 4340 können auf Ober- und Unterseiten der PCB 4310 vorgesehen sein. Die MRAM-Chips 4320 und die Puffer 4340, die auf den Ober- und Unterseiten der PCB 4310 gebildet sind, können über eine Mehrzahl von Durchgangslöcher verbunden sein.
Die 24 ist eine perspektivische Ansicht einer Halbleiterstapelvorrichtung 4400 mit einer Mehrzahl von Halbleiterschichten gemäß einer Ausführungsform der erfinderischen Idee. In den Speichermodulen 4100, 4200 und 4300 von den 21 bis 23 kann jeder der MRAM-Chips 4120, 4220 und 4320 eine Mehrzahl von Halbleiterschichten LA1 bis LAn aufweisen.
Bei der Stapel-Halbleitervorrichtung 4400 kann die Mehrzahl von gestapelten Halbleiterschichten LA1 bis LAn miteinander über Silizium-Durchkontaktierungen (TSVs) 4420 verbunden sein. Jede der Halbleiterschichten LA1 bis LAn kann Zellenmatrizen 4410 mit STT-MRAM-Zellen aufweisen.
Die 25 ist ein allgemeines Blockdiagramm eines Speichersystems 4500 mit einer MRAM-Vorrichtung 4520 gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 25 weist das Speichersystem 4500 eine Speicher-Steuereinheit 4510 und die MRAM-Vorrichtung 4520 auf.
Die Speichersteuereinheit 4510 kann verwendet werden, um ein Adress-Signal oder mehrere Adress-Signale (ADD) und Befehls-Signale (CMD) zu erzeugen, die der MRAM-Vorrichtung 4520 über einen oder mehrere Busse bereitgestellt werden. Daten DQ können ebenso zwischen der Speicher-Steuereinheit 4510 und MRAM-Vorrichtung 4520 über einen oder mehrere der Busse übertragen werden.
Die MRAM-Vorrichtung 4520 kann eine MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee sein und kann einen Source-Leitungs-Spannungsgenerator aufweisen.
Die 26 ist ein Blockdiagramm, das ein Speichersystem 4600 mit einer MRAM-Vorrichtung und einer optischen Verbindung gemäß einer Ausführungsform der erfinderischen Idee veranschaulicht.
In Bezug auf die 26 kann das Speichersystem 4600 eine Steuereinheit 4620, eine MRAM-Vorrichtung 4630 und eine Mehrzahl von optischen Verbindungen 4610a und 4610b aufweisen, die derart konfiguriert sind, dass sie die Steuereinheit 4620 und die MRAM-Vorrichtung 4630 verbinden. Die Steuereinheit 4620 kann eine Steuerungs-Einheit 4621, einen ersten Sender 4622 und einen ersten Empfänger 4623 aufweisen. Die Steuerungs-Einheit 4621 kann ein Steuersignal SN1 an den ersten Sender 4622 übertragen.
Der erste Sender 4622 kann einen ersten optischen Modulator 4622_1 aufweisen, der das Steuersignal SN1, das ein elektrisches Signal ist, in ein erstes optisches Übertragungssignal OPT1 umwandeln kann und kann das erste optische Übertragungssignal OPT1 an die optische Verbindung 4610a übertragen.
Der erste Empfänger 4623 kann einen ersten optischen Demodulator 4623_1 aufweisen, der ein zweites optisches Empfangssignal OPT2', das von der optischen Verbindung 4610b empfangen wird, in ein Datensignal SN2 umwandeln, das ein elektrisches Signal ist, und kann das Datensignal SN2 an die Steuerungs-Einheit 4621 übertragen.
Die MRAM-Vorrichtung 4630 kann einen zweiten Empfänger 4631, eine Speicherzellenmatrix 4632 und einen zweiten Sender 4633 aufweisen. Der zweite Empfänger 4631 kann einen zweiten optischen Modulator 4631_1 aufweisen, der ein erstes optisches Empfangssignal OPT1', das von der optischen Verbindung 4610A empfangen wird, in das Steuersignal SN1 umwandeln, das ein elektrisches Signal ist, und kann das Steuersignal SN1 an die Speicherzellenmatrix 4632 übertragen.
Bei der Speicherzellenmatrix 4632 können Daten durch die Steuerung des Steuersignals SN1 geschrieben werden oder das Datensignal SN2, das von der Speicherzellenmatrix 4632 ausgegeben wird, kann an den zweiten Sender 4633 übertragen werden.
Der zweite Sender 4633 kann einen zweiten optischen Modulator 4633_1 aufweisen, der das Datensignal SN2, das ein elektrisches Signal ist, in ein zweites optisches Datensignal OPT2 umwandeln und kann das zweite optische Datensignal OPT2 an die optische Verbindung 4610b übertragen.
Die 27 ist ein Blockdiagramm, die ein Informationsverarbeitungssystem mit einer MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee veranschaulicht.
In Bezug auf die 27 kann eine MRAM-Vorrichtung 4711 in ein Computersystem eingebaut werden, wie z. B. eine mobile Vorrichtung oder ein Desktop-Computer. Das Informationsverarbeitungssytem 4700 kann ein resistives Speichersystem 4710, ein Modem 4720, eine zentrale Verarbeitungseinheit (CPU) 4750, einen RAM 4740 und eine Benutzerschnittstelle 4730 aufweisen, die mit einem Systembus 4760 elektrisch verbunden sein kann.
Das resistive Speichersystem 4710 kann die MRAM-Vorrichtung 4711 und eine Speicher-Steuereinheit 4712 aufweisen. Daten, die von der CPU 4750 verarbeitet werden, oder externe Eingabedaten können in der MRAM-Vorrichtung 4711 gespeichert werden.
Mindestens eine der MRAM-Vorrichtung 4711 oder des RAM 4740 kann auf eine Halbleiterspeichervorrichtung mit MRAM-Zellen angewendet werden. Das heißt, dass eine Halbleiterspeichervorrichtung mit STT-MRAM-Zellen auf die MRAM-Vorrichtung 4711 angewendet werden kann, die derart konfiguriert ist, dass sie eine große Kapazität an Daten speichert, die für das Informationsverarbeitungssystem 4700 benötigt werden, oder auf den RAM 4740 angewendet werden kann, der derart konfiguriert ist, dass er Daten (Systemdaten) speichert, auf die schnell zugegriffen werden muss. Obwohl es nicht in der 27 dargestellt ist, ist es für Durchschnittsfachleute offensichtlich, dass ein Anwendungschipsatz, ein Kamerabildprozessor (CIP) und eine Eingabe-/Ausgabe-(E/A)-Vorrichtung ferner in dem Informationsverarbeitungssystem 4700 vorgesehen sein kann.
Die 28 ist ein Blockdiagramm, das ein weiteres Informationsverarbeitungssystem mit einer MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee veranschaulicht.
In Bezug auf die 28 kann eine MRAM-Vorrichtung 4810 mit STT-MRAM-Zellen in ein Computersystem 4800 montiert werden wie z. B. eine mobile Vorrichtung oder ein Desktop-Computer. Das Computersystem 4800 kann eine MRAM-Vorrichtung 4810, eine CPU 4850 und eine Benutzerschnittstelle 4830 aufweisen, die elektrisch mit einem System-Bus 4860 verbunden sein kann.
Ein STT-MRAM kann ein Erweiterungsspeicher sein, der Eigenschaften wie geringe Kosten und hohe Kapazität eines dynamischen RAM (DRAM), eine Betriebsgeschwindigkeit eines statischen RAM (SRAM) und nicht flüchtige Eigenschaften eines Flash-Speichers erfüllen kann. Dementsprechend können, während ein herkömmliches System einen zusätzlichen Cash-Speicher mit einer hohen Verarbeitungsgeschwindigkeit und einen zusätzlichen Massenspeicher (z. B. einen RAM), der derart konfiguriert ist, dass er eine große Kapazität von Daten speichert, verlangt, der Cash-Speicher und der Massenspeicher durch eine MRAM-Vorrichtung gemäß einer Ausführungsform der erfinderischen Idee ersetzt werden. Das bedeutet, dass, da eine Speichervorrichtung mit einem MRAM schnell eine große Kapazität von Daten speichern kann, ein Computersystem einfacher als bei der herkömmlichen Art konfiguriert sein kann.
Die erfinderische Idee kann auf eine Halbleitervorrichtung angewendet werden, insbesondere auf eine MRAM-Vorrichtung und ein Speichersystem mit derselben.
MRAM-Vorrichtungen gemäß Ausführungsformen der erfinderischen Idee weisen einen Source-Leitungs-Spannungsgenerator auf, der derart konfiguriert ist, dass er eine Source-Leitungs-Treiberspannung als Antwort auf eine externe Leistungs-Versorgungsspannung erzeugt, derart, dass eine Anzahl von Pads, die benötigt wird, um eine externe Vorrichtung mit dem MRAM zu verbinden, reduziert werden kann. Einige oder alle der Schaltungsblöcke, die den Source-Leitungs-Spannungsgenerator bilden, können während der Standby- und/oder Ausschalt-Modi deaktiviert werden. MRAM-Vorrichtungen mit einem Source-Leitungs-Spannungsgenerator gemäß Ausführungsformen der erfinderischen Idee sind in der Lage eine Mehrzahl von einer Source-Leitungs-Treiberspannung zu steuern. Ferner kann/können ein oder mehrere Source-Leitungs-Spannungsgenerator/en getrennt in Bezug auf eine Mehrzahl von Speicherblöcken angeordnet sein, um Source-Leitungs-Rauschpegel zu reduzieren.
MRAM-Vorrichtungen gemäß Ausführungsformen der erfinderischen Idee sind fähig einen Leistungstakt auf Schaltungsblöcke anzuwenden, wie z. B. einen Spaltendecoder, um dadurch einen Leistungsverbrauch zu reduzieren. MRAM-Vorrichtungen gemäß Ausführungsformen der erfinderischen Idee können darüber hinaus eine interne Spannungs-Erzeugungsschaltung aufweisen, die derart konfiguriert ist, dass sie eine interne Spannung Schaltungsblöcken bereitstellt, die in der MRAM-Vorrichtung enthalten sind.
Das Vorangegangene ist illustrativ für Ausführungsformen und sollten nicht als limitierend darauf aufgefasst werden. Obwohl nur einige Ausführungsformen beschrieben worden sind, ist es für Fachleute selbstverständlich, dass viele Veränderungen möglich sind, ohne wesentlich von den neuen Lehren und Vorteilen abzuweichen. Dementsprechend sind alle solche Veränderungen beabsichtigt, dass sie in dem Umfang dieser erfinderischen Idee enthalten sind, sowie es in den Ansprüchen definiert ist.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

KR 10-2012-0062775 [0001]

Claims

Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) (1000), die aufweist: eine Speicherzellenmatrix (1500) mit einer Mehrzahl von Spin-Transfer-Torque-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen) und eine Source-Leitung (SL), die gemeinsam mit der Mehrzahl von STT-MRAM-Zellen verbunden sind, wobei die Speicherzellenmatrix (1500) derart konfiguriert ist, dass sie als Antwort auf ein Wortleitungs-Treibersignal (WL) und ein Spalten-Auswahlsignal (CSL) arbeitet; einen Adress-Eingabepuffer (1100), der derart konfiguriert ist, dass er eine Zeilenadresse (ADDR_X) und eine Spaltenadresse (ADDR_Y) basierend auf einer externen Adresse (ADDR) erzeugt; einen Zeilendecoder (1200), der derart konfiguriert ist, dass er die Zeilenadresse (ADDR_X) decodiert und das Wortleitungs-Treibersignal (WL) basierend auf der decodierten Zeilenadresse (ADDR_X) erzeugt; einen Spaltendecoder (1300), der derart konfiguriert ist, dass er die Spaltenadresse (ADDR_Y) decodiert und das Spalten-Auswahlsignal (CSL) basierend auf der decodierten Spaltenadresse (ADDR_Y) erzeugt; und einen Source-Leitungs-Spannungsgenerator (1400), der derart konfiguriert ist, dass er eine Source-Leitungs-Treiberspannung (VSL) als Antwort auf eine externe Netzspannung (VEXT) erzeugt und die Source-Leitungs-Treiberspannung (VSL) der Source-Leitung (SL) liefert.
Vorrichtung nach Anspruch 1, wobei mindestens einer von einer Mehrzahl von Schaltungsblöcken (1420, 1430), die den Source-Leitungs-Spannungsgenerator (1400) bilden, während mindestens eines von einem Standby-Modus und einem Ausschalt-Modus deaktiviert wird.
Vorrichtung nach Anspruch 2, wobei der mindestens eine der Mehrzahl von Schaltungsblöcken (1420, 1430) als Antwort auf ein Modus-Register-Setz-Signal (MRS-Signal) (MRS) deaktiviert wird.
Vorrichtung nach Anspruch 1, wobei der Source-Leitungs-Spannungsgenerator (1400) aufweist: einen Referenz-Spannungsgenerator (1410), der derart konfiguriert ist, dass er einen Obergrenzwert (LIM_UP) und einen Untergrenzwert (LIM_DN) erzeugt; einen Differenzverstärker (1421, 1422), der derart konfiguriert ist, dass er eine Source-Leitungs-Spannung (VSL) rückkoppelt, eine Differenz zwischen der Source-Leitungs-Spannung (VSL) und dem Obergrenzwert (LIM_UP) verstärkt, um ein erstes Spannungssignal zu erzeugen, und eine Differenz zwischen der Source-Leitungs-Spannung (VSL) und dem Untergrenzwert (LIM_DN) verstärkt, um ein zweites Spannungssignal zu erzeugen; und einen Source-Leitungs-Treiber (1430; 1430a; 1430b), der derart konfiguriert ist, dass er die Source-Leitungs-Spannung (VSL) als Antwort auf das erste Spannungssignal und das zweite Spannungssignal erzeugt.
Vorrichtung nach Anspruch 4, wobei der Differenzverstärker (1420) als Antwort auf ein MRS-Signal (MRS) deaktiviert wird.
Vorrichtung nach Anspruch 4, wobei der Source-Leitungs-Treiber (1430; 1430a; 1430b) während mindestens einem von einem Standby-Modus und einem Ausschalt-Modus deaktiviert wird.
Vorrichtung nach Anspruch 6, wobei der Source-Leitungs-Treiber (1430) als Antwort auf ein MRS-Signal (MRS) deaktiviert wird.
Vorrichtung nach Anspruch 4, wobei der Source-Leitungs-Treiber (1430) aufweist: eine Mehrzahl von parallel geschalteten Treibern (1431~1434), wobei Treiber bei der Mehrzahl von Treibern (1431~1434) wahlweise als Antwort auf ein MRS-Signal (MRS) deaktiviert werden.
Vorrichtung nach Anspruch 4, wobei der Source-Leitungs-Treiber (1430a) aufweist: eine Mehrzahl von ersten Schaltungen, die zwischen mindestens einem Ausgangsknoten des Differenzverstärkers (1420) und einem Ausgangsknoten des Source-Leitungs-Treibers (1430a) parallel geschaltet sind, wobei jede von der Mehrzahl von ersten Schaltungen einen Treiber (1431~1434) aufweist, der mit einem Sicherungselement (1435~1438) verbunden ist.
Vorrichtung nach Anspruch 4, wobei der Source-Leitungs-Treiber (1430b) aufweist: eine Mehrzahl von ersten Schaltungen, die zwischen mindestens einem Ausgangsknoten des Differenzverstärkers (1420) und einem Ausgangsknoten des Source-Leitungs-Treibers (1430b) parallel geschaltet sind, wobei jede der Mehrzahl von ersten Schaltungen eine Treiberserie (1431~1434) aufweist, die mit einem Options-Metall (1435a~4438a) verbunden ist.
Vorrichtung nach Anspruch 10, wobei das Options-Metall (1435a~4438a) wahlweise bei jeder der Mehrzahl von ersten Schaltungen während einer Herstellung von einem MRAM derart vorgesehen ist, dass bei dem Fehlen eines Options-Metalls (1435a~4438a) der entsprechende Treiber (1431~1434) von dem Ausgangsknoten des Source-Leitungs-Treibers (1430b) abschaltet wird.
Vorrichtung nach Anspruch 1, wobei der Spaltendecoder (1300) aufweist: eine Decodiereinheit (1310), die derart konfiguriert ist, dass sie die Spaltenadresse (ADDR_Y) decodiert und die decodierte Spaltenadresse (DCA1, DCA2) erzeugt; und einen Leistungssteuersatz (1320), der derart konfiguriert ist, dass er einen Leistungssteuerbetrieb basierend auf der decodierten Spaltenadresse (DCA1, DCA2) durchführt und das Spalten-Auswahlsignal (CLS) erzeugt.
Vorrichtung nach Anspruch 1, die ferner ein Source-Leitungs-Pad (1060) aufweist, das derart konfiguriert ist, dass es eine externe Spannung (VEXT) auf die Source-Leitung (SL) aufbringt.
Vorrichtung nach Anspruch 1, die ferner eine interne Spannungs-Erzeugungsschaltung (1070) aufweist, die derart konfiguriert ist, dass sie eine interne Spannung als Antwort auf eine externe Spannung (VEXT) erzeugt und die interne Spannung der Speicherzellenmatrix (1500) liefert.
Vorrichtung nach Anspruch 1, wobei der MRAM eine gestapelte Speichervorrichtung (4400) ist, in der eine Mehrzahl von Halbleiterschichten (LA1~LAn) derart konfiguriert sind, dass sie Daten und Steuersignale über mindestens eine Siliziumdurchkontaktierung (TSV) (4420) überträgt.
Magneto-Resistive-Random-Access-Speichervorrichtung (MRAM-Vorrichtung), die aufweist: eine Speicherzellenmatrix (1500) mit einer Mehrzahl von Spin-Torque-Transfer-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen), die gemeinsam mit einer Source-Leitung (SL) verbunden ist, wobei die Speicherzellenmatrix (1500) auf einem Substrat in einer Mehrzahl von Bänken (A~D) angeordnet ist, und jede der Mehrzahl von STT-MRAM-Zellen derart konfiguriert ist, dass sie als Antwort auf ein Wortleitungs-Treibersignal (WL) und ein Spalten-Auswahlsignal (CLS) arbeitet; einen Zeilendecoder (1200) der derart konfiguriert ist, dass er eine Zeilenadresse (ADDR_X) decodiert und das Wortleitungs-Treibersignal (WL) basierend auf der decodierten Zeilenadresse (ADDR_X) erzeugt; einen Spaltendecoder (1300), der derart konfiguriert ist, dass er eine Spaltenadresse (ADDR_Y) decodiert und das Spalten-Auswahlsignal (CLS) basierend auf der decodierten Spaltenadresse (ADDR_Y) erzeugt; und einen Source-Leitungs-Spannungsgenerator (1400), der derart konfiguriert ist, dass er der Source-Leitung (SL) eine Source-Leitungs-Treiberspannung (VSL) liefert.
Vorrichtung nach Anspruch 16, wobei der Zeilendecoder (1200) auf dem Substrat zwischen einer ersten Bank (A) und einer zweiten Bank (B) unter der Mehrzahl von Bänken (A~D) angeordnet ist, wobei die erste Bank (A) und die zweite Bank (B) in einer Richtung der Wortleitung zueinander angrenzend sind.
Vorrichtung nach Anspruch 17, wobei der Zeilendecoder (2220) einen ersten Zeilendecoder, der ein erstes Wortleitungs-Treibersignal (WL1) der ersten Bank (A) liefert, und einen zweiten Zeilendecoder, der ein zweites Wortleitungs-Treibersignal (WL2) der zweiten Bank (B) liefert, aufweist, wobei der erste Zeilendecoder und der zweite Zeilendecoder angrenzend zwischen der ersten Bank (A) und der zweiten Bank (B) angeordnet sind.
Vorrichtung nach Anspruch 17, wobei der Spaltendecoder (2230) auf dem Substrat zwischen der ersten Bank (A) und der dritten Bank (C) unter der Mehrzahl von Bänken (A~D) angeordnet ist, wobei die erste Bank (A) und die dritte Bank (C) in einer Richtung der Bitleitung (BL) zueinander angrenzend sind.
Vorrichtung nach Anspruch 19, wobei der Spaltendecoder (2230) einen ersten Spaltendecoder, der ein erstes Spalten-Auswahlsignal der ersten Bank (A) liefert, und einen dritten Zeilendecoder, der ein drittes Spalten-Auswahlsignal der dritten Bank (C) liefert, aufweist, wobei der erste Spaltendecoder und der zweite Spaltendecoder zwischen der ersten Bank (A) und der dritten Bank (C) angeordnet sind.
Vorrichtung nach Anspruch 20, wobei der Source-Leitungs-Spannungsgenerator (1400) in dem Substrat zwischen dem ersten Spaltendecoder und dem zweiten Spaltendecoder angeordnet ist.
Speichersystem, das aufweist: eine Speicher-Steuereinheit (4510), die derart konfiguriert ist, dass sie eine Adresse und Steuersignale, die einen Betrieb einer Magneto-Resistiven-Random-Access-Speichervorrichtung (MRAM-Vorrichtung) (1000) steuert, erzeugt, wobei der MRAM aufweist: eine Speicherzellenmatrix (1500) mit einer Mehrzahl von Spin-Transfer-Torque-Magnetic-Random-Access-Speicherzellen (STT-MRAM-Zellen) und eine Source-Leitung (SL), die gemeinsam mit der Mehrzahl von STT-MRAM-Zellen verbunden sind, aufweist, wobei die Speicherzellenmatrix (1500) derart konfiguriert ist, dass sie als Antwort auf ein Wortleitungs-Treibersignal (WL) und ein Spalten-Auswahlsignal (CLS) arbeitet; einen Adress-Eingabepuffer (1100), der derart konfiguriert ist, dass er eine Zeilenadresse (ADDR_X) und eine Spaltenadresse (ADDR_Y) basierend auf einer externen Adresse (ADDR) erzeugt; einen Zeilendecoder (1200), der derart konfiguriert ist, dass er die Zeilenadresse (ADDR_X) decodiert und das Wortleitungs-Treibersignal (WL) basierend auf der decodierten Zeilenadresse (ADDR_X) erzeugt; einen Spaltendecoder (1300) der derart konfiguriert ist, dass er die Spaltenadresse (ADDR_Y) decodiert und das Spalten-Auswahlsignal (CSL) basierend auf der decodierten Spaltenadresse (ADDR_Y) erzeugt; und einen Source-Leitungs-Spannungsgenerator (1400), der derart konfiguriert ist, dass er eine Source-Leitungs-Treiberspannung (VSL) als Antwort auf eine externe Netzspannung (VEXT) erzeugt und die Source-Leitungs-Treiberspannung (VSL) der Source-Leitung (SL) liefert.
Speichersystem nach Anspruch 22, wobei mindestens einer von einer Mehrzahl von Schaltungsblöcken, die den Source-Leitungs-Spannungsgenerator (1400; 1400a; 1400b) bilden, während mindestens eines von einem Standby-Modus und einem Ausschalt-Modus deaktiviert wird.