TW201351407A - 含有源極線電壓產生器的磁阻式記憶體裝置與記憶體系統 - Google Patents

含有源極線電壓產生器的磁阻式記憶體裝置與記憶體系統 Download PDF

Info

Publication number
TW201351407A
TW201351407A TW102111795A TW102111795A TW201351407A TW 201351407 A TW201351407 A TW 201351407A TW 102111795 A TW102111795 A TW 102111795A TW 102111795 A TW102111795 A TW 102111795A TW 201351407 A TW201351407 A TW 201351407A
Authority
TW
Taiwan
Prior art keywords
source line
random access
access memory
voltage
memory device
Prior art date
Application number
TW102111795A
Other languages
English (en)
Inventor
Hye-Jin Kim
Sang-Kyu Kang
Dong-Hyun Sohn
Dong-Min Kim
Kyu-Chan Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201351407A publication Critical patent/TW201351407A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

磁阻式隨機存取記憶體包含具有自旋轉移力矩磁性隨機存取記憶體胞的記憶體胞陣列以及共同連接至多個自旋轉移力矩磁性隨機存取記憶體胞的源極線。源極線電壓產生器產生源極線驅動電壓以響應外部的電源供應電壓並且提供源極線驅動電壓給源極線。

Description

含有源極線電壓產生器的磁阻式記憶體裝置 【相關申請案互相參照】
本申請案主張2012年6月12日申請之韓國專利申請案第10-2012-0062775號之優先權，其所揭露的全部內容以引用方式併入本文。
本發明是有關於一種非揮發性記憶體(nonvolatile memory)裝置，特別是磁阻式隨機存取記憶體(magneto-resistive random access memory，MRAM)裝置，其包含自旋轉移力矩(spin-transfer torque，STT)型MRAM胞(MRAM cell)或STT-MRAM胞。
現今半導體裝置的設計發展的需求為持續的增加記憶體胞(memory cell)的積體密度(integration density)(即每任意單位面積中的記憶體胞數量)、更好的資料儲存能力及增加資料處理的速度和頻寬 (bandwidth)，而磁阻式隨機存取記憶體(magneto-resistive random access memory，MRAM)剛好能夠符合這些需求。MRAM是依照在每一個MRAM胞之電阻元件(resistive element)中兩個或更多的電阻狀態(resistive states)來儲存資料。藉由控制MRAM胞中電阻元件(即，磁性體，magnetic body)的磁極性(magnetic polarity)，此電阻元件不同的電阻狀態可被決定。
近來，在現今的行動裝置中，特別需要體積小、可靠度佳的低功率損耗非揮發性記憶體裝置。因此，可被應用在行動裝置中需要高資料處理速度和低功率損耗的MRAM研究正持續進行中。
本發明實施例提供一種磁阻式隨機存取記憶體(magneto-resistive random access memory，MRAM)裝置，其包含配置於記憶體晶片(memory chip)的源極線電壓產生器(source line voltage generator)，以及包含此型MRAM的記憶體系統(memory systems)。
在本發明實施例中提供一種MRAM裝置，包括：包含多個自旋轉移力矩磁性隨機存取記憶體(spin-transfer torque magnetic random access memory，STT-MRAM)胞的記憶體胞陣列(memory cell array)，以及共同連接於多個STT-MRAM胞的源極線(source line)；記憶體胞陣列被配置來進行響應於字元線驅動訊號(word line driving signal)和行選擇訊號(column selection signal)的操作；位址輸入緩衝器(address input buffer)被配置來基於 外部位址(external address)而產生列位址(row address)和行位址(column address)；列解碼器(row decoder)被配置來解碼列位址，以及基於被解碼的列位址而產生字元線驅動訊號；行解碼器(column decoder)被配置來解碼行位址，並基於被解碼的行位址而產生行選擇訊號；以及源極線電壓產生器被配置來產生源極線驅動電壓以響應外部電源供應電壓(external power supply voltage)，並提供源極線驅動電壓給源極線。
在本發明另一實施例中提供一種MRAM裝置包括：記憶體胞陣列，其包含共同連接於源極線的多個STT-MRAM胞，其中記憶體胞陣列佈局在基板上且在多個庫(banks)內，且每一個STT-MRAM胞被配置來進行響應於字元線驅動訊號和行選擇訊號的操作；列解碼器被配置來解碼列位址，並基於被解碼的列位址而產生字元線驅動訊號；行解碼器被配置來解碼行位址，並基於被解碼的行位址上產生行選擇訊號；源極線電壓產生器被配置來提供源極線驅動電壓給源極線。
在本發明另一實施例中提供一種記憶體系統包括：記憶體控制器(memory controller)，記憶體控制器被配置來產生位址和控制訊號(control signals)藉以控制MRAM裝置的操作。在MRAM裝置中包括記憶體胞陣列，其包含多個STT-MRAM胞和共同連接於多個STT-MRAM胞的源極線，記憶體胞陣列被配置來進行響應於字元線驅動訊號和行選擇訊號的操作；位址輸入緩衝器被配置來基於外部位址而產生列位址和行位址；列解碼器被配置來解碼列位址，並基於被解碼的列位址而產生字元線驅動訊號；行解碼器被配置來解碼行位址，並基於被解碼的行位址而產生行選擇訊號，源極線電壓產生器被配置來響應外部電源供應電壓而產生源極線驅動電 壓，以及提供源極線驅動電壓給源極線。
11‧‧‧第一鐵磁性層
12‧‧‧耦合層
13‧‧‧第二鐵磁性層
1000‧‧‧磁阻式隨機存取記憶體
1050‧‧‧命令解碼器
1070‧‧‧內部電壓產生電路
1071~1083‧‧‧內部電壓產生器
1100‧‧‧位址輸入緩衝器
1200‧‧‧列解碼器
1300‧‧‧行解碼器
1310‧‧‧解碼單元
1320‧‧‧電源閘控單元
1321‧‧‧反及閘電路
1322‧‧‧第一反相器
1323‧‧‧第二反相器
1324‧‧‧第三反相器
1400‧‧‧源極線電壓產生器
1410‧‧‧參考電壓產生器
1420‧‧‧差動放大器
1430‧‧‧源極線驅動器
1431~1434‧‧‧驅動器
1435~1438‧‧‧熔絲
1500‧‧‧記憶體胞陣列
1510‧‧‧記憶體胞陣列單元
1520‧‧‧寫入驅動器
1530‧‧‧選擇電路
1540‧‧‧感測放大器
1600‧‧‧輸入/輸出感測放大器
1700‧‧‧輸入/輸出電路
111‧‧‧磁阻式隨機存取記憶體胞
2200‧‧‧半導體記憶體晶片
2220‧‧‧列解碼器
2230‧‧‧行解碼器
2241~2242‧‧‧源極線電壓產生器
4100‧‧‧記憶體模組
4110‧‧‧印刷電路板
4120‧‧‧磁阻式隨機存取記憶體晶片
4130‧‧‧連接器
4200‧‧‧記憶體模組
4210‧‧‧印刷電路板
4220‧‧‧磁阻式隨機存取記憶體晶片
4230‧‧‧連接器
4240‧‧‧緩衝器
4300‧‧‧記憶體模組
4310‧‧‧印刷電路板
4320‧‧‧磁阻式隨機存取記憶體晶片
4330‧‧‧連接器
4340‧‧‧緩衝器
4350‧‧‧控制器
4400‧‧‧記憶體模組
4410‧‧‧胞陣列
4420‧‧‧穿透矽孔
4500‧‧‧記憶體系統
4510‧‧‧記憶體控制器
4520‧‧‧磁阻式隨機存取記憶體裝置
4600‧‧‧記憶體系統
4610a、4610b‧‧‧光鏈接
4620‧‧‧控制器
4621‧‧‧控制器單元
4622‧‧‧第一傳輸器
4622_1‧‧‧第一光調變器
4623‧‧‧第一接收器
4623_1‧‧‧第一光解調變器
4630‧‧‧磁阻式隨機存取記憶體裝置
4631‧‧‧第二接受器
4631_1‧‧‧第二光解調變器
4632‧‧‧記憶體胞陣列
4633‧‧‧第二傳輸器
4633_1‧‧‧第二光調變器
4700‧‧‧資訊處理系統
4710‧‧‧電阻式記憶體系統
4711‧‧‧磁阻式隨機存取記憶體裝置
4712‧‧‧記憶體控制器
4720‧‧‧調變解調器
4730‧‧‧使用者介面
4740‧‧‧隨機存取記憶體
4750‧‧‧中央處理器
4760‧‧‧系統排線
4800‧‧‧電腦系統
4810‧‧‧磁阻式隨機存取記憶體裝置
4830‧‧‧使用者介面
4850‧‧‧中央處理器
4860‧‧‧系統排線
ADD‧‧‧位址訊號
ADDR‧‧‧外部位址
ADDR_X‧‧‧列位址
ADDR_Y‧‧‧行位址
AFL‧‧‧反鐵磁性層
BL‧‧‧穿隧絕緣層
BL1‧‧‧第二穿隧絕緣層
BL2‧‧‧第一穿隧絕緣層
BL1、BL2、BLn‧‧‧位元線
CASB‧‧‧行位址閃控訊號
CKE‧‧‧時脈致能訊號
CMD‧‧‧命令訊號
CON_FUSE‧‧‧熔絲控制訊號
CSB‧‧‧晶片選擇訊號
CSL、CSL1、CSL2、CSLn‧‧‧行選擇訊號
DCA1、DCA2‧‧‧經解碼之行位址
DIN‧‧‧輸入資料
DOUT‧‧‧輸出資料
DQ‧‧‧資料
FL‧‧‧自由層
I‧‧‧讀取電流
LA1、LA2、LAn‧‧‧半導體層
LIM_DN‧‧‧下限
LIM_UP‧‧‧上限
MN11、MN12、MN1n、MN21、MN22、MN2n、MNm1、MNm2、MNmn‧‧‧胞電晶體MN11
MRS‧‧‧模式暫存器組
MTJ11、MTJ12、MTJ1n、MTJ21、MTJ22、MTJ2n、MTJm1、MTJm2、MTJmn‧‧‧MTJ元件
OPT1‧‧‧光傳輸訊號
OPT1’‧‧‧光接收訊號
OPT2‧‧‧光資料訊號
OPT2’‧‧‧光接收訊號
PAD‧‧‧連接墊
PL‧‧‧固定層
PL1‧‧‧第二固定層
PL2‧‧‧第一固定層
RASB‧‧‧列位址閃控訊號
SL‧‧‧源極線
SN1‧‧‧控制訊號
SN2‧‧‧資料訊號
VBB_CELL‧‧‧本體電壓
VBBISO‧‧‧絕緣閘禁能電壓
VBLE‧‧‧偶預充電電壓
VBLO‧‧‧奇預充電電壓
VCMP‧‧‧抑制閘電壓
VEXT‧‧‧外部電壓
VGND‧‧‧虛擬接地電壓
VINTLP‧‧‧預充電電壓
VINTLSA‧‧‧讀取偏壓電壓
VINTOP‧‧‧單元增益放大電壓
VINTWD‧‧‧寫入驅動電源供應電壓
VPWR‧‧‧虛擬電源供應電壓
VREAD‧‧‧位元線抑制電壓
VREF‧‧‧參考電壓
VREF_H‧‧‧高參考電壓
VREF_L‧‧‧低參考電壓
VSL‧‧‧源極線驅動電壓
VSSWD‧‧‧寫入驅動接地電壓
WC1、WC2‧‧‧寫入電流
WEB‧‧‧寫入致能訊號
WL‧‧‧字元線驅動訊號
WL1、WL2、WLm‧‧‧字元線
為了讓此領域中習知此技術者能對本發明的上述特徵和優點更能明顯易懂，下文特舉實施例，並配合所附圖式做詳細說明如下。
圖1是依照本發明實施例說明磁阻式隨機存取記憶體MRAM裝置的方塊圖。
圖2是說明包含於圖1之MRAM裝置中記憶體胞陣列的電路圖。
圖3是說明組成圖2之記憶體胞陣列中MRAM胞的電路圖。
圖4是說明圖3之MRAM胞的三維示意圖。
圖5和圖6是磁性穿隧接面(magnetic tunnel junction，MTJ)元件相對於寫入資料時的磁場方向說明圖。
圖7是圖1之MRAM裝置中執行寫入動作的示意圖。
圖8、9、10、11及圖12是依照本發明實施例圖2之記憶體胞陣列中可被包含的MTJ元件更詳細的概念的示意圖。
圖13是圖1之MRAM裝置中可被包含的源極線電壓產生器的電路圖。
圖14是圖1之MRAM裝置中另一個可被包含的源極線電壓產生器的電路圖。
圖15是圖1之MRAM裝置中另一個可被包含的源極線電壓產生器的電路圖。
圖16是圖1之MRAM裝置中可被包含的行解碼器的電路圖。
圖17是依照本發明實施例MRAM裝置的方塊圖。
圖18是依照本發明實施例MRAM裝置中的源極線電壓產生器的電路圖。
圖19是依照本發明實施例MRAM裝置中的方塊圖。
圖20是圖19之MRAM裝置中可被包含的內部電壓產生電路的電路圖。
圖21、22及圖23是依照本發明或多種實施例MRAM裝置中可包含的記憶體模組示意圖。
圖24是依照本發明實施例MRAM裝置中包含具有堆疊結構的半導體元件的簡化透視圖。
圖25是依照本發明實施例MRAM裝置中包含的記憶體系統的常用方塊圖。
圖26是依照本發明實施例中可包含MRAM裝置和光鏈接的記憶體裝置的方塊圖。
圖27是依照本發明實施例中可包含MRAM裝置的資訊處理系統的方塊圖。
圖28是依照本發明實施例中可包含MRAM裝置的資訊處理系統的方塊圖。
現在將對本發明概念某些實施例，參照附圖對一些額外的細節作 描述。然而，重要的是要了解本發明可以用許多不同的形式來實施，並且不應該被解釋為限制於所示的實施例中。在整個附圖和書面的描述中，類似的元件和特徵會用相同的參考數字和標籤來表示。
將會了解的是，雖然本文中可以使用術語第一，第二等來描述各種元件，但這些元件不應該被這些術語所限制。這些術語僅用於區分一個元件與另一個元件。例如，在不脫離本發明的範圍下，第一元件可以被稱為第二元件，類似的來說，第二元件可被稱為第一元件。
將會了解的是，當一個元件被稱為「被連接」或「被耦接」到另一元件上時，它可以直接的被連接或被耦接到其他元件，它們之間可能有中間元件。與此相反，當元件被稱為「直接被連接」或「直接被耦接」到另一元件時，它們之間就沒有中間元件。用來描述元素之間的關係字應該用一些類似的方式來說明(即：「之間」與「直接之間」，「相鄰」與「直接相鄰」，等等)。
本發明用來描述實施例的專門用語並非要限制本發明的範圍。在文章中的「一個」和「此」可以是單個對象，然而在本文中所使用的單數形式不應該排除存在一個以上的所指對象。換句話說，本發明的元件以單數形式而言可以是一個或多個，除非前後文清楚的另有指示。將進一步了解的是，當使用以下術語「包括」和/或「包含」時，指定所述的特徵(features)、項目(items)、步驟(steps)、操作(operations)、元件(elements)和/或構件(components)的存在下，但不排除一個或多個其他特徵、項目、步驟、操作、元件及構件和/或它們的組成的存在或添加。
除非有其他的定義，本文中所使用的所有術語(包括技術術語和科 學術語)都具有相同的含義，是此發明領域中習知此技術者能了解的。這些術語，例如在常用字典中定義的那些，應解釋為具有與它們的含義一致的含義，因此在相關領域的前後文中，除非有明確的定義外，這些術語將不被解釋為理想化的或過於正式的意義。
圖1是依照本發明實施例說明磁阻式隨機存取記憶體(magneto-resistive random access memory，MRAM)裝置1000的方塊圖。
參考圖1，MRAM 1000是由命令解碼器(command decoder)1050、位址輸入緩衝器(address input buffer)1100、列解碼器(row decoder)1200、行解碼器(column decoder)1300、源極線電壓產生器(source line voltage generator)1400、記憶體胞陣列(memory cell array)1500、輸入/輸出(input/output，I/O)感測放大器(sense amplifier)1600及I/O電路1700所組成。
命令解碼器1050可解碼晶片選擇訊號(chip selection signal)CSB、列位址閃控訊號(row address strobe signal)RASB、行位址閃控訊號(column address strobe signal)CASB、寫入致能訊號(write enable signal)WEB以及時脈致能訊號(clock enable signal)CKE，並產生不同的控制訊號，以及控制配置於MRAM 1000中的電路區塊(circuit blocks)。
記憶體胞陣列1500包含多數個自旋轉移力矩磁性隨機存取記憶體(spin-transfer torque magnetic random access memory，STT-MRAM)胞，以及進行響應於字元線驅動訊號(word line driving signal)WL和行選擇訊號(column selection signal)CSL的操作。位址輸入緩衝器1100可被用來基於外部位址(external address)ADDR而產生列位址(row address)ADDR_X 和行位址(column address)ADDR_Y。列解碼器1200可解碼列位址ADDR_X，並產生解碼後的列位址，和產生字元線驅動訊號WL。行解碼器1300可被用來解碼行位址ADDR_Y，並產生解碼後的行位址，和基於解碼後的行位址產生行選擇訊號CSL。
源極線電壓產生器1400可被用來基於外部電源供應電壓(external power supply voltage)而產生源極線驅動電壓(source line driving voltage)VSL，並提供源極線驅動電壓VSL給記憶體胞陣列1500的源極線。在以下一些額外的細節中所描述，對於實現源極線電壓產生器1400的多個電路區塊(circuit blocks)中的某些(或全部)電路區塊，其在記憶體系統為待機模式(standby mode)或電源關閉模式(power-down mode)期間可能會被禁能(disabled)。舉例來說，對於實現源極線電壓產生器1400的多個電路區塊中的某些或全部電路區塊可以響應於模式暫存器組(mode register set，MRS)訊號而被禁能。
I/O感測放大器1600可被用來放大記憶體胞陣列1500所輸出的資料，並產生第一資料，以及傳輸輸入資料DIN到記憶體胞陣列1500。輸入/輸出電路1700可被用來決定所述第一資料的輸出順序，執行並串轉換(parallel/serial conversion)，產生輸出資料DOUT，暫存輸入資料DIN，以及提供緩衝輸入資料DIN給I/O感測放大器1600。
圖2是說明包含於圖1之MRAM裝置1000中的記憶體胞陣列1500的電路圖。
請參考圖2，記憶體胞陣列1500包含記憶體胞陣列單元(memory cell array unit)1510、寫入驅動器(write driver)1520、 選擇電路(selection circuit)1530及感測放大器(sense amplifier)1540。如圖2所示，記憶體胞陣列單元1510可以被連接於源極線電壓產生器1400。
記憶體胞陣列單元1510通常包含多數個字元線WL1至WLm和多數個位元線(bit lines)BL1至BLn，以及單位記憶體胞(unit memory cell)可以被提供在字元線WL1至WLm中的每一者與位元線BL1至BLn中的一對應者之間。選擇電路1530被用來將位元線BL1至BLn選擇性地連接到感測放大器1540以響應行選擇訊號CSL1至CSLn。感測放大器1540被用來放大選擇電路1530的輸出電壓訊號和參考電壓VREF二者之間的差異，並且產生輸出資料DOUT。進一步描述可見參考圖13、圖14及圖15，寫入驅動器(write driver)1430會被連接於位元線BL1至BLn，並且基於寫入資料而產生編程電流(program current)，接著選擇性地提供所產生的編程電流到位元線BL1至BLn。為了磁化配置於記憶體胞陣列1510的磁性穿隧接面(magnetic tunnel junction，MTJ)元件，源極線SL必須被施加一個比施加於位元線BL1至BLn電壓還高的電壓。源極線電壓產生器1400會被用來產生源極線驅動電壓VSL，並且提供源極線驅動電壓VSL至記憶體胞陣列單元1510中分別的源極線。
記憶體胞陣列單元1510被假設包含了胞電晶體(cell transistor)MN11至MN1n以及MTJ元件MTJ11至MTJ1n，胞電晶體MN11至MN1n的閘極(gate)被連接於字元線WL1，並且MTJ 元件MTJ11至MTJ1n分別被連接於胞電晶體MN11至MN1n和位元線BL1至BLn之間。胞電晶體MN11至MN1n的源極被連接於源極線SL上。記憶體胞陣列單元1510更被假設包含了胞電晶體MN21至MN2n以及MTJ元件MTJ21至MTJ2n，胞電晶體MN21至MN2n的閘極被連接於字元線WL2，並且MTJ元件MTJ21至MTJ2n分別被連接於胞電晶體MN21至MN2n和位元線BL1至BLn之間。胞電晶體MN21至MN2n的源極被連接於源極線SL上。最後，特別在圖2的實施例中說明，記憶體胞陣列單元1510被假設包含了胞電晶體MNm1至MNmn以及MTJ元件MTJm1至MTJmn，胞電晶體MNm1至MNmn的閘極被連接於字元線WLm上，並且MTJ元件MTJm1至MTJmn分別被連接於胞電晶體MNm1至MNmn和位元線BL1至BLn之間。在此再次地，胞電晶體MNm1至MNmn的源極被連接於源極線SL上。
圖3是作為一實施例的電路示意圖，說明可以被合併在圖2的記憶體胞陣列1500中的MRAM胞111。
參考圖3，MRAM胞111包括胞電晶體MN11以及MTJ元件MTJ11，胞電晶體MN11包含NMOS電晶體。胞電晶體MN11的閘極被連接於字元線WL1，以及胞電晶體MN11的源極被連接於源極線SL。MTJ元件MTJ11被連接於胞電晶體MN11的汲極(drain)和位元線BL1之間。
圖4是在一實施例中說明圖3的MRAM胞111可能連接結構的三維(three-dimensional)示意圖。
參考圖4，MTJ元件MTJ11包含固定層(pinned layer)PL、自由層(free layer)FL與穿隧絕緣層(tunnel barrier layer)BL，固定層PL具有預定固定的磁化方向(magnetization direction)，自由層FL沿著外部施加的磁場方向被磁化，而在固定層PL和自由層FL之間的絕緣薄膜被用來形成穿隧絕緣層BL。為了固定所述固定層PL的磁化方向，MTJ元件MTJ11更可包含反鐵磁性層(anti-ferromagnetic layer)(未標示)。圖4中的MTJ元件MTJ11可被自旋力矩轉移隨機存取記憶體(STT-MRAM)所組成。
為了能夠對STT-MRAM進行寫入操作，胞電晶體MN11會因施加邏輯高電壓(logic-high voltage)在字元線WL1上而被打開(turned ON)，並且寫入電流(write current)可以隨之施加於位元線BL1和源極線SL之間。為了能夠STT-MRAM進行讀取操作，胞電晶體MN11會因施加邏輯高電壓(logic-high voltage)在字元線WL1上而被打開，然後由位元線BL1往源極線SL的方向會被施加讀取電流(read current)，因此儲存在MTJ胞中的資料能由被偵測到的電阻決定。
圖5和圖6是MTJ元件在被寫入操作期間的磁化方向說明圖。MTJ元件的電阻將會依照自由層FL的磁化方向而改變。當讀取電流「I」被提供於MTJ元件時，資料電壓依照MTJ元件的電阻而輸出。由於讀取電流I的位準(level)低於寫入電流，自由層FL的磁化方向將不會因讀取電流I的應用而被位移。
參考圖5中的MTJ元件，自由層FL的磁化方向和固定層PL的磁化方向一致。因此，MTJ元件建立相對低的電阻。這個 情況可被解釋為表示被儲存資料值為「0」。
參考圖6中的MTJ元件，自由層FL的磁化方向和固定層PL的磁化方向相反。因此，MTJ元件建立相對高的電阻。這個情況可被解釋為表示被儲存資料值為「1」。
要注意的是，在圖5和圖6中的MTJ元件的自由層FL和固定層PL是被假設可任意的被水平的排列。但此情況不是必須的。舉例來說，在本發明其他實施例中，自由層FL和固定層PL可垂直的被排列。
圖7是說明關於圖1之MRAM裝置執行寫入操作時的示意圖。
參考圖7，自由層FL的磁化方向可依照寫入電流WC1和WC2通過MTJ元件的方向而被決定。例如，在第一寫入電流WC1被施加時，當固定層PL施加力矩至自由層FL時，自由電子會有相同的自旋方向。因此，自由層FL可被磁化而「平行於」固定層PL。在第二寫入電流WC2被施加時，具有和固定層PL相反自旋方向的電子將會返回自由層FL並施加力矩。所以，自由層FL的磁化方向可能會「反平行(anti-parallel)於」固定層PL。在此方式中，自由層FL的磁化方向可被位移以響應自旋轉移力矩(STT)。
圖8、圖9、圖10、圖1及圖12是依照本發明實施例說明可被包含於圖2之記憶體胞陣列中的MTJ元件的概念示意圖。
圖8和圖9是依照本發明實施例說明在STT-MRAM中具有水平磁化方向的MTJ元件的詳細概念說明圖。具有水平磁化方向的 MTJ元件所指的是，電流流動方向大體上垂直於磁化易軸(magnetization easy axis)的MTJ元件。
參考圖8，MTJ元件可包含自由層FL、穿隧絕緣層BL、固定層PL及反鐵磁性層AFL。
自由層FL包含可改變磁性方向的材料。自由層FL的磁場方向可由於記憶體胞外部和/或內部所提供的電場/磁場因子(electric/magnetic factors)而被改變。自由層FL中可包含鐵磁性(ferromagnetic)材料，鐵磁性材料包含鈷(Co)、鐵(Fe)及鎳(Ni)中至少一者。舉例來說，自由層FL中可包含鐵硼(FeB)、鐵(Fe)、鈷(Co)、鎳(Ni)、釓(Gd)、鏑(Dy)、鈷鐵(CoFe)、鎳鐵(NiFe)、錳砷(MnAs)、錳鉍(MnBi)、錳銻(MnSb)、二氧化鉻(CrO2)、錳鐵氧體(MnOFe2O3)、鐵素體(FeOFe2O3)、鎳鐵素體(NiOFe2O3)、銅鐵素體(CuOFe2O3)、鎂鐵氧體(MgOFe2O3)、氧化銪(EuO)以及釔鐵石榴石(Y3Fe5O12)中至少一者。
穿隧絕緣層BL的厚度可小於旋轉擴散距離(spin diffusion distance)。穿隧絕緣層BL可包含非磁性材料。舉例來說，穿隧絕緣層BL可包含鎂(Mg)的氧化物、鈦(Ti)的氧化物、鋁(Al)的氧化物、鎂鋅(MgZn)的氧化物、鎂硼(MgB)的氧化物、鈦的氮化物和釩(V)的氮化物中至少一者。
固定層PL的磁化方向藉由反鐵磁性層AFL而被固定。同樣地，固定層PL可包含鐵磁性材料。舉例來說，固定層PL可包含鈷鐵硼(CoFeB)、鐵(Fe)、鈷(Co)、鎳(Ni)、釓(Gd)、鏑(Dy)、鈷鐵(CoFe)、鎳鐵(NiFe)、錳砷(MnAs)、錳鉍(MnBi)、錳銻(MnSb)、二氧化鉻(CrO2)、 錳鐵氧體(MnOFe2O3)、鐵素體(FeOFe2O3)、鎳鐵素體(NiOFe2O3)、銅鐵素體(CuOFe2O3)、鎂鐵氧體(MgOFe2O3)、氧化銪(EuO)及釔鐵石榴石(Y3Fe5O12)中至少一者。
反鐵磁性層AFL可包含反鐵磁性材料(anti-ferromagnetic material)。舉例來說，反鐵磁性層AFL可包含鉑錳(PtMn)、銥錳(IrMn)、一氧化錳(MnO)、硫化錳(MnS)、碲化錳(MnTe)、氟化錳(MnF2)、氯化亞鐵(FeCl2)、氧化亞鐵(FeO)、二氯化鈷(CoCl2)、一氧化鈷(CoO)、二氯化鎳(NiCl2)、一氧化鎳(NiO)及鉻(Cr)中至少一者。
在本發明另一實施例中，當MTJ元件中自由層FL和固定層PL的每一者都是由鐵磁性材料形成時，鐵磁性材料的邊緣(edge)處可能產生漏磁場(stray field)。漏磁場會減少磁阻或增加自由層FL的電阻磁力(resistive magnetic force)而影響切換特性(switching characteristics)，因而形成不對稱切換(asymmetric switching)。因此，有必要減少或控制在MTJ元件的鐵磁性材料中產生的漏磁場。
參考圖9，MTJ元件的固定層PL可被人造反鐵磁(synthetic anti-ferromagnetic，SAF)材料形成。固定層PL可包含第一鐵磁性層11、耦合層(coupling layer)12及第二鐵磁性層13。第一和第二鐵磁性層11和13的每一者可包含鈷鐵硼(CoFeB)、鐵(Fe)、鈷(Co)、鎳(Ni)、釓(Gd)、鏑(Dy)、鈷鐵(CoFe)、鎳鐵(NiFe)、錳砷(MnAs)、錳鉍(MnBi)、錳銻(MnSb)、二氧化鉻(CrO2)、錳鐵氧體(MnOFe2O3)、鐵素體(FeOFe2O3)、鎳鐵素體(NiOFe2O3)、銅鐵素體(CuOFe2O3)、鎂鐵氧體(MgOFe2O3)、氧化銪(EuO)及 釔鐵石榴石(Y3Fe5O12)中至少一者。在本實施例中，第一鐵磁性層11中的磁化方向會和第二鐵磁性層13中的磁化方向不同。第一和第二鐵磁性層11和13的磁化方向的每一者會被固定。耦合層12可包含釕(Ru)。
圖10是依照本發明另一實施例說明STT-MRAM的MTJ元件的概念說明圖。在MTJ元件中具有垂直磁化方向，電流流動方向大體上平行於磁化易軸。參考圖10，MTJ元件包含自由層FL、固定層PL及穿隧絕緣層BL。
當自由層FL的磁化方向平行於固定層PL的磁化方向時，電阻會減少。反之，當自由層FL的磁化方向反平行於固定層FL的磁化方向時，電阻會增加。不同的資料數值可被儲存在這些不同結果電阻的關係中。
要實施具有垂直磁化方向的MTJ元件時，自由層FL和固定層PL的每一者可被具有高等向磁化能量(high magnetic isotropic energy)的材料形成。具有高等向磁化能量的材料包含非晶態稀土合金(amorphous rare-earth alloy)、多層薄膜層(multilayered thin layer)(例如(Co/Pt)n或(Fe/Pt)n)或具有L10晶格結構(crystal structure)的序晶格(ordered-lattice)材料。舉例來說，自由層FL可被有序的合金(ordered alloy)形成，並且包含鐵(Fe)、鈷(Co)、鎳(Ni)、鈀(Pd)及鉑(Pt)中至少一者。舉例來說，自由層FL可包含鐵鉑(Fe-Pt)合金、鐵鈀(Fe-Pd)合金、鈷鈀(Co-Pd)合金、鈷鉑(Co-Pt)合金、鐵鎳鉑(Fe-Ni-Pt)合金、鈷鐵鉑(Co-Fe-Pt)合金及鈷鎳鉑(Co-Ni-Pt)合金中至少一者。 上述合金的化學定量表達式如下例，Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
固定層PL可被有序合金形成，包含鐵(Fe)、鈷(Co)、鎳(Ni)、鈀(Pd)及鉑(Pt)中至少一者。舉例來說，固定層PL包含鐵鉑(Fe-Pt)合金、鐵鈀(Fe-Pd)合金、鈷鈀(Co-Pd)合金、鈷鉑(Co-Pt)合金、鐵鎳鉑(Fe-Ni-Pt)合金、鈷鐵鉑(Co-Fe-Pt)合金及鈷鎳鉑(Co-Ni-Pt)合金中至少一者。上述合金的化學定量表達式如下例，Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
圖11和圖12是依照本發明某些實施例說明被包含於STT-MRAM中的雙MTJ元件(dual MTJ elements)的概念說明圖。在自由層兩側上分別配置穿隧絕緣層以及固定層而組成雙MTJ元件。
參考圖11，被配置來形成橫向磁場的雙MTJ元件可包含第一固定層PL2、第一穿隧絕緣層BL2、自由層FL、第二穿隧絕緣層BL1及第二固定層PL1。第一固定層PL2、第一穿隧絕緣層BL2、自由層FL、第二穿隧絕緣層BL1及第二固定層PL1的每一者可包含相同或相似的材料(對應圖8中自由層FL、穿隧絕緣層BL及固定層PL之一)。
在本實施例中，當第一固定層PL2被固定在相反於第二固定層PL1磁化方向時，第一固定層PL2和第二固定層PL1所引起的磁力實質上可抵銷。因此，雙MTJ元件可用小於典型MTJ元件的電流來進行寫入操作。
除此之外，在雙MTJ元件在讀取操作期間建立的高電阻 可由於第二穿隧絕緣層BL1和資料判別(data discrimination)而被改善。
參考圖12，被配置來形成垂直磁場的雙MTJ元件可包含第一固定層PL2、第一穿隧絕緣層BL2、自由層FL、第二穿隧絕緣層BL1及第二固定層PL1。第一固定層PL2、第一穿隧絕緣層BL2、自由層FL、第二穿隧絕緣層BL1及第二固定層PL1的每一者可包含相同或相似的材料(對應圖10中自由層FL、穿隧絕緣層BL和固定層PL)。
在本實施例中，當第一固定層PL2被固定在相反於第二固定層PL1磁化方向時，第一和第二固定層PL2和PL1所引起的磁力會相互抵銷。因此，雙MTJ元件可用相對低於典型MTJ元件的電流位準來進行寫入操作。
圖13是說明可被包含於圖1之MRAM裝置1000中的源極線電壓產生器1400的電路示意圖。
參考圖13，源極線電壓產生器1400包括參考電壓產生器(reference voltage generator)1410、差動放大器(differential amplifier)1420及源極線驅動器(source line driver)1430。
參考電壓產生器1410可被用來產生上限(up limit)LIM_UP和下限(down limit)LIM_DN。差動放大器1420可被用來反饋(feed-back)源極線電壓VSL，放大源極線電壓VSL及上限LIM_UP之間的電壓差，產生對應的第一電壓訊號，放大源極線電壓VSL和下限LIM_DN中間的電壓差，並且產生對應的第二電壓訊號。源極線驅動器1430可被用來產生源極線驅動 電壓VSL以響應第一電壓訊號和第二電壓訊號。
差動放大器1420在待機(standby)和/或電源關閉(power-down)模式下可能會被禁能(disabled)。舉例來說，差動放大器1420在響應模式暫存器組MRS訊號時可能被禁能。
同樣的，源極線驅動器1430在待機和/或電源關閉模式下可能被禁能。在此再次地，源極線驅動器1430在響應模式暫存器組MRS訊號時可能被禁能。
在圖13的實施例中，源極線驅動器1430包括多個平行連接的驅動器1431至1434。多個驅動器1431至1434中至少一個會在響應模式暫存器組MRS訊號時可能被禁能。
圖14是說明可以被包含於圖1之MRAM裝置1000中的源極線電壓產生器1400的另一實施例電路示意圖。
參考圖14，源極線電壓產生器1400a包含參考電壓產生器1410、差動放大器1420及源極線驅動器1430a。
源極線驅動器1430a可被用來產生源極線電壓VSL以響應差動放大器1420的輸出電壓訊號。源極線驅動器1430a在待機和/或電源關閉模式下可能會被禁能。舉例來說，源極線驅動器1430a在響應模式暫存器組MRS訊號時可能被禁能。
源極線驅動器1430a包含多個平行耦合於差動放大器1420輸出 端點和源極線驅動器1430a輸出端點之間的第一電路。每一個第一電路包含驅動器1431、1432、1433及1434分別串聯於熔絲(fuse)1435、1436、1437及1438。被包含於源極線驅動器1430a中熔絲1435、1436、1437和1438 可以被選擇性的切斷(cut)以響應熔絲控制訊號CON_FUSE。
圖15是說明可被包含於圖1之MRAM裝置1000中的源極線電壓產生器1400的實施例電路示意圖。
參考圖15，源極線電壓產生器1400b包括參考電壓產生器1410、差動放大器1420及源極線驅動器1430b。
源極線驅動器1430b被用來產生源極線電壓VSL以響應差動放大器1420的輸出電壓訊號。源極線驅動器1430b在待機和/或電源關閉模式下可能會被禁能。
源極線驅動器1430b包含多數個平行耦合於差動放大器1420輸出端點和源極線驅動器1430b輸出端點之間的第一電路。每一個第一電路包含驅動器1431、1432、1433及1434分別串聯於選項金屬(option metal)1435a、1436a、1437a和1438a。源極線驅動器1430b會被製作以選擇性地包含一個或多個選項金屬1435a、1436a、1437a及1438a連接於驅動器1431、1432、1433及1434。特別的選項金屬會有效的切斷源極線驅動器1430b中對應的驅動器輸出端點。
包含了圖14和圖15所示源極線電壓產生器1400的MRAM裝置1000中之可利用熔絲或選項金屬來控制源極線驅動電壓的大小。
圖16是說明可以被包含在圖1之MRAM裝置1000中的行解碼器1300實施例電路示意圖。
參考圖16，行解碼器1300包括解碼單元(decoding unit)1310及電源閘控單元(power gating unit)1320。解碼單元1310解碼行位址ADDR_Y並產生相對應經解碼的行位址DCA1以及 DCA2。電源閘控單元1320基於經解碼後的行位址DCA1以及DCA2而執行電源閘控操作，以產生行選擇訊號CSL。
在圖16的實施例中，電源閘控單元1320包含反及閘(NAND)電路1321、第一反相器(inverter)1322、第二反相器1323及第三反相器1324。NAND電路1321可基於第一經解碼之行位址DCA1和第二經解碼之行位址DCA2而執行邏輯反及操作。第一反相器1322響應於虛擬電源供應電壓(virtual power supply voltage)VPWR而進行操作，並將NAND電路1321所輸出訊號的相位進行反相。第二反相器1323響應於虛擬接地電壓(virtual ground voltage)VGND而進行操作，並將第一反相器1322所輸出訊號的相位進行反相。第三反相器1324也響應於虛擬電源供應電壓VPWR而進行操作，並將第二反相器1323所輸出訊號的相位進行反相反相。
在本發明某些實施例中，虛擬電源供應電壓VPWR及虛擬接地電壓VGND在預充電模式(precharge mode)期間不會被施加於電源閘控單元1320。
雖然上述的實施例涉及到應用於圖1的MRAM裝置1000的行解碼器1300之電源閘控操作，電源閘控操作也可被應用在列解碼器1200、位址輸入緩衝器1100、命令解碼器1050、寫入驅動器1520、I/O感測放大器1600及I/O電路1700。
圖17是依照本發明另一個實施例說明MRAM裝置2000的方塊圖。
參考圖17，MRAM裝置2000包括命令解碼器1050、位址輸入緩衝器1100、列解碼器1200、行解碼器1300、源極線電壓產生器1400、記憶體胞陣列1500、I/O感測放大器1600、I/O電路1700及源極線墊(source line pad，PAD_SL)1060。
和圖1的MRAM相關，圖17的MRAM裝置2000更包括源極線墊1060，源極線墊1060被配置來提供外部電壓(external voltage)至MRAM裝置2000中STT-MRAM胞之源極線上。由於MRAM裝置2000更包含源極線墊1060，所以MRAM裝置2000可以透過源極線墊1060提供外部電壓，並且在MRAM裝置2000製造期間(例如：在封裝前的晶圓級和/或晶片級(wafer level and/or chip level)測試記憶體胞陣列1500的特性。
圖18是依照本發明某些實施例說明包含源極線電壓產生器之MRAM裝置的電路佈局圖。
參考圖18，半導體記憶體晶片2200通常包含四個庫(bank)：庫A、庫B、庫C及庫D。胞陣列包含被配置在相對應的四庫中的多個STT-MRAM胞。列解碼器2220以及行解碼器2230都被配置相鄰於四庫中的一個庫的。另外，某些連接墊(connection pads)PAD被配置於半導體記憶體晶片2200的至少一個邊緣，並且某些連接墊被配置於半導體記憶體晶片2200之中間位置週邊設備區域。如同此技術領域者所理解，多個連接墊需要和外部電路的多種訊號(例如：電源、位址、資料及控制訊號)作連接。
除此之外，源極線電壓產生器2241和2242可被配置在半導體記憶體晶片2200的中間位置週邊設備區域。雖然圖18只說明了兩個源極線電壓產生器2241及2242，但是任何具有合理數量的源極線電壓產生器可以 被提供在相關的一個或更多的記憶體庫。在本發明某些實施例中，每一個記憶區域將會由對應的源極電壓產生器獨立供應源極線驅動電壓。或者，一個源極線電壓產生器將會被半導體記憶體晶片2200的兩個或兩個以上(或者全部)的記憶體庫所共用。
在圖18的實施例中，列解碼器2220沿著半導體記憶體晶片2200的橫向(widthwise direction)配置，而行解碼器2230是沿著半導體記憶體晶片2200的縱向(lengthwise direction)配置。此外，假設分別被分配給兩個橫向相鄰庫之列解碼器2220被配置為彼此相鄰，並且共用位於它們之間的控制線(此處沒有標示)。
在半導體記憶體晶片2200中的記憶體庫數目(例如：4)是任意的，習知此技術領域者將了解，記憶體庫的任何合理數目和配置也可被用於本發明的其他實施例中。
圖19是依照本發明實施例說明MRAM裝置3000的方塊圖。
參考圖19，MRAM裝置3000包括命令解碼器1050、位址輸入緩衝器1100、列解碼器1200、行解碼器1300、源極線電壓產生器1400、記憶體胞陣列1500、輸入/輸出(I/O)感測放大器1600、I/O電路1700及內部電壓產生電路(internal voltage generating circuit)1070。
內部電壓產生電路1070被用來產生MRAM裝置3000的電路區塊(circuit blocks)所需要的不同電壓。內部電壓產生電路1070會產生內部電壓以響應外部提供電壓(externally provided voltage)VEXT。
圖20是說明可以包含於圖19的MRAM裝置3000中的內部電壓產生電路1070的實施例示意圖。
參考圖20，內部電壓產生電路1070包括第一內部電壓產生器1071至第十三內部電壓產生器1083。
第一內部電壓產生器1071可響應外部電壓VEXT來產生本體電壓(bulk voltage)VBB_CELL給記憶體胞陣列。第二內部電壓產生器1072可響應外部電壓VEXT而產生偶預充電電壓(even precharge voltage)VBLE，偶預充電電壓VBLE被用來預充電位元線及區域I/O線。第三內部電壓產生器1073可響應外部電壓VEXT而產生奇預充電電壓(odd precharge voltage)VBLO，奇預充電電壓VBLO被用來預充電位元線及區域I/O線。第四內部電壓產生器1074可以響應外部電壓VEXT而產生絕緣閘禁能電壓(isolation gate disable voltage)VBBISO，絕緣閘禁能電壓VBBISO被用來禁能記憶體胞陣列的絕緣閘。第五內部電壓產生器1075可以響應外部電壓VEXT而產生寫入驅動電源供應電壓(write driver power supply voltage)VINTWD。第六內部電壓產生器1076可以響應外部電壓VEXT而產生寫入驅動接地電壓(write driver ground voltage)VSSWD。第七內部電壓產生器1077可以響應外部電壓VEXT而產生讀取偏壓電壓(read bias voltage)VINTLSA。第八內部電壓產生1078可以響應外部電壓VEXT而產生讀取預充電電壓(read precharge voltage)VINTLP。第九內部電壓產生器1079可以響應外部電壓VEXT而產生單元增益放大電壓(unit gain amplification voltage)VINTOP。第十內部電壓產生器1080可以響應外部電壓VEXT而產生位元線抑制(clamp)電壓VREAD。第十一內部電壓產生器1081可以響應外部電壓VEXT而產生讀取抑制閘電壓(read clamp gate voltage)VCMP。第十二內部電壓產生器1082可以響應外部電壓VEXT而產生感測放大器之 高參考電壓VREF_H。第十三內部電壓產生器1083可以響應外部電壓VEXT而產生感測放大器之低參考電壓VREF_L。
圖21、22及23是依照本發明多種實施例說明可包含一或多個MRAM裝置之記憶體模組4100、4200及4300的示意圖。
參考圖21，記憶體模組4100包括印刷電路板(printed circuit board,PCB)4110、多個MRAM晶片4120及連接器4130。多個MRAM晶片4120可以被設置在印刷電路板4110的上下表面。連接器4130經由導線(此處沒有標示)可被用來電性連接這些MRAM晶片4120。另外，連接器4130可被連接至外部主機(external host)的插槽(slot)。
參考圖22，記憶體模組4200包括印刷電路板4210、多個MRAM晶片4220、連接器4230及多數個緩衝器4240。每一個緩衝器4240可被配置MRAM晶片4220其中一對應者與連接器4230之間。
MRAM晶片4220及緩衝器4240可被設置在印刷電路板4210的上下表面。形成在印刷電路板4210上下表面的MRAM晶片4220以及緩衝器4240可經由多個導通孔(via holes)被連接。
參考圖23，記憶體模組4300包括印刷電路板4310、多個MRAM晶片4320、連接器4330、多個緩衝器4340及配置於中間的控制器4350。
MRAM晶片4320及緩衝器4340可被設置在印刷電路板4310的上下表面。形成在印刷電路板4310上下表面的MRAM晶片4320以及緩衝器4340可經由多數個導通孔被連接。
圖24是依照本發明實施例說明包含多個半導體層的堆疊 半導體元件4400的透視圖。在圖21至圖23的記憶體模組4100、4200及4300中，每一個MRAM晶片4120、4220及4320可包含多個半導體層LA1至LAn。
在堆疊半導體元件4400中，多個堆疊半導體層LA1至LAn可藉由穿透矽孔(through-silicon vias，TSVs)4420被相互連接。每一個半導體層LA1至LAn可包含具有STT-MRAM胞的胞陣列4410。
圖25是依照本發明實施例說明包含MRAM裝置4520的記憶體系統4500的方塊示意圖。
參考圖25，記憶體系統4500包括記憶體控制器4510及MRAM裝置4520。
記憶體控制器4510可被用來產生一個或更多的位址訊號ADD和命令訊號CMD，以經由一個或多個排線(bus)提供給MRAM裝置4520。資料DQ也可經由一個或多個排線而在記憶體控制器4510和MRAM裝置4520之間傳遞。
MRAM裝置4520可以是依照本發明實施例中包含源極線電壓產生器之MRAM裝置。
圖26是依照本發明實施例說明包含MRAM裝置及光鏈接(optical link)的記憶體系統4600的方塊圖。
參考圖26，記憶體系統4600可包含控制器4620、MRAM裝置4630及多個光鏈接4610a與4610b，其中光鏈接4610a與4610b被配置來相互連接控制器4620及MRAM裝置4630。控制器4620可包含控制單元4621、第一傳輸器(transmitter)4622及第一接收器(receiver)4623。 控制器單元4621可傳輸控制訊號SN1至第一傳輸器4622。
第一傳輸器4622可包含第一光調變器(optical modulator)4622_1，其可將控制訊號SN1(其為電訊號)轉換為第一光傳輸訊號(optical transmission signal)OPT1，並傳輸第一光傳輸訊號OPT1至光鏈接4610a。
第一接收器4623可包含第一光解調變器(optical demodulator)4623_1，其可將由光鏈接4610b接收而來的第二光接收訊號(optical receiving signal)OPT2’轉換為資料訊號SN2(其為電訊號)，並傳輸資料訊號SN2至控制單元4621。
MRAM裝置4630可包含第二接受器4631、記憶體胞陣列4632及第二傳輸器4633。第二接受器4631可包含第二光調變器4631_1，其可將由光鍵接4610A接收而來的第一光接收訊號OPT1’轉換為控制訊號SN1(其為電訊號)，並傳輸控制訊號SN1至記憶體胞陣列4632。
在記憶體胞陣列4632中，資料可在控制訊號SN1的控制下被寫入，或者記憶體胞陣列4632輸出的資料訊號SN2可被傳輸至第二傳輸器4633。
第二傳輸器4633可包含第二光調變器4633_1，其可將資料訊號SN2(其為電訊號)轉換至第二光資料訊號OPT2，並傳輸第二光資料訊號OPT2至光鏈接4610b。
圖27是依照本發明實施例說明包含MRAM裝置的資訊處理系統(information processing system)的方塊圖。
參考圖27，MRAM裝置4711可被架設在電腦系統中，例如行動 裝置或桌上型電腦。資訊處理系統4700可包含被電性連接於系統排線4760上的電阻式記憶體系統(resistive memory system)4710、調變解調器(modem)4720、中央處理器(central processing unit,CPU)4750、隨機存取記憶體4740及使用者介面(user interface)4730。
電阻式記憶體系統4710可包含MRAM裝置4711和記憶體控制器4712。由CPU 4750處理的資料或外部輸入的資料可被儲存在MRAM裝置4711中。
MRAM裝置4711或隨機存取記憶體4740中至少一者可被應用在包含MRAM胞的半導體記憶體裝置中。即，包含STT-MRAM胞的半導體記憶體裝置可被應用在MRAM裝置4711(其被配置來儲存資訊處理系統4700所需要的大容量資料)中，或應用在隨機存取記憶體4740(其被配置來儲存那些需要被快速存取的資料(即：系統資料))。雖然圖27中沒有標示，此技術領域者將了解，應用晶片組(application chipset)、相機影像處理器(camera image Processor，CIP)及輸入/輸出(I/O)裝置更可被提供於資訊處理系統4700中。
圖28是依照本發明實施例說明包含MRAM裝置的另一種資訊處理系統的方塊圖。
參考圖28，包含STT-MRAM胞的MRAM裝置4810會被架設於電腦系統4800中，例如行動裝置或桌上型電腦。電腦系統4800包含電性連接於系統排線4860的MRAM裝置4810、中央處理器4850及使用者介面4830。
STT-MRAM可以成為先進的記憶體，其要可滿足動態隨機存取 記憶體(dynamic RAM，DRAM)低成本大容量的特性、靜態隨機存取記憶體(static RAM，SRAM)的操作速度以及快閃記憶體(flash memory)的非揮發(non-volatile)特性。因此，當常規系統需要一個具有高處理速度的額外快取(cache)和一個被配置來儲存大量資料的額外大容量存儲器(mass storage)(例如，RAM)時，此快取記憶體與此大容量存儲器可以被依照本發明實施例的MRAM裝置所取代。即，由於包括MRAM的記憶體裝置可迅速地儲存大量資料，電腦系統可以被配置而比傳統技術更簡單。
本發明可被應用在半導體裝置上，特別是MRAM裝置和包含MRAM裝置之記憶體系統。
依照本發明實施例的MRAM裝置包含源極線電壓產生器，源極線電壓產生器被配置來產生源極線驅動電壓以響應外部電源供應電壓，如此就能減少用來連接MRAM和外部裝置的連接墊數目。在待機和/或電源關閉模式下，組成源極線電壓產生器之某些或全部電路區塊可能會被禁能。依照本發明實施例，包含源極線電壓產生器的MRAM裝置能控制源極線驅動電壓的大小。此外，為了要減少源極線之雜訊位準(noise level)，一個或多個源極線電壓產生器可以依照關係而被分開配置於多個記憶體庫。
依照本發明實施例的MRAM裝置能將電源閘控應用到電路區塊，例如行解碼器，因而減少功率消耗。除此之外，依照本發明實施例的MRAM裝置可包含內部電壓產生電路，內部電壓產生電路被配置來提供內部電壓給被包含在MRAM裝置中的電路區塊。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1000‧‧‧磁阻式隨機存取記憶體
1050‧‧‧命令解碼器
1100‧‧‧位址輸入緩衝器
1200‧‧‧列解碼器
1300‧‧‧行解碼器
1400‧‧‧源極線電壓產生器
1500‧‧‧記憶體胞陣列
1600‧‧‧輸入/輸出感測放大器
1700‧‧‧輸入/輸出電路
ADDR‧‧‧外部位址
ADDR_X‧‧‧列位址
ADDR_Y‧‧‧行位址
CASB‧‧‧行位址閃控訊號
CKE‧‧‧時脈致能訊號
CSB‧‧‧晶片選擇訊號
CSL‧‧‧行選擇訊號
DIN‧‧‧輸入資料
DOUT‧‧‧輸出資料
MRS‧‧‧模式暫存器組
RASB‧‧‧列位址閃控訊號
VSL‧‧‧源極線驅動電壓
WEB‧‧‧寫入致能訊號
WL‧‧‧字元線驅動訊號

Claims (23)

  1. 一種磁阻式隨機存取記憶體裝置，包括：記憶體胞陣列，包含多數個自旋轉移力矩磁性隨機存取記憶體胞以及共同連接於該些自旋轉移力矩磁性隨機存取記憶體胞的源極線，該記憶體胞陣列被配置來進行響應於字元線驅動訊號及行選擇訊號的操作；位址輸入緩衝器，被配置來基於外部位址而產生列位址及行位址；列解碼器，被配置來解碼該列位址，並且基於該被解碼之列位址而產生該字元線驅動訊號；行解碼器，被配置來解碼該行位址，並且基於該被解碼之行位址而產生該行選擇訊號；以及源極線電壓產生器，被配置來產生源極線驅動電壓以響應外部電源供應電壓，以及提供該源極線驅動電壓至該源極線。
  2. 如申請專利範圍第1項所述磁阻式隨機存取記憶體裝置，其中在待機模式及電源關閉模式二者至少一者期間，組成該源極線電壓產生器之多數個電路區塊中至少一個電路區塊會被禁能。
  3. 如申請專利範圍第2項所述磁阻式隨機存取記憶體裝置，其中該些電路區塊中所述至少一個電路區塊響應於模式暫存器組訊號而被禁能。
  4. 如申請專利範圍第1項所述磁阻式隨機存取記憶體裝置，其中該源極線電壓產生器包括：參考電壓產生器，被配置來產生上限及下限； 差動放大器，被配置來回饋源極線電壓，放大該源極線電壓及該上限之間之差異以產生第一電壓訊號，以及放大該源極線電壓及該下限之間之差異以產生第二電壓訊號；以及源極線驅動器，被配置來產生該源極線電壓以響應該第一電壓訊號及該第二電壓訊號。
  5. 如申請專利範圍第4項所述磁阻式隨機存取記憶體裝置，其中該差動放大器響應於模式暫存器組訊號而被禁能。
  6. 如申請專利範圍第4項所述磁阻式隨機存取記憶體裝置，其中該源極線驅動器在待機模式以及電源關閉模式二者至少一者期間會被禁能。
  7. 如申請專利範圍第6項所述磁阻式隨機存取記憶體裝置，其中該源極線驅動器響應於模式暫存器組訊號而被禁能。
  8. 如申請專利範圍第4項所述磁阻式隨機存取記憶體裝置，其中該源極線驅動器包括：多個被並聯連接的驅動器，其中該些驅動器中之驅動器響應於模式暫存器組訊號而被選擇性禁能。
  9. 如申請專利範圍第4項所述磁阻式隨機存取記憶體裝置，其中該源極線驅動器包括：多個第一電路，並聯連接於該差動放大器之至少一個輸出節點及該源極線驅動器的輸出節點之間，其中該些第一電路中的每一者都包括被連接於熔絲之驅動器。
  10. 如申請專利範圍第4項所述磁阻式隨機存取記憶體裝 置，其中該源極線驅動器包括：多個第一電路，並聯連接於該差動放大器之至少一個輸出節點及該源極線驅動器的輸出節點之間，其中該些第一電路中的每一者都包括被串連於選項金屬上之驅動器。
  11. 如申請專利範圍第10項所述磁阻式隨機存取記憶體裝置，其中在該些第一電路的每一者中該選項金屬在製造磁阻式隨機存取記憶體裝置期間被選擇性地提供，該選項金屬的不存在會切斷由該源極線驅動器之輸出節點至該相對應驅動器的連接。
  12. 如申請專利範圍第1項所述磁阻式隨機存取記憶體裝置，其中該行解碼器包括：解碼單元，被配置來解碼該行位址及產生該被解碼之行位址；以及電源閘控單元，被配置來對該被解碼之行位址執行電源閘控操作及產生該行選擇訊號。
  13. 如申請專利範圍第1項所述磁阻式隨機存取記憶體裝置，更包括被配置來施加外部電壓至該源極線上之源極線墊。
  14. 如申請專利範圍第1項所述磁阻式隨機存取記憶體裝置，更包括內部電壓產生電路，被配置來響應外部電壓而產生內部電壓以，以及提供該內部電壓給該記憶體胞陣列。
  15. 如申請專利範圍第1項所述磁阻式隨機存取記憶體裝置，該磁阻式隨機存取記憶體是堆疊式記憶體裝置，在堆疊式記憶體裝置中多個半導體層被配置經由至少一個穿透矽孔來傳遞資 料與控制訊號。
  16. 一種磁阻式隨機存取記憶體裝置，包括：記憶體胞陣列，包含共同連接於源極線之多個自旋力矩轉移磁性隨機存取記憶體胞，其中該記憶體胞陣列被佈局在基板上且在多個庫中，且每一個該些自旋轉移力矩磁性隨機存取記憶體胞被配置來進行響應於字元線驅動訊號及行選擇訊號的操作；列解碼器，被配置來解碼列位址，以及基於該被解碼之列位址而產生該字元線驅動訊號；行解碼器，被配置來解碼行位址，以及基於該被解碼之行位址而產生該行選擇訊號；以及源極線電壓產生器，被配置來提供源極線驅動電壓至該源極線。
  17. 如申請專利範圍第16項所述磁阻式隨機存取記憶體裝置，其中該列解碼器被配置於該些庫內之第一庫及第二庫之間的該基板上，其中該第一庫及該第二庫在字元線方向上為彼此相鄰。
  18. 如申請專利範圍第17項所述磁阻式隨機存取記憶體裝置，其中該列解碼器包括第一列解碼器與第二列解碼器，該第一列解碼器提供第一字元線驅動訊號至該第一庫，以及該第二列解碼器提供第二字元線驅動訊號至該第二庫，該第一列解碼器及該第二列解碼器被相鄰地配置於該第一庫及該第二庫之間。
  19. 如申請專利範圍第17項所述磁阻式隨機存取記憶體裝 置，其中該行解碼器被配置於該基板上且於該些庫之該第一庫及第三庫之間，其中該第一庫及該第三庫在位元線方向上為彼此相鄰。
  20. 如申請專利範圍第19項所述磁阻式隨機存取記憶體裝置，其中該行解碼器包括提供第一行選擇訊號至該第一庫之第一行解碼器，以及提供第三行選擇訊號至該第三庫之第三列解碼器，該第一行解碼器及該第二行解碼器被配置於該第一庫及該第三庫之間。
  21. 如申請專利範圍第20項所述磁阻式隨機存取記憶體裝置，其中該源極線電壓產生器被配置在該基板上且在該第一行解碼器及該第二行解碼器之間。
  22. 一種記憶體系統，包括：記憶體控制器，被配置來產生位址及控制訊號以控制磁阻式隨機存取記憶體裝置之操作，其中該磁阻式隨機存取記憶體包括：記憶體胞陣列，包含多個自旋轉移力矩磁性隨機存取記憶體胞以及共同連接於該些自旋轉移力矩磁性隨機存取記憶體胞的源極線，該記憶體胞陣列被配置來進行響應於字元線驅動訊號及行選擇訊號的操作；位址輸入緩衝器，被配置來基於外部位址而產生列位址及行位址；列解碼器，被配置來解碼該列位址，並且基於該被解碼之列位址而產生該字元線驅動訊號； 行解碼器，被配置來解碼該行位址，並且基於該被解碼之行位址而產生該行選擇訊號；以及源極線電壓產生器，被配置來響應外部電源供應電壓而產生源極線驅動電壓，以及提供該源極線驅動電壓至該源極線。
  23. 如申請專利範圍第22項所述記憶體系統，其中組成該源極線電壓產生器之多個電路區塊至少一個在待機模式及電源關閉模式二者至少一者期間被禁能。
TW102111795A 2012-06-12 2013-04-02 含有源極線電壓產生器的磁阻式記憶體裝置與記憶體系統 TW201351407A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120062775A KR20130139066A (ko) 2012-06-12 2012-06-12 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치

Publications (1)

Publication Number Publication Date
TW201351407A true TW201351407A (zh) 2013-12-16

Family

ID=49626012

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102111795A TW201351407A (zh) 2012-06-12 2013-04-02 含有源極線電壓產生器的磁阻式記憶體裝置與記憶體系統

Country Status (6)

Country Link
US (1) US9036406B2 (zh)
JP (1) JP2013257932A (zh)
KR (1) KR20130139066A (zh)
CN (1) CN103489474B (zh)
DE (1) DE102013105907B4 (zh)
TW (1) TW201351407A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395736B2 (en) 2017-04-19 2019-08-27 Winbond Electronics Corp. Resistive random access memory device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101986335B1 (ko) * 2012-10-08 2019-06-05 삼성전자주식회사 보상 저항성 소자를 포함하는 저항성 메모리 장치
US9773838B2 (en) * 2014-09-04 2017-09-26 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
KR20160042234A (ko) * 2014-10-07 2016-04-19 삼성전자주식회사 광 연결 메모리 시스템
US9934855B2 (en) * 2015-02-03 2018-04-03 Crossbar, Inc. Node retainer circuit incorporating RRAM
CN106158001B (zh) * 2015-04-10 2018-12-21 新加坡商格罗方德半导体私人有限公司 用于嵌入式flash应用的stt-mram位格
JP6749021B2 (ja) * 2015-05-15 2020-09-02 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
WO2017052542A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Spin hall effect magnetic random access memory bitcell
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
US9786343B1 (en) * 2016-08-30 2017-10-10 International Business Machines Corporation STT MRAM common source line array bias scheme
KR20180128600A (ko) * 2017-05-24 2018-12-04 에스케이하이닉스 주식회사 출력 구동 회로
KR102435906B1 (ko) * 2017-06-26 2022-08-24 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
CN109791791B (zh) * 2017-09-12 2023-03-28 新唐科技日本株式会社 非易失性存储装置、以及驱动方法
KR20190063879A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 반도체 장치
US10658013B2 (en) * 2018-01-18 2020-05-19 Everspin Technologies, Inc. Feed forward bias system for MTJ voltage control
JP2021048190A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 磁気メモリ
TWI714475B (zh) * 2020-03-17 2020-12-21 華邦電子股份有限公司 控制裝置以及記憶體系統
CN113448424B (zh) * 2020-03-27 2023-12-08 华邦电子股份有限公司 控制装置以及存储器系统
CN113849434B (zh) * 2021-12-01 2022-02-22 杰创智能科技股份有限公司 多功能可配置eeprom接口控制协处理器

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
JP3259764B2 (ja) * 1997-11-28 2002-02-25 日本電気株式会社 半導体記憶装置
US5946227A (en) 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
US6418046B1 (en) 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
KR100464536B1 (ko) 2002-03-22 2005-01-03 주식회사 하이닉스반도체 자기 저항 램
KR100415092B1 (ko) * 2002-05-13 2004-01-13 주식회사 하이닉스반도체 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법
KR100919577B1 (ko) 2002-07-13 2009-10-01 주식회사 하이닉스반도체 자기저항 램의 셀 어레이 장치
JP3704128B2 (ja) 2003-02-17 2005-10-05 株式会社東芝 磁気ランダムアクセスメモリとその読み出し方法
KR100587168B1 (ko) * 2004-09-23 2006-06-08 삼성전자주식회사 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법
JP5238943B2 (ja) * 2006-11-14 2013-07-17 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 高電圧回路のリセット回路
US7742329B2 (en) 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
JP2008294208A (ja) 2007-05-24 2008-12-04 Toshiba Corp 半導体集積回路
JP2009049101A (ja) 2007-08-16 2009-03-05 Sony Corp 磁気メモリ素子及び磁気メモリ装置
JP5361182B2 (ja) 2007-12-21 2013-12-04 株式会社東芝 半導体記憶装置
US7903477B2 (en) 2008-02-29 2011-03-08 Mosaid Technologies Incorporated Pre-charge voltage generation and power saving modes
US8144509B2 (en) 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
US7859891B2 (en) 2008-09-30 2010-12-28 Seagate Technology Llc Static source plane in stram
US8107280B2 (en) * 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
US8027206B2 (en) 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
CN201378812Y (zh) 2009-02-23 2010-01-06 中山大洋电机股份有限公司 一种供电控制装置及其应用的通风换气装置
JP2010225259A (ja) 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置
DE102009037415A1 (de) 2009-08-13 2011-02-17 Osram Opto Semiconductors Gmbh Halbleiterlichtquelle
KR101636324B1 (ko) 2009-08-19 2016-07-05 삼성전자주식회사 파워 게이팅 장치
US8750032B2 (en) * 2010-04-28 2014-06-10 Hitachi, Ltd. Semiconductor recording device
US8432727B2 (en) * 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
US8812889B2 (en) 2010-05-05 2014-08-19 Broadcom Corporation Memory power manager
CN102376737B (zh) * 2010-08-24 2014-03-19 中芯国际集成电路制造(北京)有限公司 嵌入mram的集成电路及该集成电路的制备方法
KR101666551B1 (ko) 2010-09-10 2016-10-25 삼성전자주식회사 전압 발생기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 전압 발생 방법
JP5632269B2 (ja) * 2010-11-26 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8644104B2 (en) * 2011-01-14 2014-02-04 Rambus Inc. Memory system components that support error detection and correction
US9069719B2 (en) * 2012-02-11 2015-06-30 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10395736B2 (en) 2017-04-19 2019-08-27 Winbond Electronics Corp. Resistive random access memory device

Also Published As

Publication number Publication date
JP2013257932A (ja) 2013-12-26
DE102013105907A1 (de) 2013-12-12
CN103489474B (zh) 2017-07-18
US20130329489A1 (en) 2013-12-12
CN103489474A (zh) 2014-01-01
KR20130139066A (ko) 2013-12-20
DE102013105907B4 (de) 2024-01-18
US9036406B2 (en) 2015-05-19

Similar Documents

Publication Publication Date Title
US9036406B2 (en) Magneto-resistive memory device including source line voltage generator
US9047966B2 (en) Architecture of magneto-resistive memory device
US10923650B2 (en) Magneto-resistive chip package including shielding structure
US9330743B2 (en) Memory cores of resistive type memory devices, resistive type memory devices and method of sensing data in the same
CN106486152B (zh) 升压电压发生器及电压发生器
CN106169302B (zh) 存储器装置和包括该存储器装置的电子装置
US9183910B2 (en) Semiconductor memory devices for alternately selecting bit lines
US9147500B2 (en) Semiconductor memory device having resistive memory cells and method of testing the same
US9171589B2 (en) Memory device, method of performing read or write operation and memory system including the same
US20140056052A1 (en) Resistive memory device performing selective refresh and method of refreshing resistive memory device
US9311981B2 (en) Semiconductor memory device having variable resistance memory and operating method
US20170345475A1 (en) Resistive-type memory devices and integrated circuits including the same
JP2004103125A (ja) 磁気ランダムアクセスメモリ
US6881993B2 (en) Device having reduced diffusion through ferromagnetic materials
JP2006179125A (ja) 磁気ランダムアクセスメモリのデータ書き込み方法
KR20130129046A (ko) 자기 메모리 셀을 갖는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템