JP7351532B2 - 駆動回路及び電子デバイス - Google Patents

駆動回路及び電子デバイス Download PDF

Info

Publication number
JP7351532B2
JP7351532B2 JP2020558390A JP2020558390A JP7351532B2 JP 7351532 B2 JP7351532 B2 JP 7351532B2 JP 2020558390 A JP2020558390 A JP 2020558390A JP 2020558390 A JP2020558390 A JP 2020558390A JP 7351532 B2 JP7351532 B2 JP 7351532B2
Authority
JP
Japan
Prior art keywords
voltage
value
pulse
drive
voltage value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020558390A
Other languages
English (en)
Other versions
JPWO2020105596A1 (ja
Inventor
徹 丹沢
和樹 松山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shizuoka University NUC
Original Assignee
Shizuoka University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shizuoka University NUC filed Critical Shizuoka University NUC
Publication of JPWO2020105596A1 publication Critical patent/JPWO2020105596A1/ja
Application granted granted Critical
Publication of JP7351532B2 publication Critical patent/JP7351532B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

本発明の一側面は、複数のセルを駆動する駆動回路及び電子デバイスに関する。
近年広く普及している半導体メモリ（フラッシュメモリ、３Ｄクロスポイントメモリ等）、フラットパネルディスプレイ、ＣＭＯＳイメージセンサ、タッチパネルディスプレイ等の電子デバイスには、一列に配置されたメモリセルあるいは画素を駆動するためのワード線、ゲート線等の直線状の配線部が設けられている。このような配線部は寄生抵抗及び寄生容量を持つため、配線部を伝搬する電圧信号にはそれらによって決まる遅延時間が生じる。従って、このような電子デバイスの高速化のためには、配線部における信号の遅延時間をいかに短くするかが問題となる。このような配線部における遅延時間を短くするための技術として、配線部に印加するパルス波形の前部を通常よりも大きく立ち上げるプリエンファシス（Pre-Emphasis）と呼ばれる手法が用いられている（下記非特許文献１～３参照。）。
W. Jeonget al., "A 128 Gb 3b/cellV-NAND Flash Memory With 1 Gb/s I/O Rate" IEEE Journal of Solid-State Circuits, Vol. 51, No. 1, pp.204-212, 2016. J. Bang,et al., "A Load-AwarePre-Emphasis Column Driver with 27% Settling-Time Reduction in ±18% Panel-Load RC Delay Variation for 240Hz UHDFlat-Panel Displays" ISSCC 2016. K.Matsuyama and T. Tanzawa, "Aclosed-form expression for pre-emphasis pulses with minimal RC deley time" IEICE general conference, C12-35, Mar. 2018.
上述したような従来の手法では、電子デバイス毎の製造ばらつきに対応して最適な特性を実現するために、電子デバイス毎に特性を測定して印加するパルス信号のキャリブレーションを行っていた。すなわち、製造ばらつきによってワード線の寄生抵抗および寄生容量が製品毎に違ったものになるため、製品毎に寄生抵抗および寄生容量の影響を是正するためのテストを行い、そのテストの結果に応じて、プリエンファシスの大きさあるいは時間幅をあらかじめ製品毎に設定するようキャリブレーションを行っていた。そのため、テストコストを増加させたり、キャリブレーション処理のためのテスト時間を増加させたりする傾向にあった。
本発明の一側面は、上記課題に鑑みて為されたものであり、テストコスト及びテスト時間を抑制することが可能な駆動回路及び電子デバイスを提供することを目的とする。
上記課題を解決するため、本発明の一形態にかかる駆動回路は、直線的に配列された複数のセルに接続される直線状の配線部を介して、複数のセルを駆動する駆動回路であって、ステップ状に所定電圧値ほど変化する電圧信号の立ち上りあるいは立ち下りに対応したタイミングにおいて所定波高値のプリパルスが設定された駆動電圧を生成し、駆動電圧を配線部に印加する電圧印加部と、配線部の所定箇所の電圧値を検出し、検出した電圧値に応じてプリパルスの時間幅を設定する制御部と、を備える。
或いは、本発明の他の形態にかかる電子デバイスは、上述した駆動回路と、複数のセルとを備える。
上記形態の駆動回路或いは電子デバイスによれば、駆動回路において、配線部の電圧値が検出され、その電圧値に応じてプリパルスの時間幅が設定され、ステップ状に変化する電圧信号にその時間幅のプリパルスが設定された駆動電圧が、配線部に印加される。これにより、配線部の電圧値に応じてプリパルスの時間幅が設定されるので、駆動電圧のキャリブレーションの迅速化が可能となる。その結果、駆動電圧のキャリブレーションのためのテストコスト及びテスト時間を抑制することができる。
本発明の一側面によれば、テストコスト及びテスト時間を抑制することができる。
本発明の好適な一実施形態にかかるＮＡＮＤフラッシュメモリを含むコンピュータシステムの概略構成を示す図である。 図１のＮＡＮＤフラッシュメモリ１の全体構成を示すブロック図である。 ＮＡＮＤフラッシュメモリ１のメモリセル周辺の回路構成を示す図である。 駆動回路１９によって生成される駆動電圧の波形を示す図である。 ワード線ＷＬの等価回路図である。 駆動回路１９とワード線ＷＬとの接続構成を示す図である。 駆動回路１９の詳細構成を示す回路図である。 駆動回路１９において処理される各種信号の時間波形のイメージを示す図である。 本実施形態においてデバイスの製造誤差とワード線ＷＬを伝搬する電圧の遅延時間との関係を示すグラフである。 ＮＡＮＤフラッシュメモリ１における、ワード線ＷＬ及びビット線ＢＬを伝搬する電圧波形、及びデータ読み出し時に出力される出力信号の波形を示す図である。 変形例にかかるＮＡＮＤフラッシュメモリ１Ａの全体構成を示すブロック図である。 実施形態及び変形例において生成される駆動電圧の波形を示す図である。 ワード線ＷＬの別の等価回路図である。 図１３に示す等価回路を分布定数回路に置き換えた図である。
以下、図面を参照しつつ本発明に係る電子デバイスの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一又は相当部分には同一符号を付し、重複する説明を省略する。
図１に示されるように、本発明の好適な一実施形態である電子デバイスであるＮＡＮＤフラッシュメモリ１は、フラッシュメモリコントローラ３、メインメモリＤＲＡＭ（Dynamic Random Access Memory）５、及びＣＰＵ（Central Processing Unit）７と組み合わせてコンピュータシステムとして使用されうる。フラッシュメモリコントローラ３は、ＮＡＮＤフラッシュメモリ１の動作を制御するＩＣであり、システムバスＢＵＳを介して、ＣＰＵ７からＮＡＮＤフラッシュメモリ１へのデータの書き込み、又はＣＰＵ７からＮＡＮＤフラッシュメモリ１のデータの読み出しを可能にする。すなわち、フラッシュメモリコントローラ３は、ＣＰＵ７からシステムバスＢＵＳを経由して送られたコマンドに応じて、ＮＡＮＤフラッシュメモリ１内の所定アドレスにおけるデータの書き込み或いは読み出しを制御し、書き込み対象のデータ又は読み出されたデータをＮＡＮＤフラッシュメモリ１とＣＰＵ７との間で中継する。
図２は、ＮＡＮＤフラッシュメモリ１の全体構成を示すブロック図である。ＮＡＮＤフラッシュメモリ１は、半導体チップ上に複数のトランジスタ（ＭＯＳＦＥＴ）を実装した半導体メモリであり、図２に示すように、メモリアレイ１１、センスアンプ部１３、入出力回路１５、検出回路１７、駆動回路１９、及び制御回路２１を含んで構成されている。これらのメモリアレイ１１、センスアンプ部１３、入出力回路１５、検出回路１７、駆動回路１９、及び制御回路２１は、同一の半導体チップ上に形成されている。
メモリアレイ１１は、トランジスタ（ＭＯＳＦＥＴ）によって構成された複数のメモリセルが二次元アレイ状に配列されて構成されており、それらのメモリセルのそれぞれにおいて２値あるいは多値のデータを記憶する機能を有する。このメモリアレイ１１は、一次元的（直線状）に複数のメモリセルが配列された複数のサブアレイ部１１ａと、一次元的（直線状）に複数のダミーのメモリセルが配列されたダミーサブアレイ部１１ｂとを含む。ここで、複数のサブアレイ部１１ａとダミーサブアレイ部１１ｂとは、同一の構成、同一の個数、及び同一の配列状態の複数のメモリセルによって構成され、互いに複数のメモリセルが同一方向に配列されるように隣接して設けられる。
センスアンプ部１３は、サブアレイ部１１ａの各メモリセルに電気的に接続されたビット線の電流を測定し、その電流に応じて各メモリセルに記憶されたデータの値を決定する。入出力回路１５は、センスアンプ部１３によって決定された各メモリセルのデータの値をシリアルデータとして外部（例えば、フラッシュメモリコントローラ３）に出力する。また、入出力回路１５は、外部（例えば、フラッシュメモリコントローラ３）から各メモリセルに書き込むデータの値の入力を受け、そのデータをデータ書き込み用の回路部（図示せず）に受け渡す。
図３には、ＮＡＮＤフラッシュメモリ１のメモリセル周辺の回路構成を示す。各サブアレイ部１１ａ内に直線状に配列された複数（例えば、１０２４個）のメモリセルＭＣのゲートには、一本の直線状の配線部であるワード線ＷＬが電気的に接続され、複数のメモリセルＭＣのドレインには、それぞれ、複数の直線状の配線部であるビット線ＢＬを介して、センスアンプ部１３内に各メモリセルＭＣに対応して複数（例えば、１０２４個）設けられるセンスアンプＳＡが電気的に接続されている。ワード線ＷＬは、複数のサブアレイ部１１ａ及びダミーサブアレイ部１１ｂごとに設けられ、センスアンプ部１３内のそれぞれのセンスアンプＳＡは、複数のサブアレイ部１１ａ内の対応する各メモリセルＭＣに共通に設けられる。これらのセンスアンプＳＡは、各メモリセルＭＣからのデータ読み出し時に、ワード線ＷＬに印加されたステップ状の電圧信号である駆動電圧に応じて、各メモリセルＭＣのドレイン電流を検出し、そのドレイン電流を閾値と比較することによって各メモリセルＭＣに記憶されたデータの値を決定する。さらに、複数のセンスアンプＳＡは、サブアレイ部１１ａ毎にそれぞれが決定したデータの値を、シリアルデータとして、シリアルバス２３を経由して入出力回路１５に出力する。
図２に戻って、検出回路１７は、ダミーサブアレイ部１１ｂに対応して設けられたワード線ＷＬに電気的に接続されて、そのワード線ＷＬの所定箇所の接続点の電圧値を検出し、検出した電圧値を示す検出信号を駆動回路１９に出力する。駆動回路１９は、複数のサブアレイ部１１ａ及びダミーサブアレイ部１１ｂに対応して設けられた複数のワード線ＷＬの一方の端部に電気的に接続されて、検出回路１７から出力された検出信号を基にメモリアレイ１１内のメモリセルＭＣを駆動するための駆動電圧を生成し、その駆動電圧を各ワード線ＷＬの一方の端部に印加する。ここで、検出回路１７とワード線ＷＬとの接続点は、任意の箇所が選択されうるが、ＮＡＮＤフラッシュメモリ１のメモリセルＭＣ全体の高速駆動を実現する観点からは、駆動電圧が印加される一方の端部の反対側の他方の端部に設定されることが好適である。
制御回路２１は、外部（例えば、フラッシュメモリコントローラ３）からの指示コマンドに応じて、ＮＡＮＤフラッシュメモリ１内の所定アドレスのメモリセルＭＣにおけるデータの書き込み或いはデータの読み出しの動作を制御する。例えば、制御回路２１は、データの書き込み時には、入出力回路１５及びデータ書き込み用の回路部（図示せず）を制御して所定アドレスのメモリセルＭＣにデータを記憶させるように制御する。また、制御回路２１は、データの読み出し時には、検出回路１７、駆動回路１９、及び入出力回路１５を制御して、所定アドレスのメモリセルＭＣからデータを読み出すように制御する。すなわち、入出力回路１５は、制御回路２１から入力されたコマンドに応じて、メモリセルＭＣから読み出したデータの値をシリアルデータとして外部に出力するとともに、外部から受けた書き込み用のデータをＮＡＮＤフラッシュメモリ１内部の回路に受け渡す。
次に、上述した駆動回路１９によって生成される駆動電圧の詳細についてまず示し、その後に、本発明者らによるワード線ＷＬにおける駆動電圧の伝搬状態の理論解析の結果を示す。
図４には、駆動回路１９によって生成される駆動電圧の波形を示す。駆動回路１９は、各サブアレイ部１１ａのメモリセルＭＣからのデータの読み出し開始時の時刻ｔ＝０と仮定した場合に、ステップ状に所定電圧値Ｅほど変化（上昇）する電圧信号の立ち上りに対応した時刻ｔ＝０のタイミングにおいて、波高値（α×Ｅ、αは予め設定された実数）のプリパルスが設定された駆動電圧を生成する。このとき、駆動回路１９は、後述する機能により、時刻ｔ＝０からのプリパルスが設定される期間（時間幅）Ｔを、ワード線ＷＬにおける伝搬の遅延時間を最短にするように設定する。言い換えれば、駆動回路１９は、時刻ｔ＝０以降に立ち上がる所定電圧値Ｅのステップ状の電圧信号において、そのステップ状の電圧信号の立ち上りに対応する前部において期間Ｔで電圧値α×Ｅのプリエンファシス電圧が生じるように、駆動電圧を設定する。
このような駆動電圧が伝搬するワード線ＷＬは、コンダクタンス成分及びリアクタンス成分を除いたインピーダンス成分及びキャパシタンス成分が分布した伝送線路と等価なものと考えることができる。詳細には、図５に示すように、ワード線ＷＬは、長さｌ［ｍ］、単位長当たりの抵抗Ｒ［Ω／ｍ］、単位長当たりの容量Ｃ［Ｆ／ｍ］の伝送線路と考えることができ、全体の抵抗をＲ×ｌ［Ω］、全体の容量をＣ×ｌ［Ｆ］と見積もることができる。以下の計算では、ワード線ＷＬの駆動電圧Ｖｉｎが印加される一方の端部の位置ｘをｘ＝０とし、ワード線ＷＬの他方の端部の位置ｘをｘ＝ｌとする。また、時刻ｔにおいてワード線ＷＬの任意の位置ｘを伝搬する電圧及び電流の式をｅ（ｘ，ｔ）、ｉ（ｘ，ｔ）と表すものとする。
ここで、ワード線ＷＬ上の任意の位置ｘにおける電圧ｅ（ｘ，ｔ）が電圧値β×Ｅ（βは、０＜β＜１を満たす実数）に到達する理論的な遅延時間ｔｄｅｌａｙを見積もる。
まず、時刻ｔ及び位置ｘにおける電圧及び電流を、それぞれ、ｅ（ｘ，ｔ）、ｉ（ｘ，ｔ）とすると、電圧ｅ（ｘ，ｔ）及び電流ｉ（ｘ，ｔ）は、分布定数回路の基礎方程式を利用することにより、下記式；
Figure 0007351532000001
Figure 0007351532000002
のように表される。さらに、これらの方程式をラプラス変換を利用して式を変形し、時刻ｔ＝０で全ての位置ｘで電流及び電圧が０であるという条件と、近端（ｘ＝０）の電圧がα×Ｅであり、かつ、遠端（ｘ＝ｌ）の電流が０であるという条件とを用いることにより、プリエンファシス電圧印加中（ｔ≦Ｔ）におけるｅ（ｘ，ｔ）及び電流ｉ（ｘ，ｔ）を次のように定式化することができる。
Figure 0007351532000003
Figure 0007351532000004
そして、このようにして得られた電圧ｅ（ｘ，ｔ）及び電流ｉ（ｘ，ｔ）の式（３），（４）と、方程式（１），（２）をラプラス変換した式と、プリエンファシス電圧印加後（ｔ＞Ｔ）において近端（ｘ＝０）の電圧がＥであり、かつ、遠端（ｘ＝ｌ）の電流が０であるという条件とを用いることにより、プリエンファシス電圧印加後（ｔ＞Ｔ）における電圧ｅ（ｘ，ｔ）を以下のように定式化することができる。
Figure 0007351532000005
上記式（５）中、τは、τ＝４ＲＣｌ２／π２で表される定数である。
このようにして評価された電圧ｅ（ｘ，ｔ）の理論式を用いて、ワード線ＷＬ上の任意の位置ｘにおいて遅延時間ｔｄｅｌａｙが最小になる条件について考察する。上記式（５）においては、ｋ＝０～∞の項のうち、ｋ＝０の項の影響が電圧値に対する影響が最も大きいことが分かるので、その項の係数が０になるときの期間Ｔおよび係数αが、遅延時間ｔｄｅｌａｙの最小値を与えるものとなる。この条件より、下記式；
Figure 0007351532000006
で与えられる期間Ｔ＝Ｔｏｐｔが、最小の遅延時間ｔｄｅｌａｙを与える条件となることが理解された。つまり、期間Ｔｏｐｔが最適なプリエンファシス時間となる。また、このときの最小の遅延時間ｔｄｅｌａｙ＿ｍｉｎは、上記式（５）を近似してｔについて解いた後に上記式（６）をＴに代入することにより、下記式；
Figure 0007351532000007
によって与えられる。ここでは、１＜αの実用的な範囲で、｛α／（α－１）｝８＞＞１が成立するとしている。
このように、本発明者らにより、最小の遅延時間ｔｄｅｌａｙ＿ｍｉｎを得るためには、上記式（６）で与えられる期間Ｔｏｐｔに近似される期間Ｔでプリエンファシス電圧が生じた駆動電圧を印加することが条件であることが明らかにされた。加えて、本発明者らは、時刻ｔ＝Ｔｏｐｔにおける駆動電圧の理論値を評価した。すなわち、式（３）において影響の少ないｋ＝０の項以外の項を無視し、ｋ＝０の項のみの近似でワード線ＷＬ上の位置ｘにおける時刻ｔ＝Ｔｏｐｔでの電圧を計算すると、下記式；
Figure 0007351532000008
が得られる。この式より、ワード線ＷＬの回路特性値である抵抗Ｒおよび容量Ｃによらず、最適なプリエンファシス電圧の印加終了時点（ｔ＝Ｔｏｐｔ）の位置ｘにおける電圧Ｖｄｅｔ（ｘ）が決まることが明らかにされた。例えば、ワード線ＷＬの遠端におけるプリエンファシス電圧の印加終了時点における電圧Ｖｄｅｔ（ｘ＝ｌ）は、下記式；
Figure 0007351532000009
により与えられる。
本実施形態の駆動回路１９は、上記の駆動電圧の伝搬状態の解析結果を踏まえて構成された機能を有する。以下、駆動回路１９の構成の詳細について説明する。
図６には、駆動回路１９とワード線ＷＬとの接続構成を示している。駆動回路１９は、その駆動電圧Ｖｏｕｔの出力が、複数のサブアレイ部１１ａ及びダミーサブアレイ部１１ｂに対応する複数のワード線ＷＬのそれぞれに対して、デコード回路２５を介して電気的に接続されるように構成される。それぞれのデコード回路２５は、制御回路２１からのアドレス信号Ａ１を受けて、アドレス信号の示すメモリセルＭＣに対して駆動電圧Ｖｏｕｔを印加するようにスイッチングするスイッチング回路である。このデコード回路２５は、全てのサブアレイ部１１ａ内に同時に同じ波形の駆動電圧Ｖｏｕｔを印加する場合には、省略されてもよい。駆動回路１９には、制御回路２１からデータの読み出し動作を制御する制御信号φ１が入力され、プリエンファシス電圧を生じさせる電源電圧Ｖｐｒｅ、及び駆動電圧の目標電圧を生じさせる電源電圧Ｖｔａｒｇｅｔが外部から供給される。
図７は、駆動回路１９の詳細構成を示す回路図である。駆動回路１９には、回路を構成する素子として、オペアンプ（比較器）２７、ＮＯＴ回路２９、ＮＯＲ回路３１ａ，３１ｂ、ＭＯＳトランジスタ（スイッチ）３３ａ，３３ｂ，３３ｃが実装されている。オペアンプ２７、ＮＯＴ回路２９、及びＮＯＲ回路３１ａ，３１ｂは、駆動電圧におけるプリパルスの時間幅Ｔを設定する制御部３５を構成し、ＭＯＳトランジスタ３３ａ，３３ｂ，３３ｃは、制御部３５によって設定されたプリパルスを有する駆動電圧を印加する電圧印加部３７を構成する。
オペアンプ２７は、その反転入力に、検出回路１７から出力されたワード線ＷＬの電圧検出値を示す入力電圧Ｖｉｎが入力され、その非反転入力に予め設定された電圧値Ａ×Ｖｔａｒｇｅｔに対応した電圧が入力され、それらの電圧の電圧差を増幅することにより、パルス信号φを出力するように構成される。ここで、Ｖｔａｒｇｅｔは、予め設定される駆動電圧の上昇電圧値Ｅ（図４）に対応し、係数Ａは、駆動電圧に設定されるプリエンファシス電圧に対応する係数αに基づいて予め下記式；
Ａ＝α－（４／π）×（α－１）
によって計算される値である。
ＮＯＲ回路３１ａは、その一方の入力にＮＯＴ回路２９を経由してパルス信号φが入力され、他方の入力に制御信号φ１が入力されるように構成される。また、ＮＯＲ回路３１ｂは、その一方の入力にパルス信号φが入力され、他方の入力に制御信号φ１が入力されるように構成される。
２つのＭＯＳトランジスタ３３ａ，３３ｂとは、互いの電流端子が接続されることにより互いに直列に接続され、一方のＭＯＳトランジスタ３３ａの電流端子（ドレイン）に電源電圧Ｖｐｒｅが印加され、他方のＭＯＳトランジスタ３３ｂの電流端子（ソース）に低電圧（例えば接地電圧）が印加される。そして、ＭＯＳトランジスタ３３ａの制御端子（ゲート）にＮＯＲ回路３１ａが生成するパルス信号φ２が入力され、ＭＯＳトランジスタ３３ｂの制御端子（ゲート）に制御信号φ１が入力される。さらに、ＭＯＳトランジスタ３３ｃも同様にＭＯＳトランジスタ３３ｂと直接に接続され、ＭＯＳトランジスタ３３ａの電流端子（ドレイン）に電源電圧Ｖｔａｒｇｅｔが印加され、ＭＯＳトランジスタ３３ｃの制御端子（ゲート）にＮＯＲ回路３１ｂが生成するパルス信号φ３が入力される。これらのＭＯＳトランジスタ３３ａ，３３ｂ，３３ｃの接続点が、駆動電圧Ｖｏｕｔを出力する出力端子に電気的に接続される。
このような構成により、制御部３５は、予め設定された電圧の目標値Ａ×Ｖｔａｒｇｅｔとワード線ＷＬの電圧検出値とを比較し、その比較結果に応じて駆動電圧におけるプリパルスをオン／オフするように制御することにより、時間幅Ｔを設定する機能を有する。また、電圧印加部３７は、制御部３５による制御に応じてプリパルスをオン／オフするスイッチング機能を有する。
図８には、上記構成の駆動回路１９において処理される各種信号の時間波形のイメージを示しており、（ａ）部には、制御信号φ１の波形、（ｂ）部～（ｄ）には、パルス信号φ２，φ３，φの波形、（ｅ）部には、ワード線ＷＬにおける電圧ｅ（ｘ，ｔ）の波形をそれぞれ示している。
制御信号φ１は、データの読み取り対象のメモリセルＭＣのアドレスが確定したタイミングでハイからローに切り替えられる。このタイミングでは、ワード線ＷＬに印加される駆動電圧が立ち上がっておらず入力電圧Ｖｉｎがローレベルにあるため、パルス信号φがハイレベルとなっている。同時に、ＮＯＲ回路３１ａの出力するパルス信号φ２がローからハイに立ち上がる一方で、ＮＯＲ回路３１ｂの出力するパルス信号φ３はローレベルを維持する。従って、このときに出力端子に現れる駆動電圧Ｖｏｕｔにおいては、電源電圧Ｖｐｒｅによって規定されるプリエンファシス電圧でステップ状に立ち上がるような波形が設定される。その後の時間の経過に従って、ワード線ＷＬに生じる電圧ｅ（ｘ，ｔ）が徐々に上昇する。
その後、ワード線ＷＬの遠端（ｘ＝ｌ）における電圧ｅ（ｌ，ｔ）が上昇し、その値がＡ×Ｖｔａｒｇｅｔを超えたタイミングで、パルス信号φがハイからローに立ち下がる。これに応じて、パルス信号φ２がハイからローに立ち下がると同時にパルス信号φ３がローからハイに立ち上がる。従って、このときに出力端子に現れる駆動電圧Ｖｏｕｔにおいては、電源電圧Ｖｔａｒｇｅｔによって規定される駆動電圧の目標電圧に立ち下がる波形が設定される。このような駆動回路１９の動作により、上述した式（９）によって計算される電圧Ｖｄｅｔ（ｘ＝ｌ）に近似する電圧がワード線ＷＬにおいて検出されたタイミングで、プリエンファシス電圧がオフされて目標電圧に切り替えられる制御が実現される。
さらに、対象のメモリセルＭＣからのデータの読み取り処理が終了したタイミングで、制御信号φ１がローからハイに切り替えられる。これに応じて、ＮＯＲ回路３１ｂの出力するパルス信号φ３がハイからローに立ち下がる一方で、ＮＯＲ回路３１ａの出力するパルス信号φ２はローレベルを維持する。これによって、出力端子に現れる駆動電圧Ｖｏｕｔが低電圧（例えば、接地電圧）に低下するように設定される。その結果、ワード線ＷＬに生じる電圧ｅ（ｘ，ｔ）も徐々に低電圧に低下し、それに応じてパルス信号φもローからハイに遷移する。
上述した実施形態のＮＡＮＤフラッシュメモリ１の作用効果について説明する。
上記のＮＡＮＤフラッシュメモリ１によれば、ワード線ＷＬの端部の電圧値が検出され、その電圧値に応じてプリパルスの時間幅が設定され、最短の伝搬遅延時間を実現するように最適な時間幅Ｔｏｐｔに近似する時間幅Ｔのプリパルスが設定された駆動電圧が、ワード線ＷＬに印加される。これにより、検出されたワード線ＷＬの電圧値に応じてプリパルスの時間幅Ｔが自動的に設定されるので、駆動電圧のキャリブレーションの自動化および迅速化が可能となる。その結果、駆動電圧のキャリブレーションのためのテストが不要となり、テストコスト及びテスト時間を抑制することができる。また、ＮＡＮＤフラッシュメモリ１の駆動回路１９は、駆動電圧の目標電圧値及びプリパルスの波高値に基づいて予め設定された目標値と検出した電圧値とを比較し、その比較の結果に応じて駆動電圧におけるプリパルスをオン／オフする機能を有している。このような機能により、駆動電圧のキャリブレーションのさらなる自動化および迅速化が可能となるとともに、ワード線ＷＬにおける駆動電圧の伝搬の遅延時間を最適化して、メモリセルからのデータの読み出しの高速化を実現することができる。
特に、ＮＡＮＤフラッシュメモリ１の駆動回路１９は、ワード線ＷＬの遠端の電圧値を検出することにより、駆動電圧のキャリブレーションを行っている。このような構成により、ワード線ＷＬに接続される複数のセル全体において駆動電圧の遅延時間を短くすることができ、複数のセル全体の高速な駆動が可能となる。
また、ＮＡＮＤフラッシュメモリ１においては、サブアレイ部１１ａと同一デバイス上に構成されたダミーサブアレイ部１１ｂに対応するワード線ＷＬの電圧値を検出することによりプリパルスの時間幅が設定されるので、駆動電圧のキャリブレーションの適正化が容易となる。
ここで、本実施形態の効果を、理論計算に基づいて説明する。図９は、本実施形態においてプリパルスの時間幅Ｔのキャリブレーションを停止した場合のデバイスの製造誤差とワード線ＷＬを伝搬する電圧の遅延時間との関係を理論計算によって求めた結果を示している。この理論計算では、実数α＝１．６、実数β＝０．０１とし、遅延時間をプリエンファシスを用いない場合を１とした場合の相対値として計算している。このように、キャリブレーションを停止した場合は、仮にワード線ＷＬの特性値の製造目標値である抵抗Ｒ及び容量Ｃを基にして時間幅Ｔを設定したとしても、Ｒ×Ｃの製造誤差が２０パーセント発生すると遅延時間が相対値で０．２５から０．８５に悪化する。これに対して、本実施形態によれば、キャリブレーションにより、製造誤差が発生した場合でも遅延時間を最小値近傍に維持することができ、たとえＲ×Ｃの製造誤差が２０パーセント生じても、プリエンファシスを用いない場合に比較した遅延時間の短縮化の効果を、３０％減から７５％減に増大させることができる。
図１０には、本実施形態のＮＡＮＤフラッシュメモリ１における、ワード線ＷＬ及びビット線ＢＬを伝搬する電圧波形ＶＷＬ，ＶＢＬ、及びデータ読み出し時に出力される出力信号の波形ＶＩＯの一例を示している。このように、データ読み出し開始から出力信号において読み出されたデータが出力されるまでの全体の遅延時間は、電圧波形ＶＷＬが立ち上がる遅延時間（例えば、２０μｓｅｃ）と電圧波形ＶＢＬが立ち上がる遅延時間（例えば、１０μｓｅｃ）と出力波形ＶＩＯの遅延時間（例えば、５μｓｅｃ）とを加算した時間（例えば、３５μｓｅｃ）となり、全体の遅延時間の半分以上をワード線ＷＬにおける遅延時間が占める。このことから、本実施形態による駆動電圧の伝搬の遅延時間の短縮化により、データ出力の高速化が効果的に実現できることが分かる。
本発明は、上述した実施形態に限定されるものではない。上記実施形態の構成は様々変更されうる。
例えば、本実施形態の構成を適用する電子デバイスは、ＮＡＮＤフラッシュメモリに限定されるものではなく、直線状の配線部により一列に配置された半導体素子あるいは画素等のセルを駆動する電子デバイスであればよい。例えば、このような電子デバイスとして、３Ｄクロスポイントメモリ、ＣＭＯＳイメージセンサ、タッチパネルディスプレイの他、液晶ディスプレイ（ＬＣＤ）等のフラットパネルディスプレイが挙げられる。
また、図１１には、変形例にかかるＮＡＮＤフラッシュメモリ１Ａの構成を示している。この変形例においては、メモリアレイ１１においてダミーサブアレイ部１１ｂが除かれ、検出回路１７が、複数のサブアレイ部１１ａごとに設けられ、複数のサブアレイ部１１ａに対応するそれぞれのワード線ＷＬの遠端の電圧を検出するように構成されている。さらに、制御回路２１は、データの読み出し時に、サブアレイ部１１ａごとに、検出回路１７によって検出されたワード線ＷＬの電圧に応じて駆動電圧の時間幅をキャリブレーションしてその駆動電圧を印加するように、駆動回路１９を制御する。このような構成によれば、それぞれのサブアレイ部１１ａ毎のワード線ＷＬの電圧に応じて駆動電圧の時間幅をキャリブレーションするので、より精度のよい時間幅制御が可能となる。
また、図１１に示した変形例においては、全てのサブアレイ部１１ａのそれぞれに検出回路１７を設けなくてもよい。例えば、代表的な１つのサブアレイ部１１ａにのみ検出回路１７を設け、制御回路２１は、代表的な１つのサブアレイ部１１ａに対応するワード線ＷＬを対象に検出回路１７によって検出された電圧に応じて、全てのサブアレイ部１１ａに対応するワード線ＷＬに印加する駆動電圧の時間幅をキャリブレーションするように、駆動回路１９を制御してもよい。あるいは、複数のサブアレイ部１１ａ毎に検出回路１７を１つ設け、同様な検出回路１７を複数設けてもよい。
また、上記実施例及び変形例は、メモリセルに２値（１ビット）のデータを記憶することには限定されず、多値（２ビット以上）のデータを記憶するように動作してもよい。また、上記実施例及び変形例は、駆動電圧としてステップ状に電圧が上昇する駆動電圧を用いることには限定されず、駆動電圧としてステップ状に電圧が下降する駆動電圧を印加するように構成されてもよい。
図１２において、（ａ）部に１ビットのデータが記憶された場合の駆動電圧の波形を示し、（ｂ）部に２ビットのデータが記憶された場合の駆動電圧の波形を示し、（ｃ）部にはステップ状に下降する駆動電圧の波形を示している。このように、１ビットのデータを読み出す場合には、電圧値Ｅに上昇する電圧信号にプリパルスが設定された波形が用いられ、２ビットのデータを読み出す場合には、複数の電圧値Ｅ１，Ｅ２，Ｅ３（Ｅ１＜Ｅ２＜Ｅ３）に順番に多段階でステップ状に上昇し、それぞれの立ち上がるタイミングに同期（対応）した複数のタイミングでプリパルスが設定された駆動電圧が用いられる。また、２ビットのデータを読み出す場合には、最初に電圧値Ｅ３にステップ状に上昇し、その後に電圧値Ｅ２，Ｅ１に順番に多段階でステップ状に下降する駆動電圧が用いられてもよい（Ｅ１＜Ｅ２＜Ｅ３）。このときは、最初に電圧Ｅ３に立ち上がるタイミングに同期して立ち上がり幅に対して正電圧方向に高い波高値のプリパルスが設定され（オーバードライブ）、その後に電圧Ｅ２，Ｅ１に立ち下がるそれぞれのタイミングに同期して立ち下がり幅に対して負方向に高い波高値のプリパルスが設定される（アンダードライブ）。これらの場合においても、それぞれのプリパルスの時間幅がワード線ＷＬの検出電圧を基に逐次キャリブレーションされる。
また、上記実施形態においては、駆動回路１９が上記式（６）に示す時間幅Ｔｏｐｔに設定するように駆動電圧を生成していたが、この時間幅Ｔｏｐｔは上記式（６）に示す値には限定されない。
すなわち、上記式（５）においてｋが１以上の項も考慮された時間幅Ｔｏｐｔに設定することができる。例えば、上記式（５）においてｋ＝２以降の項を無視すると、下記式；
Figure 0007351532000010
が成立する。上記式（１０）において第２項及び第３項が０になる時刻ｔを最小にするＴを最適な時間幅Ｔｏｐｔと考えることができる。このような理論を利用して、例えば、ワード線ＷＬの遠端の電圧における遅延時間を最短にするためには、駆動回路１９は、下記式を満たすｔを最小にする時間幅Ｔｏｐｔに駆動電圧を設定する。
Figure 0007351532000011
また、上記実施形態においては、駆動回路１９がワード線ＷＬの遠端における検出電圧が上記式（９）に示す電圧Ｖｄｅｔに至ったときにプリパルスをオフするように駆動電圧を生成していたが、この電圧Ｖｄｅｔは上記式（９）に示す値には限定されない。
すなわち、上記式（３）においてｋが１以上の項も考慮して電圧値Ｖｄｅｔを設定することができる。例えば、上記式（３）においてｋ＝２以降の項を無視すると、下記式；
Figure 0007351532000012
が成立する。上記式（１２）に式（６）の値を代入することにより、ワード線ＷＬの任意の位置ｘにおける時刻ｔ＝Ｔｏｐｔでの電圧を下記式により計算することができる。
Figure 0007351532000013
従って、駆動回路１９がワード線ＷＬの遠端における検出電圧が上記式（１３）に示す電圧Ｖｄｅｔに至ったときにプリパルスをオフするように駆動電圧を生成することにより、最適な時間幅Ｔｏｐｔに設定することができる。
また、上記実施形態および上記変形例では、ワード線ＷＬの遠端における電圧を検出してその電圧に応じてプリパルスの時間幅を設定していたが、検出するワード線ＷＬの場所は任意の位置ｘであっても構わない。すなわち、上記式（８）あるいは上記式（１３）に示す任意の位置ｘでの電圧値Ｖｄｅｔ（ｘ）と検出電圧値とを比較してプリパルスをオフするように制御してもよい。例えば、ワード線ＷＬの中間点ｘ＝ｌ／２での検出電圧を用いる場合には、下記式；
Figure 0007351532000014
に示す電圧値Ｖｄｅｔ（ｘ＝ｌ／２）と比較するように動作してもよい。
また、上記実施形態および上記変形例では、駆動回路１９は、データの読み出し処理時に、ステップ状に所定電圧値Ｅほど変化する電圧信号に対して、その電圧信号の立ち上りに同期したタイミングで波高値（α×Ｅ－Ｅ）で立ち上がるプリパルスを重畳する（重ね合わせる）ことによって、駆動電圧を生成してもよい。
また、上記実施形態および上記変形例においては、駆動回路１９がワード線ＷＬの遠端における検出電圧が上記式（９）に示す電圧Ｖｄｅｔに至ったときにプリパルスをオフするように駆動電圧を生成していたが、この電圧Ｖｄｅｔはワード線ＷＬのモデルに応じて異なる設定値に設定されてもよい。
例えば、ワードＷＬ線において隣り合う配線間の距離が比較的近い場合には、ワード線ＷＬは、図１３に示すような、隣接配線間の容量Ｃ１、及び配線とその配線が搭載されている基板との間の容量Ｃ２を含む回路と考えることができ、この回路は図１４に示す分布定数回路に置き換えることができる。隣接する２つの配線の電圧および電流をｅ１（ｘ，ｔ）、ｅ２（ｘ，ｔ）、ｉ１（ｘ，ｔ）、ｉ２（ｘ，ｔ）とすると、以下の方程式（１５）～（１８）が導かれる。
Figure 0007351532000015
Figure 0007351532000016
Figure 0007351532000017
Figure 0007351532000018
上記方程式を解くことにより電圧ｅ１（ｔ）が下記式（１９）、（２０）のように定式化される。
Figure 0007351532000019
Figure 0007351532000020
上記式を用いることにより、β＝０．０１のときのワード線ＷＬの遠端における電圧値Ｖｄｅｔ（ｘ）に関する電圧比Ａが、以下の表に示すように計算できる。以下の表には、容量比Ｃ１／Ｃ２と電圧比Ａとの関係（β＝０．０１）を示しており、プリパルスの増幅率αをα＝１．１，１．２，…，２と設定した場合の各容量比の値Ｃ１／Ｃ２＝０，１／８，…，∞に対して設定されるべき電圧比Ａの値を各カラムに示している。すなわち、容量比Ｃ１／Ｃ２に応じて決定された電圧値Ｅに対する電圧比Ａを持つ電圧値Ｖｄｅｔ（ｘ）を設定することにより、最適なプリパルスが設定される。このとき、電圧値Ｖｄｅｔ（ｘ）は、抵抗値Ｒ、容量値Ｃ１、Ｃ２の大きさでは決まらず容量比Ｃ１／Ｃ２のみによって決定される。この電圧比Ａは、上記式（１９）および（２０）を基に数値計算によって最適値が導出されたものである。容量比Ｃ１／Ｃ２が０と∞のときの値は、導出した式を基に計算されたものである。
Figure 0007351532000021
ここで、上記実施形態では、制御部は、予め設定された目標値と電圧値とを比較し、当該比較の結果に応じてプリパルスをオン／オフすることにより、時間幅を設定する、ことも好ましい。この場合、駆動電圧のキャリブレーションのさらなる迅速化が可能となる。
また、目標値は、所定電圧値及び所定波高値に基づいて予め設定されることも好ましい。また、目標値は、配線部における隣接配線間の容量と配線部と配線部が搭載される基板との間の容量によって決まる値であることも好ましい。この場合、配線部における駆動電圧の伝搬の遅延時間を最適化することができる。
また、制御部は、目標値と電圧値とを比較する比較器を有し、電圧印加部は、比較器の出力に応じてプリパルスをオン／オフするスイッチを有する、ことも好ましい。こうすれば、簡易な構成により駆動電圧のキャリブレーションの迅速化が可能となる。
また、制御部は、配線部の端部の電圧値を検出する、ことも好ましい。この場合には、配線部に接続される複数のセル全体において駆動電圧の遅延時間を短くすることができ、複数のセル全体の高速な駆動が可能となる。
また、 電圧印加部は、ステップ状に多段階に変化する電圧信号の立ち上りあるいは立ち下りに対応した複数のタイミングにおいてプリパルスが設定された駆動電圧を生成する、ことも好ましい。この場合には、複数段階の電圧値の駆動電圧によって駆動される複数のセル全体の高速な駆動が可能となる。
ここで、上記形態の電子デバイスは、複数のダミーセルが配列されたダミーアレイ部と、複数のセルが配列された１以上のアレイ部とを備え、制御部は、ダミーアレイ部に対応する配線部の電圧値を検出し、検出した電圧値に応じて１以上のアレイ部に対応する配線部に印加する駆動電圧のプリパルスの時間幅を設定する、ことが好ましい。かかる構成とすれば、アレイ部と同一デバイス上に構成されたダミーアレイ部に対応する配線部の電圧値を検出することによりプリパルスの時間幅が設定されるので、駆動電圧のキャリブレーションの適正化が容易となる。
また、複数のセルが配列された１以上のアレイ部を備え、制御部は、１以上のアレイ部のうちのいずれかのアレイ部に対応する配線部の電圧値を検出し、検出した電圧値に応じて１以上のアレイ部のそれぞれに対応する配線部に印加する駆動電圧のプリパルスの時間幅を設定する、ことも好ましい。かかる構成とすれば、同一デバイス上に構成された１以上のアレイ部のいずれかのアレイ部に対応する配線部の電圧値を検出することによりプリパルスの時間幅が設定されるので、駆動電圧のキャリブレーションの適正化が容易となる。
本発明の一側面は、複数のセルを駆動する駆動回路及び電子デバイスを使用用途とし、テストコスト及びテスト時間を抑制することができるものである。
１，１Ａ…ＮＡＮＤフラッシュメモリ、１７…検出回路、１９…駆動回路、２１…制御回路、２７…オペアンプ（比較器）、３３ａ，３３ｂ，３３ｃ…ＭＯＳトランジスタ（スイッチ）、３５…制御部、３７…電圧印加部、ＭＣ…メモリセル、ＷＬ…ワード線。

Claims (10)

  1. 直線的に配列された複数のセルに接続される直線状の配線部を介して、前記複数のセルを駆動する駆動回路であって、
    ステップ状に所定電圧値ほど変化する電圧信号の立ち上りあるいは立ち下りに対応したタイミングにおいて所定波高値のプリパルスが設定された駆動電圧を生成し、前記駆動電圧を前記配線部に印加する電圧印加部と、
    前記配線部の所定箇所の電圧値を検出し、検出した電圧値に応じて前記プリパルスの時間幅を設定する制御部と、
    を備え、
    前記制御部は、予め設定された目標値と前記電圧値とを比較し、当該比較の結果に応じて前記プリパルスをオン／オフすることにより、前記時間幅を設定し、
    前記目標値は、前記所定電圧値及び前記所定波高値に基づいて予め設定される、
    駆動回路。
  2. 直線的に配列された複数のセルに接続される直線状の配線部を介して、前記複数のセルを駆動する駆動回路であって、
    ステップ状に所定電圧値ほど変化する電圧信号の立ち上りあるいは立ち下りに対応したタイミングにおいて所定波高値のプリパルスが設定された駆動電圧を生成し、前記駆動電圧を前記配線部に印加する電圧印加部と、
    前記配線部の所定箇所の電圧値を検出し、検出した電圧値に応じて前記プリパルスの時間幅を設定する制御部と、
    を備え、
    前記制御部は、予め設定された目標値と前記電圧値とを比較し、当該比較の結果に応じて前記プリパルスをオン／オフすることにより、前記時間幅を設定し、
    前記目標値は、前記配線部における隣接配線間の容量と前記配線部と前記配線部が搭載される基板との間の容量によって決まる値である、
    駆動回路。
  3. （削除）
  4. （削除）
  5. 前記制御部は、前記目標値と前記電圧値とを比較する比較器を有し、
    前記電圧印加部は、前記比較器の出力に応じて前記プリパルスをオン／オフするスイッチを有する、
    請求項１又は２に記載の駆動回路。
  6. 前記制御部は、前記配線部の端部の電圧値を検出する、
    請求項１、２、５のいずれか１項に記載の駆動回路。
  7. 前記電圧印加部は、ステップ状に多段階に変化する電圧信号の立ち上りあるいは立ち下りに対応した複数のタイミングにおいて前記プリパルスが設定された駆動電圧を生成する、
    請求項１、２、５、６のいずれか１項に記載の駆動回路。
  8. 請求項１、２、５～７のいずれか１項に記載の駆動回路と、
    前記複数のセルと、
    を備える電子デバイス。
  9. 複数のダミーセルが配列されたダミーアレイ部と、
    前記複数のセルが配列された１以上のアレイ部とを備え、
    前記制御部は、前記ダミーアレイ部に対応する前記配線部の電圧値を検出し、検出した電圧値に応じて前記１以上のアレイ部に対応する前記配線部に印加する前記駆動電圧の前記プリパルスの時間幅を設定する、
    請求項８に記載の電子デバイス。
  10. 前記複数のセルが配列された１以上のアレイ部を備え、
    前記制御部は、前記１以上のアレイ部のうちのいずれかのアレイ部に対応する前記配線部の電圧値を検出し、検出した電圧値に応じて前記１以上のアレイ部のそれぞれに対応する前記配線部に印加する前記駆動電圧の前記プリパルスの時間幅を設定する、
    請求項８に記載の電子デバイス。
JP2020558390A 2018-11-20 2019-11-18 駆動回路及び電子デバイス Active JP7351532B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018217136 2018-11-20
JP2018217136 2018-11-20
PCT/JP2019/045128 WO2020105596A1 (ja) 2018-11-20 2019-11-18 駆動回路及び電子デバイス

Publications (2)

Publication Number Publication Date
JPWO2020105596A1 JPWO2020105596A1 (ja) 2021-12-09
JP7351532B2 true JP7351532B2 (ja) 2023-09-27

Family

ID=70774369

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020558390A Active JP7351532B2 (ja) 2018-11-20 2019-11-18 駆動回路及び電子デバイス

Country Status (4)

Country Link
US (1) US11735264B2 (ja)
JP (1) JP7351532B2 (ja)
KR (2) KR20210066000A (ja)
WO (1) WO2020105596A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7404203B2 (ja) * 2020-09-17 2023-12-25 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006309916A (ja) 2005-04-30 2006-11-09 Hynix Semiconductor Inc 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法
US20160035423A1 (en) 2014-07-30 2016-02-04 Sang-Wan Nam Nonvolatile memory device and worldline driving method thereof
JP2017216025A (ja) 2016-05-31 2017-12-07 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541367B1 (ko) 2003-07-15 2006-01-11 주식회사 하이닉스반도체 오버드라이빙 구조를 가진 반도체 메모리 소자
US7092312B2 (en) 2004-08-03 2006-08-15 Micron Technology, Inc. Pre-emphasis for strobe signals in memory device
KR100667594B1 (ko) * 2004-10-19 2007-01-11 삼성전자주식회사 프리엠퍼시스 출력버퍼와, 반도체 메모리 장치 및 데이터출력구동방법.
JP4824500B2 (ja) 2005-10-28 2011-11-30 エルピーダメモリ株式会社 半導体記憶装置
KR100940853B1 (ko) 2008-09-09 2010-02-09 주식회사 하이닉스반도체 신호 전송 시스템 및 그 신호 전송 방법
JP2010129125A (ja) 2008-11-27 2010-06-10 Toshiba Corp 多値不揮発性半導体メモリ
JP2010140554A (ja) 2008-12-11 2010-06-24 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の読出し方法
JP2011018420A (ja) 2009-07-10 2011-01-27 Toshiba Corp 半導体記憶装置およびワード線電位の制御方法
US8520441B2 (en) 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
US8830783B2 (en) * 2011-01-03 2014-09-09 Arm Limited Improving read stability of a semiconductor memory
KR101866293B1 (ko) * 2011-08-23 2018-06-14 삼성전자주식회사 라이트 신호 생성 회로 및 이를 포함하는 가변 저항 메모리 장치, 그 구동 방법
US9142275B2 (en) * 2012-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Wordline tracking for boosted-wordline timing scheme
KR102233810B1 (ko) 2014-02-03 2021-03-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법
KR20160016386A (ko) 2014-08-05 2016-02-15 에스케이하이닉스 주식회사 라이트 드라이버, 이를 포함하는 저항변화 메모리 장치 및 동작 방법
US9881687B2 (en) * 2015-12-18 2018-01-30 Texas Instruments Incorporated Self-latch sense timing in a one-time-programmable memory architecture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006309916A (ja) 2005-04-30 2006-11-09 Hynix Semiconductor Inc 半導体メモリ素子及び半導体メモリ素子のビットライン感知増幅器の駆動方法
US20160035423A1 (en) 2014-07-30 2016-02-04 Sang-Wan Nam Nonvolatile memory device and worldline driving method thereof
JP2017216025A (ja) 2016-05-31 2017-12-07 東芝メモリ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR20240027151A (ko) 2024-02-29
KR20210066000A (ko) 2021-06-04
JPWO2020105596A1 (ja) 2021-12-09
WO2020105596A1 (ja) 2020-05-28
US20220093177A1 (en) 2022-03-24
US11735264B2 (en) 2023-08-22
KR102672946B1 (ko) 2024-06-07

Similar Documents

Publication Publication Date Title
US10515697B1 (en) Apparatuses and methods to control operations performed on resistive memory cells
TW201320069A (zh) 操作記憶體元件的方法以及執行該方法的裝置
US9373364B2 (en) Semiconductor memory and method of operating semiconductor memory
US9355709B2 (en) Digit line equilibration using access devices at the edge of sub-arrays
KR20180125807A (ko) 반도체 메모리 장치 및 그 동작 방법
US11935601B2 (en) Bit line sensing circuit comprising a sample and hold circuit
US20160042770A1 (en) Semiconductor memory apparatus
JP7351532B2 (ja) 駆動回路及び電子デバイス
US9379693B2 (en) Self bias buffer circuit and memory device including the same
US20150109875A1 (en) Semiconductor memory device
US20150235682A1 (en) Method and apparatus for pre-charging data lines in a memory cell array
KR101959929B1 (ko) 메모리 시스템과 관련 메모리 모듈의 터미네이션 토폴로지 및 제어 방법
US9472276B1 (en) Semiconductor apparatus for reading stored information of a resistor or cell
US11978529B2 (en) Random access-type memory circuit and memory system
CN105304129A (zh) 电阻可变型存储器及其写入方法
US12020772B2 (en) Semiconductor memory device with a variable delay for a data select signal and a counter for counting a selected data signal during a test operation
US6867998B2 (en) Cell array block of FeRAM, and FeRAM using cell array
KR20240133161A (ko) 메모리 장치 및 메모리 장치의 동작 방법
JP2006054017A (ja) メモリディジット線のキャパシタ支持によるプレチャージ
US8929164B2 (en) Apparatuses and methods for adjustment of data strobe signals
US9412427B2 (en) Precharge circuit and semiconductor apparatus including the same
US20160064065A1 (en) Apparatuses and methods for multi-memory array accesses

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20210407

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230907

R150 Certificate of patent or registration of utility model

Ref document number: 7351532

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150