CN102855935B - 记忆体阵列的擦除方法 - Google Patents

Abstract

本发明是有关于一种记忆体阵列的擦除方法，此记忆体阵列包括多个记忆胞串，每个记忆胞串包括连接至多条字元线的多个记忆胞。此记忆体阵列的擦除方法包括下列步骤。提供第一电压至记忆体阵列的基底。提供第二电压至选定记忆胞的一字元线，并提供多个导通电压至其余的字元线。以及，分别提供第三电压与第四电压至选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除选定记忆胞，其中第三电压不等于第四电压。藉此本发明利用记忆胞的自我升压或以直接施加电压的方式，通过带对带热空穴注入法实现了对特定记忆胞串内的选定记忆胞的擦除，使其他记忆胞不会受到擦除操作的影响，同时降低了擦除方法中所施加的操作电压。

Description

记忆体阵列的擦除方法

技术领域

本发明涉及一种记忆体阵列的操作方法，特别是涉及一种在记忆体阵列中针对选定记忆胞的擦除方法。

背景技术

半导体记忆体可分为挥发性记忆体与非挥发性记忆体，而非挥发性记忆体即使在电源关闭时也能够储存资料，例如快闪记忆体(FlashMemory)。快闪记忆体现已经发展为高密度储存的应用，像是数字相机的记忆卡、MP播放器的记忆体、以及通用串行总线(USB)的记忆装置。另外，快闪记忆体的应用也延伸到个人电脑的储存装置上，像是固态硬盘(SSD)。因此，对于快闪记忆体而言，未来还有许多可预期的市场领域。

图1是NAND型快闪记忆体阵列100的示意图。请参阅图1所示，NAND型快闪记忆体阵列100包括多个记忆胞串，例如：记忆胞串150_1～150_2。每个记忆胞串包括有相互串联的选择晶体管、多个记忆胞及接地晶体管。每个记忆胞分别连结至对应的字元线。选择晶体管与接地晶体管的栅极端分别耦接至串选择线SSL与接地选择线GSL，以分别通过串选择线SSL及接地选择线GSL来施加电压至选择晶体管与接地晶体管的栅极端。例如，记忆胞串150_1包括选择晶体管SW11、记忆胞101～132及接地晶体管SW12，且记忆胞101～132分别耦接至字元线WL1～WL32。选择晶体管SW11与SW21的一端分别耦接至位元线BL1与BL2，并提供接地电压GND至接地晶体管SW12与SW22的另一端。

在传统NAND型快闪记忆体阵列100的擦除方法中，通常会以一个记忆区块为单位，例如将记忆胞串150_1～150_2视为同一记忆区块，施加20V电压于记忆区块中所有的记忆胞(例如虚框160内的记忆胞)的基底(substrate)(亦即，基底电压Vs等于20V)，并将位元线BL1～BLN浮接(floating)。接着，通过串选择线SSL及接地选择线GSL将电源电压Vcc施加于选择晶体管SW11及接地晶体管SW12的栅极端或使其浮接，致使记忆胞串150_1～150_2的两端皆为浮接。之后，再将接地电压GND提供至字元线WL1～WL32，使每个记忆胞的栅极与基底之间形成一个高电压降。如此一来，记忆胞的浮动栅内的电子将能穿透记忆胞的氧化层而注入至基底，进而擦除记忆胞。此种擦除方法可称作福勒-诺德哈姆穿隧(Fowler-Nordheimtunneling)方法，或称为FN擦除方法。

一般来说，现有快闪记忆体阵列通常使用上述的FN穿隧方法进行擦除操作，然而FN穿隧方法必须施加较大的压降才能实现，例如：施加大于20V以上的压降才能建立足够的垂直电场。此外，快闪记忆体在程序化-擦除循环(programming-erasingcycle；P/Ecycle)操作上具有次数限制，例如：商业上的快闪记忆体通常保证可具有十万次的程序化-擦除能力。然而，传统的FN穿隧方法仅能以整个记忆区块为单位进行擦除。藉此，另一个缺点在于，FN擦除操作无法指定单一记忆胞进行擦除操作。换句话说，快闪记忆体阵列可以提供选定记忆胞的随机读取与写入操作，却无法任意的进行随机擦除。

因此，如何针对选定记忆胞进行擦除，并同时降低其操作电压，便是快闪记忆体在擦除操作上所面临的一大挑战。

由此可见，上述现有的记忆体阵列的擦除方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体阵列的擦除方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆体阵列的擦除方法存在的缺陷，而提供一种新的记忆体阵列的擦除方法，所要解决的技术问题是使其利用记忆胞的自我升压或以直接施加电压的方式，利用带对带热空穴注入法来擦除选定记忆胞，藉以降低擦除方法中所施加的操作电压，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体阵列的擦除方法，此记忆体阵列包括多个记忆胞串，每个记忆胞串则包括连接至多条字元线的多个记忆胞。记忆体阵列的擦除方法包括下列步骤。提供第一电压至记忆体阵列的基底。提供第二电压至选定记忆胞的一字元线，并提供多个导通电压至其余的字元线。以及，分别提供第三电压与第四电压至选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除选定记忆胞，其中第三电压不等于第四电压。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体阵列的擦除方法，其中每个记忆胞串还包括有第一晶体管(例如，选择晶体管)与第二晶体管(例如，接地晶体管)。并且，记忆体阵列的擦除方法更包括下列步骤。导通连接至选定记忆胞的第一晶体管与第二晶体管其中之一，或是同时导通连接至选定记忆胞的第一晶体管与第二晶体管。

前述的记忆体阵列的擦除方法，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且记忆体阵列的擦除方法还包括下列步骤。导通连接至选定记忆胞的第一晶体管，以提供第三电压至选定记忆胞的第一源极/漏极区。以及，关闭连接至选定记忆胞的第二晶体管，以使连接至选定记忆胞的第二源极/漏极区的记忆胞的通道自我升压至第四电压。

前述的记忆体阵列的擦除方法，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且该记忆体阵列的擦除方法还包括：导通连接至该选定记忆胞的该第一晶体管，以提供该第三电压至该选定记忆胞的第一源极/漏极区；以及导通连接至该选定记忆胞的该第二晶体管，以提供该第四电压至该选定记忆胞的第二源极/漏极区。

前述的记忆体阵列的擦除方法，其中所述的第三电压为一接地电压。

前述的记忆体阵列的擦除方法，其中所述的记忆体阵列的擦除方法还包括下列步骤。分别提供第五电压与第六电压至连接上述字元线的非选定记忆胞的第一源极/漏极区与第二源极/漏极区，以禁止此非选定记忆胞被擦除。

前述的记忆体阵列的擦除方法，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且记忆体阵列的擦除方法还包括下列步骤。同时关闭连接至非选定记忆胞所属的记忆胞串的第一晶体管与第二晶体管，以使连接至非选定记忆胞的第一源极/漏极区的记忆胞的通道可自我升压至第五电压，并使连接至非选定记忆胞之第二源极/漏极区的记忆胞的通道可自我升压至第六电压。

前述的记忆体阵列的擦除方法，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且记忆体阵列的擦除方法还包括下列步骤。同时导通连接至非选定记忆胞所属的记忆胞串的第一晶体管与第二晶体管，以分别提供第五电压及第六电压至非选定记忆胞之第一源极/漏极区及第二源极/漏极区。

前述的记忆体阵列的擦除方法，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且记忆体阵列的擦除方法还包括下列步骤。关闭连接至非选定记忆胞所属的记忆胞串的第一晶体管，以使连接至非选定记忆胞的第一源极/漏极区的记忆胞的通道自我升压至第五电压。以及，导通连接至非选定记忆胞所属的记忆胞串的第二晶体管，以提供第六电压至非选定记忆胞之第二源极/漏极区。

前述的记忆体阵列的擦除方法，其中所述的第二电压小于0。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体阵列的擦除方法至少具有下列优点及有益效果：本发明利用记忆胞的自我升压或以直接施加电压的方式，使其在选定记忆胞能够形成能带对能带(bandtoband；BTB)热空穴擦除操作，如此便可针对特定记忆胞串内的选定记忆胞进行擦除，并使其他记忆胞不会受到擦除操作的影响。此外，由于BTB热空穴擦除操作所需的电压差将会低于FN擦除操作所需的垂直电场，因此可大幅度降低擦除方法中所施加的操作电压。

综上所述，本发明是有关于一种记忆体阵列的擦除方法，此记忆体阵列包括多个记忆胞串，每个记忆胞串包括连接至多条字元线的多个记忆胞。此记忆体阵列的擦除方法包括下列步骤。提供第一电压至记忆体阵列的基底。提供第二电压至选定记忆胞的一字元线，并提供多个导通电压至其余的字元线。以及，分别提供第三电压与第四电压至选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除选定记忆胞，其中第三电压不等于第四电压。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是NAND型快闪记忆体阵列的示意图。

图2是依照本发明第一实施例说明记忆体阵列的示意图。

图3是依据本发明实施例说明记忆体阵列的擦除方法的流程图。

图4A是图2的特定记忆胞串的截面示意图。

图4B是图2的遮蔽记忆胞串的截面示意图。

图5是施加特定记忆胞串及遮蔽记忆胞串中各个电压的流程图。

图6是控制每个记忆胞串中第一晶体管及第二晶体管的流程图。

图7是依照本发明第二实施例说明记忆体阵列的示意图。

图8A是图7的特定记忆胞串的截面示意图。

图8B是图7的遮蔽记忆胞串的截面示意图。

图9是依照本发明第三实施例说明记忆体阵列的示意图。

图10A是图9的特定记忆胞串的截面示意图。

图10B是图9的遮蔽记忆胞串的截面示意图。

图11是依照本发明第四实施例说明记忆体阵列的示意图。

图12A是图11的特定记忆胞串的截面示意图。

图12B是图11的遮蔽记忆胞串的截面示意图。

图13是依照本发明第一实施例所述的记忆体阵列的擦除方法的第一驱动波形图。

图14是依照本发明第一实施例所述的记忆体阵列的擦除方法的第二驱动波形图。

图15是依照本发明第三实施例所述的记忆体阵列的擦除方法的第三驱动波形图。

100、200、700、900：记忆体阵列

101～132、201～232：记忆胞

150_1、250_1、750_1、950_1、1150_1：特定记忆胞串

150_2、250_2、750_2、950_2、1150_2：遮蔽记忆胞串

410～440、810～840、1010～1040、1210～1240：通道

SW11、SW12、SW21、SW22：晶体管

CS：共源极

Vs：基底电压

Vbd：漏极升压电压

Vbs：源极升压电压

Vd：共同电压

GND：接地电压

Vpass、Vpass_D、Vpass_S：导通电压

Vg：负电压

Vers：负擦除电压

SSL：串选择线

GSL：接地选择线

WL1～WL32：字元线

BL1～BLM：位元线

S310～S620：步骤

T1～T3：期间

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体阵列的擦除方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图2是依照本发明第一实施例说明记忆体阵列200的示意图。请参阅图2所示，记忆体阵列200包括有M个记忆胞串250_1～250_M，每个记忆胞串包括有分别连结至N条字元线WL1～WLN的N个记忆胞，M及N皆为正整数。

每个记忆胞串的两端更包括与N个记忆胞相互串联的第一晶体管(例如，选择晶体管)及第二晶体管(例如，接地晶体管)。选择晶体管的漏极端分别耦接至对应的位元线，而接地晶体管的源极端皆耦接至共源极CS。选择晶体管(例如，晶体管SW11、SW21)与接地晶体管(例如，晶体管SW12、SW22)的栅极端分别耦接至串选择线SSL与接地选择线GSL，以通过串选择线SSL及接地选择线GSL来调整记忆胞串两端的导通状态。在本实施例中，为了便于说明，在此设定N等于32，并以两个记忆胞串250_1～250_2作为举例，但并非用以限制本发明。

举例而言，记忆胞串250_1包括相互串联的选择晶体管SW11、记忆胞101～132及接地晶体管SW12，且记忆胞101～132的栅极端分别耦接至字元线WL1～WL32。在本实施例中，选择晶体管SW11与SW21的一端分别耦接至位元线BL1与BL2，接地晶体管SW12与SW22的另一端皆耦接至共源极CS。

在其他实施例中，字元线WL1～WLN、串选择线SSL、接地选择线GSL及共源极CS可受控于列解码器(未绘示)，而位元线BL1～BLM则可由分页缓冲器(未绘示)进行控制，藉以实现本发明实施例所述的记忆体阵列200的擦除方法，本发明也不限制于此。

为了能够针对记忆体阵列200的一特定记忆胞串中的单一记忆胞进行擦除，并且禁止其他记忆胞以使其不会受到擦除操作的影响，本发明的实施例提出一种记忆体阵列的擦除方法，利用记忆胞的自我升压或以直接施加电压的方式，利用带对带热空穴注入法在特定记忆胞串中擦除单一记忆胞。其中，使用BTB热空穴穿隧效应来取代现有习知FN擦除操作的原因是，BTB热空穴穿隧效应所需施加的电压降约略为8至10V，而FN擦除操作则需施加约略为20V左右的电压降，因此利用BTB热空穴穿隧效应进行记忆体阵列的擦除操作将会大幅降低所需施加的工作电压。

为了致使本领域具有通常知识的技术人员能更为了解本发明，在此利用图3配合下列四种实施例来详细说明不同情况下的擦除操作，图3是依据本发明实施例说明记忆体阵列的擦除方法的流程图。第一及第二实施例主要利用记忆胞的自我升压效应来达成选定记忆胞的BTB热空穴擦除操作。相对地，第三及第四实施例主要则是利用直接施加电压的方式，致使在特定记忆胞串中的单一记忆胞产生BTB热空穴穿隧注入。熟悉此领域的技术人员可依据上述实施例来合理地调整相应电压及动作流程，使其可达成本发明实施例所述的功效。

为了便于说明第一至第四实施例，在此假设将对记忆胞串250_1的第i个记忆胞进行擦除，并将i设定为7，其中i为不大于N的正整数。也就是说，在此假设欲被擦除的选定记忆胞便是记忆胞串250_1中第7个记忆胞107，而并未选定的记忆胞(非选定记忆胞)则以记忆胞串250_2中第7个记忆胞207作为举例。为了方便说明，以下将记忆胞串250_1称为特定记忆胞串，而其他尚未被选定的记忆胞串(例如记忆胞串250_2)将会称为遮蔽记忆胞串。

第一实施例

图4A是图2的特定记忆胞串250_1的截面示意图。图4B是图2的遮蔽记忆胞串250_2的截面示意图。以下以图2的记忆体阵列200来进行图3的擦除方法，并配合图4A、图4B说明第一实施例。

首先，在步骤S310中，提供第一电压(例如，接地电压GND)至记忆体阵列200的基底。在本实施例中，接地电压GND的电位为0V，因此步骤S310也是提供0V的基底电压Vs至记忆体阵列200。在步骤S320中，提供第二电压至选定记忆胞107的第7条字元线WL7，并分别提供多个导通电压Vpass至其余的字元线。上述的第二电压是负擦除电压Vers，而负擦除电压Vers约为-10V。例如，将导通电压Vpass提供至字元线WL1～WL6及WL8～WL32。藉此，记忆胞串250_1中的记忆胞101～106与108～132将依据导通电压Vpass而导通，且记忆胞串250_2中的记忆胞201～206与208～232也将依据导通电压Vpass而导通。

在本实施例中，也可从记忆胞串250_1～250_M中一次设定多个特定记忆胞串，藉以同时擦除位于不同特定记忆胞串且连接到同一个字元线上的记忆胞，以便提高擦除效率。

接着，如步骤S330所示，分别提供第三电压与第四电压至选定记忆胞(记忆胞107)的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除此选定记忆胞(记忆胞107)。其中，第三电压不等于第四电压。并且，在步骤S340中，分别提供第五电压与第六电压至连接此字元线(例如，选定记忆胞107所对应的字元线WL7)的非选定记忆胞(例如，记忆胞207)的第一源极/漏极区与第二源极/漏极区，以禁止非选定记忆胞207被擦除。换句话说，步骤S340使非选定记忆胞207不会受到擦除操作的影响。

在此详细说明第一实施例中的步骤S330及步骤S340，在细部流程中，会先施加特定记忆胞串250_1及遮蔽记忆胞串(例如，记忆胞串250_2)中各个电压，并控制记忆胞串中每个选择晶体管及接地晶体管的导通状态，以实现步骤S330及步骤S340。

施加特定记忆胞串250_1及遮蔽记忆胞串250_2中各个电压的步骤如图5所示，图5是施加特定记忆胞串250_1及遮蔽记忆胞串250_2中各个电压的流程图。步骤S510通过特定记忆胞串250_1对应的位元线BL1，将选择电压(在第一实施例中，选择电压便是第三电压，也就是接地电压GND)提供至特定记忆胞串250_1中选择晶体管SW11的源极端。

在步骤S520中，通过遮蔽记忆胞串250_2对应的位元线BL2，将遮蔽电压(在第一实施例中，遮蔽电压便是电源电压Vcc)提供至遮蔽记忆胞串250_2中选择晶体管SW21的源极端。电源电压Vcc的电位大小随着记忆体阵列200的工艺而定，本实施例的电源电压Vcc可以是3.3V/1.8V。在步骤S530中，则通过共源极CS提供接地电压GND至特定记忆胞串250_1与遮蔽记忆胞串250_2中接地晶体管SW12、SW22的源极端。

如此一来，便可控制记忆胞串中每个选择晶体管及接地晶体管的导通状态，以提供合适的电压至选定记忆胞107及非选定记忆胞207的第一及第二源极/漏极区。图6是控制每个记忆胞串中第一晶体管(选择晶体管)及第二晶体管(接地晶体管)的流程图。

请参阅图6所示，在步骤S610中，导通连接至选定记忆胞107的选择晶体管SW11，且在步骤S620中关闭连接至选定记忆胞107的接地晶体管SW12。在步骤S630中，关闭连接至非选定记忆胞207的选择晶体管SW21，且在步骤S640中关闭连接至非选定记忆胞207的接地晶体管SW22。换句话说，步骤S630及步骤S640可以同时关闭位于遮蔽记忆胞串250_2中的选择晶体管SW21及接地晶体管SW22。

以下通过串选择线SSL以及接地选择线GSL来实现第一实施例中图6的步骤流程。通过串选择线SSL，将电源电压Vcc提供至特定记忆胞串250_1中选择晶体管SW11的栅极端及遮蔽记忆胞串250_2中选择晶体管SW21的栅极端。藉此，选择晶体管SW11将导通，选择晶体管SW21会因其栅极端与漏极端皆被施加电源电压Vcc而关闭。此外，通过接地选择线GSL将接地电压GND提供至特定记忆胞串250_1中接地晶体管SW12的栅极端及遮蔽记忆胞串250_2中接地晶体管SW22的栅极端。藉此，接地晶体管SW12、SW22皆为截止而关闭。

综合以上所述，在此说明第一实施例的特定记忆胞串250_1。如图4A所示，记忆胞107的栅极端接收负擦除电压Vers，因此呈现截止状态。此外，由于选择晶体管SW11与记忆胞101～106皆导通，因此选择晶体管SW11与记忆胞101～106的通道将相互连结，进而形成通道410。此外，由于选择晶体管SW11会通过位元线BL1接收到接地电压GND，因此会直接施加接地电压GND于通道410，以提供第三电压(接地电压GND)至选定记忆胞107的第一源极/漏极区。从另一观点来看，如图2所示，虚线410用以表示图4A中具有接地电压GND的通道410。

另一方面，由于记忆胞108～132皆导通，故记忆胞108～132的通道将相互连结，进而形成通道420。值得一提的是，由于记忆胞108～132的两端皆为浮接，且记忆胞108～132的栅极端接收到导通电压Vpass，因此记忆胞108～132会以自我升压的方式，提高在通道420的电压。换句话说，连接至选定记忆胞107的第二源极/漏极区的记忆胞108～132的通道420将自我升压至第四电压(例如，漏极升压电压Vbd)。

由于记忆胞107的漏极端(漏极升压电压Vbd)与栅极端(负擦除电压Vers)之间的电压降，将会促使能带对能带穿隧效应而产生热空穴。这些热空穴可从记忆胞107的漏极端注入其电荷储存层中，以与所截留的电子结合，进而达成记忆胞107的擦除。此擦除方法称作能带对能带穿隧引发的热空穴擦除方法。

在此概略说明自我升压的原理，并以记忆胞108～132及通道420作为举例。当记忆胞108～132的两端(例如源极端与漏极端)皆为浮接，并且记忆胞108～132的栅极端与基底之间具有电压降的时候，每一记忆胞108～132的栅极端至基底将形成于电性上串接的两寄生电容。藉此，每一记忆胞108～132的栅极端所接收到的导通电压Vpass，将可通过串接的两寄生电容而在通道420形成分压，从而提升通道420的电位。

回到图4B，在此说明第一实施例的遮蔽记忆胞串250_2。由于选择晶体管SW2以及记忆胞207的关闭，因此记忆胞201～206的两端皆为浮接。此外，记忆胞201～206通过字元线WL1～WL6接收导通电压Vpass，因而可通过自我升压的方式而形成具有第五电压(例如，源极升压电压Vbs)的通道430。换句话说，连接至非选定记忆胞207的第一源极/漏极区的记忆胞201～206的通道430会自我升压至第五电压(源极升压电压Vbs)。

相似地，由于接地晶体管SW22的关闭及记忆胞207的截止，记忆胞208～232也因为其两端浮接而通过导通电压Vpass来进行自我升压，进而形成具有第六电压(例如，漏极升压电压Vbd)的通道440。换言之，连接至非选定记忆胞207的第二源极/漏极区的记忆胞208～232的通道440会自我升压至第六电压(漏极升压电压Vbd)。由于漏极升压电压Vbd与源极升压电压Vbs皆属于高准位电压，因此会抑制记忆胞207的热空穴的产生，使得记忆胞207无法进行擦除。

值得一提的是，本实施例提供至字元线WL1～WL32的多个通道电压Vpass可以是相同的电位或是不相同的电位。例如，在另一实施例中，可以通过字元线WL1～WL6，提供源极导通电压Vpass_S，或称为第一导通电压，至记忆胞101～106。此外，可以通过字元线WL8～WL32，提供漏极导通电压Vpass_D，或称为第二导通电压，至记忆胞108～132。其中，源极导通电压Vpass_S是用以导通记忆胞101～106，而漏极导通电压Vpass_D除了要导通记忆胞108～132以外，还必须促使记忆胞108～132的通道具有一定位准的电位。因此，在导通电压的设定上，源极导通电压Vpass_S可以小于漏极导通电压Vpass_D，以藉此降低记忆体阵列200的功率消耗。此外，源极导通电压Vpass_S与漏极导通电压Vpass_D可具有相同的电位。

在实现上述擦除方法时，请参阅图4A所示，就记忆胞107来说，因应BTB热空穴穿隧效应而产生的电子，可能在2次碰撞时导致更多的电子-空穴对产生。此外，藉由2次碰撞所产生的电子可能会受到记忆胞108的导通电压Vpass的吸引，而注入至记忆胞108的浮置栅极，进而影响记忆胞108的临界电压(thresholdvoltage)，且此种情况称为擦除扰动(erasedisturb)。为了避免上述擦除扰动的产生，在另一实施例中，可针对相邻于记忆胞107的漏极端方向的记忆胞108提供一低压导通电压Vpass_L至字元线WL8，藉以抑制记忆胞108之临界电压的变动。其中，低压导通电压Vpass_L可由实验数据来决定，概略而言，低压导通电压Vpass_L应小于漏极导通电压Vpass_S，而大于漏极升压电压Vbd。

第二实施例

图7是依照本发明第二实施例说明记忆体阵列700的示意图。图8A是图7的特定记忆胞串750_1的截面示意图。图8B是图7的遮蔽记忆胞串750_2的截面示意图。以下以图7的记忆体阵列700来进行图3、图5及图6所述的擦除方法，并配合图8A、图8B说明第二实施例。

第二实施例与第一实施例相类似，其相似部分不再赘述。明显的不同处在于，在图5的步骤S510中，第二实施例的选择电压为电源电压Vcc，步骤S520中的遮蔽电压则为接地电压GND，明显与第一实施例的选择电压与遮蔽电压不同。

其他不同处在于，本实施例以记忆胞串750_1作为特定记忆胞串，并以记忆胞串750_2作为遮蔽记忆胞串的举例。此外，在图3的步骤S320中，第二实施例提供漏极导通电压Vpass_D至字元线WL1～WL6，并提供源极导通电压Vpass_S至字元线WL8～WL32，藉以降低工作电压。

此外，第二实施例在图6的步骤S610中，会关闭连接至选定记忆胞107的选择晶体管SW11，且在步骤S620中导通连接至选定记忆胞107的接地晶体管SW12。换句话说，在步骤S610及S620中，便是导通连接至选定记忆胞107的选择晶体管SW11与接地晶体管SW12其中之一。此外，在步骤S630及S640中，同时导通位在遮蔽记忆胞串750_2中的选择晶体管SW21及接地晶体管SW22。

以下通过串选择线SSL以及接地选择线GSL来实现第二实施例中图6的步骤流程。通过串选择线SSL将电源电压Vcc提供至特定记忆胞串750_1的选择晶体管SW11，并通过接地选择线GSL将电源电压Vcc提供至特定记忆胞串750_1的选择晶体管SW12，以取代第一实施例的接地电压GND。

综合以上所述，在此说明第二实施例的特定记忆胞串750_1。如图8A所示，在经由本实施例所述的擦除方法后，由于选择晶体管SW11及记忆胞107的截止，记忆胞101～106的两端皆为浮接状态。此外，记忆胞101～106通过字元线WL1～WL6接收漏极导通电压Vpass_D，因此可通过自我升压的方式而形成具有第三电压(例如，漏极升压电压Vbd)的通道810，藉以提供第三电压(漏极升压电压Vbd)至选定记忆胞107的第一源极/漏极区。此外，由于接地晶体管SW12的导通，接地晶体管SW12至记忆胞108～132通过共源极CS而直接形成具有第四电压(例如，接地电压GND)的通道820，以提供第四电压(接地电压GND)至选定记忆胞107的第二源极/漏极区。藉此，特定记忆胞串750_1中选定记忆胞107产生能带对能带穿隧效应，以达成记忆胞107的擦除。

另一方面，在此说明第二实施例的遮蔽记忆胞串750_2。如图8B所示，在经由本实施例所述的擦除方法后，由于选择晶体管SW21的导通以及记忆胞207的截止，选择晶体管SW21与记忆胞201～206将通过直接施加电压的方式形成具有接地电压GND的通道830，以提供第五电压(接地电压GND)至非选定记忆胞207的第一源极/漏极区。此外，由于接地晶体管SW22的导通，接地晶体管SW22至记忆胞208～232则通过共源极CS而直接形成具有接地电压GND的通道840，以提供第六电压(接地电压GND)至非选定记忆胞207的第二源极/漏极区。藉此，便可禁止非选定记忆胞207被擦除。

此外，在实现上述擦除方法时，第二实施例的记忆胞106也会产生第一实施例所述的擦除扰动的情况，因此可提供低压导通电压Vpass_L至字元线WL6，藉以抑制记忆胞106的临界电压的变动。

第三实施例

图9是依照本发明第三实施例说明记忆体阵列900的示意图。图10A是图9的特定记忆胞串950_1的截面示意图。图10B是图9的遮蔽记忆胞串950_2的截面示意图。以下以图9的记忆体阵列900来进行图3、图5及图6所述的擦除方法，并配合图10A、图10B说明第三实施例。

第三实施例与第一及第二实施例相类似，其相似部分不再赘述。明显的不同处在于，在图5的步骤S510中，第三实施例的选择电压为大于电源电压Vcc的共同电压Vd，藉以利用直接施加电压的方式来让记忆胞107产生BTB热空穴穿隧擦除操作。例如，本实施例的共同电压Vd可以是4.5V/4V。

此外，与其他实施例的不同处在于，本实施例以记忆胞串950_1作为特定记忆胞串，并以记忆胞串950_2作为遮蔽记忆胞串的举例。图5的步骤S530中，第三实施例的遮蔽电压则为接地电压GND。在图6的步骤S610中，会导通连接至选定记忆胞107的选择晶体管SW11，且在步骤S620中关闭连接至选定记忆胞107的接地晶体管SW12。此外，在步骤S630及步骤S640中，同时导通连接至非选定记忆胞207所属的遮蔽记忆胞串950_2中的选择晶体管SW21及接地晶体管SW22。

以下通过串选择线SSL以及接地选择线GSL来实现第三实施例中图6的步骤流程。第三实施例可选择将导通电压，例如导通电压Vpass，通过串选择线SSL提供至特定记忆胞串950_1的选择晶体管SW11。藉此，选择晶体管SW11将依据导通电压而导通。而第三实施例也类似于第二实施例，通过接地选择线GSL将电源电压Vcc提供至特定记忆胞串950_1的选择晶体管SW12。

在此说明第三实施例的特定记忆胞串950_1。如图10A所示，在经由本实施例所述的擦除方法后，由于记忆胞107的截止、选择晶体管SW11及接地晶体管SW12的导通，选择晶体管SW11及记忆胞101～106通过位元线BL1所接收的共同电压Vd，而直接形成具有共同电压Vd的通道1010，以提供第三电压(共同电压Vd)至选定记忆胞107的第一源极/漏极区。而记忆胞108～132及接地晶体管SW12则通过共源极CS直接形成具有接地电压GND的通道1020，以提供第四电压(接地电压GND)至选定记忆胞107的第二源极/漏极区。藉此，由于共同电压Vd也属于高准位电压，因此可促使BTB穿隧效应产生在记忆胞107处，进而达成记忆胞107的擦除。

另一方面，在此说明第三实施例的遮蔽记忆胞串950_2。如图10B所示，在经由本实施例所述的擦除方法后，由于记忆胞207的截止、选择晶体管SW21及接地晶体管SW22的导通，选择晶体管SW21及记忆胞201～206将通过位元线BL2所接收的接地电压GND，而直接形成具有接地电压GND的通道1030，以提供第五电压(接地电压GND)至非选定记忆胞207之第一源极/漏极区。并且，记忆胞208～232及接地晶体管SW22则通过共源极CS直接形成具有接地电压GND的通道1040，藉以提供第六电压(接地电压GND)至非选定记忆胞207的第二源极/漏极区。藉此，记忆胞207将无法进行擦除。

第四实施例

图11是依照本发明第四实施例说明记忆体阵列1100的示意图。图12A是图11的特定记忆胞串1150_1的截面示意图。图12B是图11的遮蔽记忆胞串1150_2的截面示意图。与其他实施例的不同处在于，本实施例以记忆胞串1150_1作为特定记忆胞串，并以记忆胞串1150_2作为遮蔽记忆胞串的举例。以下以图11的记忆体阵列1100来进行图3、图5及图6所述的擦除方法，并配合图12A、图12B说明第四实施例。

第四实施例与上述实施例皆类似，其相似部分不再赘述。明显的不同处在于，在图5的步骤S510中，第四实施例的选择电压为电源电压Vcc，而在步骤S510的遮蔽电压可以为共同电压Vd。此外，在步骤S530中，第四实施例则是通过共源极CS提供上述共同电压Vd至特定记忆胞串1150_1及遮蔽记忆胞串1150_2的接地晶体管SW12、SW22。

藉此，第四实施例在图6的步骤S610中，会导通连接至选定记忆胞107的选择晶体管SW11，且在步骤S620中导通连接至选定记忆胞107的接地晶体管SW12。此外，在步骤S630中，关闭连接至非选定记忆胞207所属的遮蔽记忆胞串1150_2中的选择晶体管SW11。以及，在步骤S640中，导通连接至非选定记忆胞207的接地晶体管SW22。基于以上所述，第四实施例便可利用自我升压及直接施加电压的方式来免去BTB热空穴穿隧的擦除操作对于记忆胞207的影响。

以下通过串选择线SSL以及接地选择线GSL来实现第四实施例中图6的步骤流程。第四实施例通过串选择线SSL将电源电压Vcc提供至特定记忆胞串1150_1的选择晶体管SW11，并通过接地选择线GSL来提供导通电压，例如将导通电压Vpass提供至特定记忆胞串1150_1的选择晶体管SW12。

在此说明第四实施例的特定记忆胞串1150_1。如图12A所示，经由本实施例的擦除方法后，由于记忆胞107的截止、选择晶体管SW11及接地晶体管SW12的导通，选择晶体管SW11及记忆胞101～106通过位元线BL1所接收的接地电压GND，而形成具有接地电压GND的通道1210，藉以提供第三电压(接地电压GND)至选定记忆胞107的第一源极/漏极区。记忆胞108～132及接地晶体管SW12则通过共源极CS而形成具有共同电压Vd的通道1220，以提供第四电压(共同电压Vd)至选定记忆胞107的第二源极/漏极区。藉此，由于共同电压Vd也属于高准位电压，因此可促使BTB穿隧效应产生于记忆胞107，进而达成记忆胞107的擦除。

另一方面，在此说明第四实施例的遮蔽记忆胞串1150_2。如图12B所示，在经由本实施例所述的擦除方法后，由于记忆胞207及选择晶体管SW21的截止、以及接地晶体管SW22的导通，记忆胞201～206将会自我升压而形成具有源极升压电压Vbs的通道1230，以提供第五电压(源极升压电压Vbs)至非选定记忆胞207的第一源极/漏极区。此外，记忆胞208～232及接地晶体管SW22则透过共源极CS形成具有共同电压Vd的通道1240，以提供第六电压(共同电压Vd)至非选定记忆胞207的第二源极/漏极区。藉此，由于共同电压Vd及源极升压电压Vbs皆属于高准位电压，因此记忆胞207将无法进行擦除。

为了更为详尽说明本发明实施例，在此提出三种记忆体阵列的擦除方法的驱动波形，熟悉此技术领域技术人员可依据这三种驱动波形合理地进行延伸，使其可适用于上述第一至第四实施例，以及其他符合本发明精神的记忆体阵列中。其中，在此利用第一实施例的记忆体阵列200(如图2所示)来说明第一及第二驱动波形，并利用第三实施例来说明第三驱动波形。

图13是依照本发明第一实施例所述的记忆体阵列200的擦除方法的第一驱动波形图，其中，波形图左方用以标示各种信号线，波形图右方则用以标示各种电压。请同时参阅图2及图13所示，与第一实施例相同的是，在此假设将对记忆胞串250_1的第7个记忆胞进行擦除，亦即i等级7。

藉此，在期间T1时，所有的字元线WL1～WL32、串选择线SSL、接地选择线GSL及位元线BL1～BL2都会施加接地电压GND。接着，进入预充电期间T2，负擦除电压Vers会在此时先行提供至被选择的字元线WL7，藉以使每个记忆胞串的第7个记忆胞(例如记忆胞107及207)先行截止。如此一来，在第7个记忆胞上方的记忆胞(例如记忆胞101～106、201～206)与下方的记忆胞(例如记忆胞108～132、208～232)将相互隔绝。

因此，在预充电期间T2中，串选择线SSL、接地选择线GSL及位元线BL1、BL2的电压将会与字元线WL7同时提供，或略为晚于字元线WL7，例如提供电源电压Vcc至串选择线SSL及位元线BL2。然后，在擦除脉冲期间T3中，便将导通电压Vpass_D及导通电压Vpass_S分别提供至其余的字元线WL1～WL6及字元线WL8～WL32中，藉以达成第一实施例所述的擦除方法。在本实施例中，也可以将源极导通电压Vpass_S与漏极导通电压Vpass_D以共同电压Vd取代。

上述第一驱动波形是先将负擦除电压Vers提供至被选择的字元线(例如字元线WL7)中，让每个记忆胞串的第7个记忆胞先行截止，避免重复拖延(redelay)、通道形成等问题。此外，也可先将负擦除电压Vers提供至未被选择的字元线中，让此字元线对应的记忆胞先行截止，同样也可解决上述问题。例如，在第二驱动波形中，会预先将相邻于被选择的第7个记忆胞的第6个记忆胞进行截止，其他的实施方式则如下所述。

图14是依照本发明第一实施例所述的记忆体阵列200的擦除方法的第二驱动波形图。请同时参照图2及图14，首先在期间T1时，预先提供负电压Vg至未被选择的字元线WL6，其他的信号线提供接地电压GND，此时每个记忆胞串的第6个记忆胞皆因此而维持在截止状态。因此，基于以上所述，在预充电期间T2时，除了被选择的字元线WL7与字元线WL6以外，皆可提供对应的电压至其他的信号线。

然后，在擦除脉冲期间T3中，可先行将负擦除电压Vers提供至被选择的字元线WL7，使每个记忆胞串的第7个记忆胞(例如记忆胞107及207)截止。并且，字元线WL6的电压(亦即，漏极导通电压Vpass_D)可与字元线WL7同时提供，或约略晚于字元线WL7，也可达成第一实施例所述的擦除方法。

除了上述两种驱动波形外，第三驱动波形则适用于第三实施例。第三实施例是利用直接施加电压方式形成BTB热空穴穿隧效应，为了避免被选择的字元线WL7及位元线BL1、BL2在提供电压时有时间上的误差，导致选择晶体管SW11、记忆胞101～106的通道1010形成过于迅速，造成电荷穿越尚未完全截止的记忆胞207。

图15是依照本发明第三实施例所述的记忆体阵列900的擦除方法的第三驱动波形图。请同时参照图9及图15，在期间T1时，将所有的信号线提供接地电压GND。接着，进入预充电期间T2，先行提供负擦除电压Vers至被选择的字元线WL7。然后，字元线WL1～WL32、串选择线SSL及接地选择线GSL所对应的电压将会与字元线WL7同时提供，或略为晚于字元线WL7。然后，在擦除脉冲期间T3中，便提供位元线BL1、BL2的电压，例如提供共同电压Vd至位元线BL1，藉以避免被选择的字元线WL7及位元线BL1、BL2在提供电压时有时间上的误差。

基于以上所述，本发明利用自我升压或直接施加电压的方式，致使选定记忆胞能够形成能带对能带(bandtoband；BTB)热空穴擦除操作。如此，便可针对特定记忆胞串内的选定记忆胞进行擦除，并使其他记忆胞不会受到擦除操作的影响。此外，由于BTB热空穴擦除操作所需的电压差将会低于FN擦除操作所需的垂直电场，因此可大幅度降低擦除方法所需的操作电压。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种记忆体阵列的擦除方法，其特征在于其中该记忆体阵列包括多个记忆胞串，该多个记忆胞串中的每个记忆胞串包括有分别连接至多条字元线的多个记忆胞，该记忆体阵列的擦除方法包括以下步骤：

提供一第一电压至该记忆体阵列的一基底；

提供一第二电压至一选定记忆胞的一字元线，并提供多个导通电压至其余的字元线；以及

分别提供一第三电压与一第四电压至该选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除该选定记忆胞，其中该第三电压不等于该第四电压；

其中该多个记忆胞串中的每个记忆胞串还包括一第一晶体管与一第二晶体管，且该记忆体阵列的擦除方法还包括：

导通连接至该选定记忆胞的该第一晶体管，以提供该第三电压至该选定记忆胞的第一源极/漏极区；以及

关闭连接至该选定记忆胞的该第二晶体管，以使连接至该选定记忆胞的第二源极/漏极区的该些记忆胞的通道自我升压至该第四电压。

2.根据权利要求1所述的记忆体阵列的擦除方法，其特征在于还包括：分别提供一第五电压与一第六电压至连接被施加该第二电压的该选定记忆胞的字元线的一非选定记忆胞的第一源极/漏极区与第二源极/漏极区，以禁止该非选定记忆胞被擦除。

3.根据权利要求2所述的记忆体阵列的擦除方法，其特征在于该记忆体阵列的擦除方法还包括：

同时关闭连接至该非选定记忆胞所属的该记忆胞串的该第一晶体管与该第二晶体管，以使连接至该非选定记忆胞的第一源极/漏极区的该些记忆胞的通道自我升压至该第五电压，并使连接至该非选定记忆胞的第二源极/漏极区的该些记忆胞的通道自我升压至该第六电压。

4.根据权利要求2所述的记忆体阵列的擦除方法，其特征在于该记忆体阵列的擦除方法更包括：

同时导通连接至该非选定记忆胞所属的该记忆胞串的该第一晶体管与该第二晶体管，以分别提供该第五电压及该第六电压至该非选定记忆胞的第一源极/漏极区及第二源极/漏极区。

5.根据权利要求4所述的记忆体阵列的擦除方法，其特征在于该记忆体阵列的擦除方法还包括：

关闭连接至该非选定记忆胞所属的该记忆胞串的该第一晶体管，以使连接至该非选定记忆胞的第一源极/漏极区的该些记忆胞的通道自我升压至该第五电压；以及

导通连接至该非选定记忆胞所属的该记忆胞串的该第二晶体管，以提供该第六电压至该非选定记忆胞的第二源极/漏极区。

6.根据权利要求1所述的记忆体阵列的擦除方法，其特征在于其中所述的第二电压小于0。