CN101047188A - 具有未掺杂源极与汲极区的陷入储存快闪记忆胞结构 - Google Patents

Abstract

本发明描述制造氮化物捕捉电可抹除可程式化唯读记忆体快闪记忆体的方法，其中每个记忆体单元使用硅翼片来形成氮化物捕捉电可抹除可程式化唯读记忆体快闪单元，在所述氮化物捕捉电可抹除可程式化唯读记忆体快闪单元中，源极区域和汲极区域均未掺杂。一行氮化物捕捉记忆体单元中的所选择的多晶硅闸极的每个邻近多晶硅闸极用于产生反转区域，充当用于传送所需电压的源极区域或汲极区域，其在每个记忆体单元的所述源极区域和所述汲极区域均未掺杂的情况下保存记忆体单元的密度。所述快闪记忆体包括与多个硅翼片层交叉的多个多晶硅层。

Description

具有未掺杂源极与汲极区的陷入储存快闪记忆胞结构

技术领域

本发明涉及一种非挥发性记忆体装置，特别是涉及一种电荷捕捉快闪记忆体。

背景技术

基于被称为电可抹除可程式化唯读记忆体(EEPROM)和快闪记忆体的电荷储存结构的电可程式化且可抹除非挥发性储存技术用于多种现代应用。快闪记忆体以可独立程式化和读取的记忆体单元阵列而设计。快闪记忆体中的感应放大器用于确定储存在非挥发性记忆体中的一个或多个资料值。在典型的感应方案中，电流感应放大器将感应到的通过记忆体单元的电流与参考电流相比较。

若干记忆体单元结构用于EEPROM和快闪记忆体。随着积体电路的尺寸缩小，由于制造过程的可缩放性和简单性，对基于电荷捕捉介电层的记忆体单元结构的兴趣增大。基于电荷捕捉介电层的记忆体单元结构包括称为工业名称(例如)Nitride Read-Only Memory、SONOS和PHINES的结构。这些记忆体单元结构通过在电荷捕捉介电层(例如氮化硅)中捕捉电荷来储存资料。随着负电荷被捕捉，记忆体单元的起始电压增加。通过将负电荷从电荷捕捉层移除来降低记忆体单元的起始电压。

氮化物唯读记忆体装置使用相对较厚的底部氧化物，例如大于3奈米且通常为约5到9奈米，来防止电荷损耗。代替直接穿隧，带对带穿隧引发的热电洞注入(BTBTHH)可用于抹除所述单元。然而，热电洞注入导致氧化物伤害，从而导致高起始单元中的电荷损耗和低起始单元中的电荷增益。此外，归因于电荷捕捉结构中难以抹除的电荷的积累，在程式化和抹除回圈期间必须逐渐增加抹除时间。因为电洞注入点与电子注入点彼此不重合，且在抹除脉冲后一些电子遗留下来，所以发生此电荷积累。另外，在氮化物唯读记忆体快闪记忆体装置的磁区抹除期间，由于处理变化(例如沟道长度变化)，每个单元的抹除速度是不同的。抹除速度中的此差异导致抹除状态的较大Vt分布，其中一些单元变得难以抹除且一些单元被过度抹除。因此，在许多程式化和抹除回圈后，目标起始Vt视窗关闭，且耐久性弱。随着所述技术继续按比例缩小，此现象将变得更加严重。

典型的氮化物唯读记忆体快闪记忆体单元结构将氧化物-氮化物-氧化物层安置于导电多晶硅与晶体硅半导体衬底之间。所述衬底指的是由基础沟道区域分隔开的源极区域和汲极区域。可通过汲极感应或源极感应来执行快闪记忆体单元读取。对于源极侧感应来说，一个或一个以上源极线耦合到记忆体单元的源极区域，以读取来自记忆体阵列中的特定记忆体单元的电流。

传统的浮动闸极装置的每个单元只储存1位元，但出现了氮化物唯读记忆体单元，其中每个氮化物唯读记忆体单元的每个快闪单元提供2位元，所述快闪单元将电荷储存在氧化物-氮化物-氧化物(ONO)电介质中。在氮化物唯读记忆体单元的典型结构中，氮化物层用作安置于顶部氧化层与底部氧化层之间的捕捉材料。ONO层结构有效地代替浮动闸极装置中的闸极电介质。可在氮化物唯读记忆体单元的左侧或右侧上捕捉具有氮化物层的ONO电介质中的电荷。

常用于程式化氮化物唯读记忆体阵列中的氮化物唯读记忆体单元的技术为沟道热电子注入法。在抹除操作期间，用于抹除记忆体单元的常见技术称为带对带热电洞注入。氮化物唯读记忆体单元的与被抹除的侧不同的侧的电位可能在抹除能力上具有横向电场效应。估计氮化物唯读记忆体阵列的耐久性和保持性，抹除能力缺乏均匀性导致归因于回圈和烘焙的余量损耗。氮化物唯读记忆体单元的另一侧为浮动(或连接到地面)，其可耦合到不确定电压位准(例如1伏特或4伏特)，这导致阵列单元的抹除起始的变化。此又导致抹除操作后的Vt分布更宽。不确定电压位准的变化可导致过度抹除。另一方面，如果另一侧连接到地面，那么当位线偏压超过穿通电压时，穿通可导致帮浦电路(pump circuit)崩溃。因此，在区块的抹除操作期间，氮化物唯读记忆体单元(其中一些节点为左浮动)可导致应用于抹除氮化物唯读记忆体阵列中的氮化物唯读记忆体单元的电压位准缺乏均匀性。

随着快闪记忆体装置中的技术进步，需要设计提供更高封装密度和更优装置可缩放性的电荷捕捉快闪记忆体单元结构。

发明内容

本发明描述用于制造具有多个两位元电荷捕捉单元的电荷捕捉快闪记忆体的方法，其中每个记忆体单元形成有硅翼片(Si-FIN)层，所述Si-FIN层具有反转的源极和汲极区域。一行记忆体单元中的所选择的多晶硅闸极的每个邻近多晶硅闸极用于产生反转区域，充当源极区域或汲极区域，用于传送所需的电压，其在每个记忆体单元的源极区域和汲极区域均未掺杂的情况下保存记忆体单元的密度。所述快闪记忆体包括与多个Si-FIN层交叉的多个多晶硅层。当在一行记忆体单元中选择一记忆体单元以用于执行程式化操作、抹除操作或读取操作时，所选择的记忆体单元的左侧上的第一组记忆体单元充当用于向所选择的记忆体单元传递第一电压的传递闸极，且所选择的记忆体单元的右侧上的第二组记忆体单元充当用于向所选择的记忆体单元传递第二电压的传递闸极。

在第一操作方法中，所述方法包括对其中每个记忆体单元的源极和汲极区域均未掺杂的电荷捕捉记忆体阵列进行以下顺序的操作：对所选择的闸极进行富雷-诺特海姆式穿隧(FN)抹除对所选择的闸极进行热电洞(HH)程式化和对所选择的闸极进行读取操作。在第二操作方法中，所述方法包括对其中每个记忆体单元的源极和汲极区域均未掺杂的电荷捕捉记忆体阵列进行以下操作：针对所选择闸极进行沟道热电子(CHE)程式化、针对所选择的闸极进行热电洞抹除和针对所选择的闸极进行读取操作。对于每个操作步骤来说，选择一行中的特定记忆体单元以用于执行程式化、抹除或读取，而所述行中的其他记忆体单元充当用于传递需要电压的传递闸极。

广泛而言，快闪记忆体阵列包括：第一电荷捕捉记忆体单元，具有闸极电极、未掺杂的源极区域和未掺杂的汲极区域；第二电荷捕捉记忆体单元，邻近第一记忆体单元的第一侧而安置，所述第一记忆体单元具有闸极电极、未掺杂的源极区域和未掺杂的汲极区域；第三电荷捕捉记忆体单元，邻近第一记忆体单元的第二侧而安置，所述第三记忆体单元具有闸极电极、未掺杂的源极区域和未掺杂的汲极区域；和Si-FIN层，越过第一电荷捕捉记忆体单元、第二电荷捕捉记忆体单元和第三电荷捕捉记忆体单元正交延伸。

有利地，本发明产生更紧凑的电荷捕捉记忆体，其可高度缩放，因为每个单元的源极区域和汲极区域均未掺杂，且每个单元均不保留或占用用于源极和汲极植入的空间。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1A是说明根据本发明的一个实施例的具有Si-FIN的电荷捕捉快闪单元的结构图。

图1B是说明根据本发明的一个实施例的具有Si-FIN的电荷捕捉快闪单元的布局图。

图2A-2C是说明根据本发明的一个实施例的抹除、程式化和读取电荷捕捉快闪记忆体阵列的第一操作方法的电路图。

图3A-3C是说明根据本发明的一个实施例的程式化、抹除和读取电荷捕捉快闪记忆体阵列的第二操作方法的电路图。

图4是根据本发明的一个实施例的执行第一操作方法的过程的流程图。

图5是根据本发明的一个实施例的执行第二操作方法的过程的流程图。

100：结构

110、170、171、172、173：多晶硅层

120：氧化物-氮化物-氧化物薄膜

130：源极区域

140：汲极区域

150、180、181、182、183、184、210：Si-FIN层

160：阵列

200、330：抹除操作

201、202、203、204、205、206、207、301、302、303、304、305、306、307：闸极

203-1、303-1：左侧

203-r、303-r：右侧

220：氧化物层

230：硅

240、300：程式化操作

260、360：读取操作

400：第一操作方法

410～430：步骤

500：第二操作方法

510～530：步骤

具体实施方式

现参看图1A，其展示说明具有Si-FIN的电荷捕捉EEPROM快闪单元结构100的结构图。所述结构100包括多晶硅(或多晶硅闸极)层110，其覆盖氧化物-氮化物-氧化物(ONO)薄膜120，源极区域130在左侧且汲极区域140在右侧。所述ONO薄膜120为第一位在左侧且第二位在右侧的两位元操作提供电荷捕捉结构。Si-FIN层150在垂直于多晶硅层110的方向上延伸。源极区域130和汲极区域140未掺杂，即源极区域130和汲极区域140中无植入物。确切地，结构100使用邻近的多晶硅闸极110来产生反转区域以充当用于传递所需电压的源极/汲极区域。将所述源极/汲极区域限制到较小区域以进行反转，这导致较小单元尺寸和较高可缩放性。

如图1B中所示，其是说明记忆体单元的阵列160的布局图，其中多晶硅层与Si-FIN层交叉安置。将多数行的多晶硅层170、171、172和173安置成大体上相对于多数列的Si-FIN层180、181、182、183和184正交。所述Si-FIN层中的每一个均越过多个多晶硅层延伸。举例来说，Si-FIN 180层越过多晶硅层170、多晶硅层171、多晶硅层172和多晶硅层173而延伸。图1B中展示图1A中的汲极区域140，其中多晶硅层170的一部分与Si-FIN层181的一部分交叉。

电荷捕捉快闪单元结构100能够执行两位元操作，其中说明性第一类型涉及FN抹除和热电洞程式化，且说明性第二类型涉及热电洞抹除和沟道热电子程式化。可以两种方法来执行具有FN抹除和热电洞程式化的所述类型的操作。在第一方法中，将电荷捕捉单元的两侧上的两个位抹除到高状态(FN穿隧，电子在氮化物薄膜中)。当分别将约1.5伏特和约零伏特的电压施加到所选择的电荷捕捉单元的最左端和最右端时，读取具有高Vt的右侧。当分别将约零伏特和约1.5伏特的电压施加到所选择的单元的最左端和最右端时，读取具有高Vt的左侧。在第二方法中，将电荷捕捉单元的两侧中的一侧程式化到低状态。使用热电洞注入来对氮化物薄膜(即，电荷捕捉薄膜)的右侧进行程式化。当分别将约1.5伏特和约零伏特的电压施加到所选择的单元的最左端和最右端时，读取具有低Vt的被程式化侧。当分别将约零伏特和约1.5伏特的电压施加到所选择的单元的最左端和最右端时，读取具有高Vt的未被程式化侧。

还可以两种方法来执行具有热电洞抹除和沟道热电子程式化的第二类型的操作。在第一方法中，将电荷捕捉单元的两侧上的两个位抹除到低状态。当分别将约1.5伏特和约零伏特的电压施加到所选择的单元的最左端和最右端时，读取具有低Vt的右侧。当分别将约零伏特和约1.5伏特的电压施加到所选择的单元的最左端和最右端时，读取具有低Vt的左侧。在第二方法中，例如，如果以沟道热电子注入来对氮化物薄膜的右侧进行程式化，那么将电荷捕捉单元的两侧中的一侧程式化到高状态。当分别将约1.5伏特和约零伏特的电压施加到所选择的单元的最左端和最右端时，读取具有高Vt的被程式化侧。当分别将约零伏特和约1.5伏特的电压施加到所选择的电荷捕捉单元的最左端和最右端时，读取具有低Vt的未被程式化侧。

在图2A至图2C中，展示分别说明电荷捕捉快闪记忆体阵列160的抹除操作200、程式化操作240和读取操作260中的第一操作方法的电路图。在此第一操作方法中，以下面的方法来执行所述方法：使用富雷-诺特海姆式穿隧(Fowler-Nordheim tunneling)来抹除记忆体单元；使用热电洞注入来对所述记忆体单元进行程式化；和读取所述记忆体单元。如图2A中所示，如果要抹除闸极203，那么剩下的闸极单元，即闸极201、闸极202、闸极204、闸极205、闸极206和闸极207均充当用于传送电压的传递闸极。本说明书中的术语“闸极”还称为“闸极单元”，或“电荷捕捉记忆体单元中的闸极”。将闸极单元，即闸极201、闸极202、闸极204、闸极205、闸极206和闸极207充电到第一电压位准，例如10伏特，而将闸极203单元充电到高达第二电压水准，例如20伏特，以使用FN穿隧来抹除闸极203单元。Si-FIN层210从闸极201的左侧一直延伸到闸极207的右侧，延伸穿过闸极201、闸极202、闸极203、闸极204、闸极205、闸极206和闸极207。闸极201、闸极202、闸极203、闸极204、闸极205、闸极206和闸极207设置在氧化物层220上。硅230邻近闸极207的右侧深度掺杂，且设置在氧化物层220的上面。

在抹除操作后，顺序进行到程式化操作240，使用热电洞注入来对电荷捕捉记忆体单元进行程式化，如图2B中所说明。闸极203为具有两个位的氮化物唯读记忆体单元，其中第一位在左侧上且第二位在右侧上。将使用热电洞注入对闸极203进行的程式化应用到闸极203的右侧203-r。相对于闸极203的左侧203-1，其设定为约零伏特，闸极203的右侧203-r具有较高电压电位，其设定为约5伏特。右侧203-r与左侧203-1之间的5伏特的电压差在右侧上产生热电洞情况，这导致与闸极203相关的氮化物层中的储存。

或者，可将使用热电洞注入对闸极203进行的程式化应用到闸极203的左侧203-1。相对于闸极203的右侧203-r，其设定为约零伏特，闸极203的左侧203-1具有较高电压电位，其设定为约5伏特。左侧203-1与右侧203-r之间的5伏特的电压差在左侧上产生热电洞，这导致与闸极203单元相关的氮化物层中的电荷储存。因此，可将使用热电洞注入对闸极203进行的程式化应用到闸极203的右侧203-r或左侧203-1。

在程式化操作后，顺序进行到读取操作260以读取闸极203单元。电荷储存在闸极203的右侧203-r上，使得读取操作在闸极203的左侧203-1上进行。随着时间的变化，起始电压Vt将趋向于飘移到更高。尽管上文的说明展示电荷储存在闸极203的右侧203-r上且读取操作在闸极203单元的左侧203-1上进行，但是所属领域的一般技术人员应认识到，电荷还可储存在左侧上，而读取操作在右侧上进行。

当选择闸极203以执行抹除操作、程式化操作或读取操作时，剩下的相邻单元，即闸极201、闸极202、闸极204、闸极205、闸极206和闸极207充当传递闸极。本发明的一个优势在于其通过将相邻单元用作传递闸极，而不是通过要求与每个记忆体单元相关的附加闸极来作为传递闸极而操作的常规解决方法，来减少记忆体阵列中的电路的数量。举例来说，如果将闸极205选择为要抹除，那么闸极201、闸极202、闸极203、闸极204、闸极206和闸极207充当用于将电压传递到闸极205的传递闸极。

图3A至图3C是说明电荷捕捉快闪记忆体阵列的程式化、抹除和读取中的第二操作方法的电路图。在第二操作方法中，顺序是程式化记忆体单元、抹除所述记忆体单元并读取所述记忆体单元。如图3A中所示，如果选择闸极303以使用沟道热电子(CHE)来进行程式化操作300，那么闸极303的右侧303-r约为5伏特，而闸极303的左侧303-1约为零伏特。在闸极303的左侧上，闸极301和闸极302充当用于将电压传递到闸极303的左侧的传递闸极。闸极301将零伏特传递到闸极302，闸极302将零伏特传递到闸极303的左侧303-1。在闸极303的右侧上，闸极304、闸极305、闸极306和闸极307充当用于将电压传递到闸极303的右侧的传递闸极。闸极307将5伏特传递到闸极306，闸极306将5伏特传递到闸极305，闸极305将5伏特传递到闸极304，闸极304将5伏特传递到闸极303的右侧303-r。

在将零伏特传递到闸极303的左侧303-1且将5伏特传递到闸极303的右侧303-r后，产生沟道热电子。来自左侧303-1的零伏特使电子朝约为5伏特的右侧303-r加速，且归因于施加了7伏特的多晶硅闸极303的较高电位，称为热电子的加速的电子被注入到氮化物层(ONO薄膜120)中。接着通过沟道热电子注入来对闸极303的右侧303-r进行程式化。

图3B是说明电荷捕捉快闪记忆体阵列160的通过热电洞注入的抹除操作330的电路图。如果选择闸极303来抹除，那么剩下的闸极单元，即闸极301、闸极302、闸极304、闸极305、闸极306和闸极307充当用于传送电压的传递闸极。将闸极单元，即闸极301、闸极302、闸极304、闸极305、和闸极307充电到第一电压位准，即10伏特，而以闸极303的右侧303-r上的-5伏特通过热电洞注入闸极303。Si-FIN 310层从闸极301的左侧一直延伸到闸极307的右侧，包括延伸穿过闸极301、闸极302、闸极303、闸极304、闸极305、闸极306和闸极307。将闸极301、闸极302、闸极303、闸极304、闸极305、闸极306和闸极307设置在氧化物层320上。硅翼片(silicon Fin)330深度掺杂在闸极307的右侧和闸极301的左侧上。将硅翼片330设置在氧化物层320的上面。

在抹除操作后，顺序进行到读取操作360以读取闸极303。电荷储存在闸极303的右侧303-r上，使得读取操作在闸极303的左侧303-1上进行。随着时间的变化，起始电压Vt将趋向于飘移到更高。尽管上文的说明展示电荷储存在闸极303的右侧303-r上，且读取操作在闸极303的左侧303-1上进行，但是所属领域的一般技术人员应认识到，电荷还可储存在左侧上，而读取操作在右侧上进行。

第一操作方法200与第二操作方法300之间的一个差异在于，低起始电压与高起始电压之间的相反关系。第一操作方法200使用FN穿隧来抹除记忆体单元，这将记忆体单元抹除到高起始电压。第二操作方法300使用热电洞技术来抹除记忆体单元，这将记忆体单元抹除到低起始电压。

图4是说明执行抹除操作200、程式化操作240和读取操作260电荷捕捉快闪记忆体阵列160的第一操作方法400的过程的流程图。在步骤410处，第一操作方法400在行中选择闸极203以通过使用富雷-诺特海姆式穿隧来抹除，而其他闸极，即闸极201、闸极202、闸极204、闸极205、闸极206和闸极207充当用于传送电压的传递闸极。将未被选择的闸极，即闸极201、闸极202、闸极204、闸极205、闸极206和闸极207充电到第一电压位准，例如10伏特，而将闸极4204充电到高达第二电压位准，例如20伏特，以通过使用FN穿隧来抹除闸极203。

在步骤420处，第一操作方法400在电荷捕捉快闪记忆体阵列160中使用热电洞注入来对闸极203进行程式化。对闸极203进行的程式化使用热电洞注入，其被应用到闸极203的右侧203-r。相对于闸极203的左侧203-1，其设定为约零伏特，闸极203的右侧203-r具有较高电压电位，其设定为约5伏特。如果选择所述闸极，那么将负的-5伏特施加到闸极203。右侧203-r与顶侧闸极203之间的10伏特的电压差在右侧203-r上产生热电洞注入，这导致与闸极203相关的氮化物层中的储存。

在步骤430中，第一操作方法400包括在电荷捕捉快闪记忆体阵列160中执行对闸极203进行的读取操作。电荷储存在闸极203的右侧203-r上，使得读取操作在闸极203的左侧203-1上进行。当闸极203被抹除时，随着时间的变化，起始电压Vt将趋向于飘移到更高。尽管上文的说明展示电荷储存在闸极203的右侧203-r上，且读取操作在闸极203的左侧203-1上进行，但是所属领域的一般技术人员应认识到，电荷可储存在左侧上，而读取操作在右侧上进行。

图5是说明进行程式化操作300、抹除操作330和读取操作360电荷捕捉快闪记忆体阵列160的操作的第二操作方法500的过程的流程图。在步骤510处，第二操作方法500包括使用沟道热电子技术来对所选择的闸极203进行程式化。闸极303的右侧303-r约为5伏特，而闸极303的左侧303-1约为零伏特。在闸极303的左侧上，闸极301和闸极302充当用于将电压传递到闸极303的左侧的传递闸极。闸极301将零伏特传递到闸极302，闸极302将零伏特传递到闸极303的左侧303-1。在闸极303的右侧上，闸极304、闸极305、闸极306和闸极307充当用于将程式化电压传递到闸极303的右侧的传递闸极。闸极307将5伏特传递到闸极306、闸极306将5伏特传递到闸极305，闸极305将5伏特传递到闸极304，闸极304将5伏特传递到闸极303的右侧303-r。在将零伏特传递到闸极303的左侧303-1且将5伏特传递到闸极303的右侧303-r后，产生沟道热电子情况。来自左侧303-1的零伏特使电子朝约为5伏特的右侧303-r加速，且由于施加了7伏特的多晶硅闸极303的较高电位，将称为热电子的加速的电子注入到氮化物层(ONO薄膜120)中。接着通过沟道热电子注入来对闸极303的右侧303-r进行程式化。

在步骤520处，第二操作方法500包括执行电荷捕捉快闪记忆体阵列300的通过热电洞注入的抹除操作。如果选择闸极303来抹除，那么剩下的闸极单元，即闸极301、闸极302、闸极304、闸极305、闸极306和闸极307充当用于将电压传送到闸极303的传递闸极。将闸极单元，即闸极301、闸极302、闸极304、闸极305、闸极7307充电到第一电压位准，例如10伏特，而通过使用热电洞注入以从深度掺杂的区域Si-FIN层310的右侧传递的右侧303-r上的5伏特来抹除闸极303，且将-5伏特施加到闸极303。

在步骤530中，第二操作方法500包括执行闸极303的读取操作。电荷储存在闸极303的右侧303-r上，使得读取操作在闸极303的左侧303-1上进行。随着时间的变化，起始电压Vt将趋向于飘移到更高。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (33)

1、一种快闪记忆体阵列，其特征在于其包括：

第一电荷捕捉记忆体单元，具有覆盖第一电荷捕捉薄膜的闸极电极、未掺杂的源极区域和未掺杂的汲极区域；

第二电荷捕捉记忆体单元，邻近所述第一记忆体单元的第一侧安置，所述第一记忆体单元具有覆盖第二电荷捕捉薄膜的闸极电极、未掺杂的源极区域和未掺杂的汲极区域；

第三电荷捕捉记忆体单元，邻近所述第一记忆体单元的第二侧安置，所述第三记忆体单元具有覆盖第三电荷捕捉薄膜的闸极电极、未掺杂的源极区域和未掺杂的汲极区域；和

硅翼片层，越过所述第一电荷捕捉记忆体单元、所述第二电荷捕捉记忆体单元和所述第三电荷捕捉记忆体单元正交延伸。

2、根据权利要求1所述的快闪记忆体阵列，其特征在于其中所述的第二电荷捕捉记忆体单元的所述闸极电极产生反转区域，以充当源极区域或汲极区域，用于将第一电压传递到所述第一电荷捕捉记忆体单元的所述第一侧。

3、根据权利要求1所述的快闪记忆体阵列，其特征在于其中所述的第三电荷捕捉记忆体单元的所述闸极电极产生反转区域，以充当源极区域或汲极区域，用于将第二电压传递到所述第一电荷捕捉记忆体单元的所述第二侧。

4、根据权利要求3所述的快闪记忆体阵列，其特征在于其进一步包括绝缘层，所述第一电荷捕捉记忆体单元的所述闸极电极覆盖所述绝缘层的第一部分，所述第二电荷捕捉记忆体单元的所述闸极电极覆盖所述绝缘层的第二部分，且所述第三电荷捕捉记忆体单元的所述闸极电极覆盖所述绝缘层的第三部分。

5、根据权利要求1所述的快闪记忆体阵列，其特征在于其中所述的第一未掺杂的区域包括未掺杂的源极区域。

6、根据权利要求1所述的快闪记忆体阵列，其特征在于其中所述的第二未掺杂的区域包括未掺杂的汲极区域。

7、一种用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的多个电荷捕捉记忆体单元以M行多晶硅层与N列硅翼片层交叉而构造，每行具有多个记忆体单元，伴随硅翼片层越过所述多个电荷捕捉记忆体单元而延伸，每个电荷捕捉记忆体单元具有覆盖电荷捕捉薄膜的闸极电极、未掺杂的源极区域和未掺杂的汲极区域，所述用于操作具有多个电荷捕捉记忆体单元的记忆体阵列方法包括：

在一行电荷捕捉记忆体单元中，通过使用富雷-诺特海姆式穿隧抹除来抹除所选择的闸极电极；

通过使用热电洞注入来对所述所选择的闸极进行程式化，所述所选择的闸极电极覆盖电荷捕捉薄膜，其第一位位于左侧上且第二位位于右侧上，第一组剩下的闸极电极位于所述行记忆体单元中的所述所选择的闸极电极的第一侧上，作为用于将第一程式化电压传递到所述所选择的闸极电极的左位的传递闸极而操作，第二组剩下的闸极电极位于所述行记忆体单元中的所述所选择的闸极电极的第二侧上，作为用于将第二程式化电压传递到所述所选择的闸极电极的右位的传递闸极而操作；和

通过读取所述所选择的闸极电极中的位来执行对所述所选择的闸极电极的读取操作。

8、根据权利要求7所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的第一组剩下的闸极电极中的每一个均产生第一反转区域，所述反第一转区域充当用于传递所述第一程式化电压的源极区域或汲极区域。

9、根据权利要求8所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的第二组剩下的闸极电极中的每一个均产生第二反转区域，所述第二反转区域充当用于传递所述第二程式化电压的源极区域或汲极区域。

10、根据权利要求7所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中通过富雷-诺特海姆式穿隧抹除来将所述左侧上的所述第一位和所述右侧上的所述第二位元抹除到高状态。

11、根据权利要求10所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：将约1.5伏特的第一电压施加到所述左侧上的所述第一位，且将约零伏特的第二电压施加到所述右侧上的所述第二位；和读取具有起始电压的所述右侧上的所述第二位。

12、根据权利要求10所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：将约零伏特的第一电压施加到所述左侧的所述第一位上，且将约1.5伏特的第二电压施加到所述右侧的所述第二位上；和读取具有起始电压的所述左侧上的所述第一位。

13、根据权利要求7所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的所选择的闸极电极处于充电状态。

14、根据权利要求7所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的所选择的闸极电极处于非充电状态。

15、根据权利要求7所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的左侧上的所述第一位或所述右侧上的所述第二位中的一者程式化到低状态。

16、根据权利要求15所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中以热电洞注入来程式化与所述所选择的闸极电极相关的所述电荷捕捉薄膜的所述右侧上的所述第二位。

17、根据权利要求16所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：将约1.5伏特的第一电压施加到所述左侧上的所述第一位，且将约零伏特的第二电压施加到与所述所选择的闸极电极相关的所述电荷捕捉薄膜的所述右侧上的所述第二位；和读取具有低Vt起始电压的被程式化侧。

18、根据权利要求16所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：将约零伏特的所述电压施加到所述左侧上的所述第一位，且将约1.5伏特的所述电压施加到所述右侧上的所述第二位；和读取具有高起始电压的未被程式化侧。

19、一种用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述多个电荷捕捉记忆体单元以M行多晶硅层与N列硅翼片层交叉而构造，每行具有多个记忆体单元，伴随硅翼片层越过所述多个电荷捕捉记忆体单元而延伸，每个电荷捕捉记忆体单元具有闸极电极、未掺杂的源极区域和未掺杂的汲极区域，所述用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法包括：

通过使用热电洞注入来对一行电荷捕捉记忆体单元中的所选择的闸极进行抹除步骤，所述所选择的闸极覆盖电荷捕捉薄膜，第一组剩下的闸极电极位于所述行记忆体单元中的所述所选择的闸极电极的第一侧上，作为用于将第一抹除电压传递到所述所选择的闸极电极的左位的传递闸极而操作，第二组剩下的闸极电极位于所述行记忆体单元中的所述所选择的闸极电极的第二侧上，作为用于将第二抹除电压传递到所述所选择的闸极电极的右位的传递闸极而操作；

通过对所选择的闸极使用沟道热电子机制来对所述行电荷捕捉记忆体单元中的所述所选择的闸极进行程式化步骤，所述所选择的闸极电极在所述左位上具有第一位且在所述右位上具有第二位，所述第一组剩下的闸极电极位于所述行记忆体单元中的所述所选择的闸极电极的所述第一侧，作为用于将第一程式化电压传递到所述所选择的闸极电极的所述左位的传递闸极而操作，所述第二组剩下的闸极电极位于所述行记忆体单元中的所述所选择的闸极电极的所述第二侧，作为用于将第二程式化电压传递到所述所选择的闸极电极的所述右位的传递闸极而操作；和

通过读取所述所选择的闸极电极中的位来执行对所述所选择的闸极电极的读取操作。

20、根据权利要求19所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中在所述程式化步骤期间，所述第一组剩下的闸极电极中每一个均产生第一反转区域，所述第一反转区域充当用于传递所述第一程式化电压的源极区域或汲极区域。

21、根据权利要求20所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中在所述程式化步骤期间，所述第二组剩下的闸极电极中的每一个均产生第二反转区域，所述第二反转区域充当用于传递所述第二程式化电压的源极区域或汲极区域。

22、根据权利要求21所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中在所述抹除步骤期间，所述第一组剩下的闸极电极中的每一个均产生第三反转区域，所述第三反转区域充当用于传递所述第一抹除电压的源极区域或汲极区域。

23、根据权利要求22所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中在所述程式化步骤期间，所述第二组剩下的闸极电极中的每一个均产生第四反转区域，所述第四反转区域充当用于传递所述第二抹除电压的源极区域或汲极区域。

24、根据权利要求19所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中将所述左侧上的所述第一位和所述右侧上的所述第二位元抹除到低状态。

25、根据权利要求24所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：将约1.5伏特的电压施加到所述左侧上的所述第一位，且将约零伏特的电压施加到所述右侧上的所述第二位；和读取具有低起始电压的所述右侧上的所述第二位。

26、根据权利要求25所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：将约零伏特的电压施加到所述左侧上的所述第一位，且将约1.5伏特的电压施加到所述右侧上的所述第二位；和读取具有低起始电压的所述左侧上的所述第一位。

27、根据权利要求19所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中将所述左侧上的所述第一位或所述右侧上的所述第二位中的一者程式化到高状态。

28、根据权利要求27所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：使用沟道热电子来对所述电荷捕捉薄膜的所述右侧进行所述程式化步骤，将约1.5伏特的电压施加到所述左侧上的所述第一位且将约零伏特的电压施加到所述右侧上的所述第二位；和读取具有高起始电压的被程式化侧。

29、根据权利要求28所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其包括：通过使用沟道热电子来对所述电荷捕捉薄膜的所述右侧进行所述程式化步骤，将约零伏特的电压施加到所述左侧上的所述第一位且将约1.5伏特的电压施加到所述右侧上的所述第二位；和读取具有低起始电压的未被程式化侧。

30、根据权利要求19所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的所选择的闸极电极处于充电状态。

31、根据权利要求28所述的用于操作具有多个电荷捕捉记忆体单元的记忆体阵列的方法，其特征在于其中所述的所选择的闸极电极处于非充电状态。

32、一种记忆体单元结构，其特征在于其包括：

电荷捕捉结构；

多晶硅层，覆盖所述电荷捕捉结构；

硅翼片层，大体上相对于所述多晶硅层正交延伸；

第一未掺杂区域，延伸到所述电荷捕捉结构的第一侧；和

第二未掺杂区域，延伸到所述电荷捕捉结构的第二侧。

33、根据权利要求28所述的记忆体单元结构，其特征在于其中所述的电荷捕捉结构包括氧化物-电荷-氧化物薄膜。

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