KR20060089980A - 규칙적으로 노출된 패턴에 자발생성 방법을 적용한 균일하고 배열이 좋은 나노입자(nanoparticle) 제조 방법. - Google Patents

Abstract

본 발명은 비휘발성 메모리 소자 구성에 사용될 metal-insulator-semiconductor 구조중 절연체 내에 존재하는 나노입자의 제작에 대한 것이다. 메모리 디바이스의 빠른 응답속도, 낮은 소비 전력, 비휘발성의 특징을 실현하기 위해 Si(silicon), Ge(germanium), Pt(platinum) 등의 나노입자를 절연체 내에 균일하게 제조하여야 한다. 이러한 나노입자의 형성을 위하여 비정질의 Si, Ge, Pt 등을 절연체 층에 증착하여 RTP(rapid thermal process)나 어닐링(annealing) 공정을 통해 결정질의 나노 입자를 만들게 된다. 그러나 이러한 방법으로 제작된 나노 입자의 크기는 매우 다양한 분포를 가지게 되며 이는 비휘발성 메모리의 적용에 어려움을 주게 된다. 이를 극복하기 위하여 본 발명은 비정질 물질의 증착시 패턴을 통하여 선택적으로 증착 영역을 만들어 증착 물질의 원자가 확산되는 영역을 차단함으로써 균일하고 배열이 좋은 나노입자(nanoparticle)를 제조하는 방법에 관한 것이다.

Si 나노입자(silicon nanoparticle), Ge 나노입자(germanium nanoparticle), 패턴(pattern), 자발생성(self-assembly), 메모리( memory)

Description

규칙적으로 노출된 패턴에 자발생성 방법을 적용한 균일하고 배열이 좋은 나노입자(nanoparticle) 제조 방법.{Self-assembly assisted fabrication method of good ordered nanoparticles using periodically exposed pattern.}

도 1은 본 발명의 실시예로 규칙적으로 노출된 패턴 형성으로 노출된 패턴간의 입자이동을 효과적으로 차단하여 균일하고 배열이 좋은 나노입자 제조방법에 대한 간략한 구성도이다. 도 1a는 터널 옥사이드층 형성 공정, 도 1b는 기판에 포토레지스트를 스핀코팅 하는 공정, 도 1c는 현상하는 공정, 도 1d는 비정질 Si 또는 Ge 증착 공정, 도 1e는 잔여 포토레지스트 제거 공정, 도 1f는 게이트 옥사이드 층 증착공정, 도 1g는 어닐링을 통해 비정질 Si 또는 Ge 박막에서 결정성의 Si 또는 Ge 나노입자를 만드는 공정, 도 1h 와 도 1i는 규칙적으로 노출된 패턴이 각각 사각형과 원형일 때의 평면도를 나타낸다.

도 2는 본 발명의 실시예로 규칙적으로 노출된 패턴 형성으로 노출된 패턴간의 입자이동을 효과적으로 차단하는 동시에 에칭공정을 통해 규칙적인 메사(mesa) 형태의 요철을 만든다. 이와 같은 방법으로 박막 증착시 기판과 증착 물질간의 격자상수(lattice constant) 차이에 의해 야기되는 스트레인 필드(strain field)를 이용하여 균일하고 배열이 좋은 나노입자를 제조한다. 도 2a는 터널 옥사이드 층 형성 공정, 도 2b는 비결정질 Si 또는 Ge 증착 공정, 도 2c는 기판에 포토레지스트 를 스핀코팅하는 공정, 도 2d는 현상 공정, 도 2e는 잔여 포토레지스트 제거 및 에칭 공정, 도 2f는 게이트 옥사이드 층 증착 공정, 도 2g는 어닐링을 통해 비결정질 Si 또는 Ge 박막에서 결정성의 Si 또는 Ge 나노입자를 만드는 공정, 도 2h와 도 2i는 규칙적인 메사 모양이 각각 사각형과 원형일 때의 평면도를 나타낸다.

도 3은 본 발명의 실시예로 패턴 형성 후 에칭에 의해 규칙적인 요철을 만든 기판에 블록 공중합체의 자발생성 방법을 적용한 장/단거리 규칙을 갖는 나노입자 제조방법의 개념적인 순서를 설명한 간략한 구성도이다. 도 3a는 기판에 포토레지스트를 스핀코팅 하는 공정, 도 3b는 현상하는 공정, 도 3c는 요철 기판을 만들기 위한 에칭 공정, 도 3d는 블록 공중합체를 스핀코팅 하는 공정, 도 3e는 어닐링(annealing)을 통해 블록 공중합체가 상 분리되는 공정, 도 3f는 상 분리된 블록 공중합체 중 친수성 폴리머를 녹여내는 공정, 도 3g는 터널 옥사이드 층 형성을 위한 에칭 공정, 도 3h는 터널 옥사이드 층 형성 공정, 도3i는 비정질 Si, Ge 또는 Pt 증착 공정, 도 3j는 게이트 옥사이드 층 증착 공정, 도 3k는 도 3j의 평면도, 도 3l은 어닐링을 통해 비정질 Si, Ge 또는 Pt 박막에서 결정성의 Si, Ge 또는 Pt 나노입자를 만드는 공정, 도 3m은 도3l의 평면도를 나타낸다.

*도면의 주요 부분에 대한 부호의 설명

10: 기판(substrate)

11: 포토레지스트(photoresist)

12: 블록 공중합체 모노레이어(block copolymer monolayer)

13: 터널 옥사이드 층(tunnel oxide layer)

14: 게이트 옥사이드 층(gate oxide layer)

15: 비정질 Si, Ge, 또는 Pt (amorphous silicon, germanium or platinum)

121: 친수성 폴리머(hydrophilic polymer)

122: 소수성 폴리머(hydrophobic polymer)

150: 결정질 Si, Ge 또는 Pt 나노입자(polycrystalline silicon, germanium or platinum nanoparticle)

본 발명은 기존 메모리 소자의 문제점으로 대두되는 짧은 저장시간 및 휘발성 문제, 고전압의 인가 문제를 해결하기 위해 비휘발성 메모리 소자 구성에 사용될 metal-insulator-semiconductor 구조 중 절연체 내에 생성되는 결정성 나노입자에 대한 것이다. 이러한 나노입자는 비정질의 Si(silicon) 또는 Ge(germanium)의 결정화 과정을 통하여 생성되며 이 과정 중에 생성되는 나노입자의 크기는 다양한 분포를 가지게 되며 이는 나노입자의 비휘발성 메모리 적용에 좋지 않은 영향을 준다. 자발적으로 생성된 나노입자의 결정화에 따른 문제점을 극복하기 위하여 본 발명은 패턴을 통하여 선택적으로 비정질 물질을 증착하여 비정질 물질의 결정화 때에 야기되는 원자의 장거리 확산을 차단함으로써 균일하고 배열이 좋은 반도체 나노입자(nanoparticle)나 Pt과 같은 도체 나노입자로 구성된 메모리 소자를 제조하여 빠른 응답속도, 낮은 소비 전력, 비휘발성의 특성을 이루는데 목적이 있다.

종래기술의 포토리소그래피(photolithography) 방법으로 규칙적인 패턴을 만들수 있는 분해능의 한계가 약 50 나노미터(nm) 이다. 이와 반면에 50 나노미터 이하의 나노입자 제조방법은 많이 있지만 나노입자의 크기를 정확하게 제어하는 것은 불가능하고 특히, 나노입자 분포에 있어서 장/단거리 규칙이 없어 디바이스 응용에는 많은 문제가 있다.

종래기술의 다른 예는 상기 종래 기술의 문제점을 보완한 전자빔 리소그래피(e-beam lithography) 방법이 있으나 나노입자가 형성될 모든 위치에 하나씩 패턴을 만들어야 하므로 대면적 기판 적용에 대한 실용화가 불가한 문제점을 안고 있다.

본 발명은 상기 종래 기술의 두 가지 큰 문제점을 동시에 해결 할 수 있는 방법으로 먼저 기판에 규칙적으로 노출된 패턴을 형성하고 노출된 기판 위에 비정질의 Si(silicon) 또는 Ge(germanium)을 증착한다. 규칙적으로 증착된 비정질 물질은 패턴을 통하여 이웃한 비정질과 차단되어 있기 때문에 어닐링 후에 균일하고 배열이 좋은 나노입자(nanoparticle)를 얻을 수 있다. 본 발명은 이 과정을 통하며 만든 나노입자의 메모리 소자 적용에 목적을 두고 있다.

본 발명은 규칙적으로 노출된 패턴 적용으로 노출된 패턴간의 입자 이동을 효과적으로 차단하여 균일하고 배열이 좋은 Si, Ge 또는 Pt 나노입자를 제조하는 방법으로, 규칙적인 패턴을 만들 수 있어서 분해능의 한계를 극복하고 이를 이용하여 저비용과 양산성을 가지는 고밀도의 장/단거리 규칙 배열을 갖는 새로운 개념의 나노입자 제조에 대한 방법을 제시한다.

본 발명은 기판 위에 패턴을 형성하고 상기 패턴으로 인해 규칙적으로 노출된 비정질 물질을 RTP(rapid thermal process) 또는 어닐링하는 과정에서 비정질의 Si, Ge 또는 Pt이 총 자유 에너지(total free energy)를 최소화하기 위해 표면 확산(surface diffusion)과 결정화(crystallization)를 통해 나노입자 모폴로지(morphology)를 형성하는 원리를 이용하여 균일하고 배열이 좋은 나노입자를 제조하는 방법에 관한 것이다.

상기의 목적을 달성하기 위하여 본 발명은 기판 위에 터널 옥사이드(tunnel oxide)층을 만드는 제 1단계; 상기 터널 옥사이드 층을 형성한 기판 위에 포토레지스트를 스핀 코팅(spin coating)하고 패턴을 형성하는 제 2단계; 상기 패턴이 형성된 기판에 비정질 Si, Ge 또는 Pt을 증착하는 제 3단계; 상기 비정질 물질이 증착된 기판 위에 게이트 옥사이드(gate oxide) 층을 증착하고 RTP 또는 어닐링 과정을 통해 결정성 Si, Ge 또는 Pt 나노입자를 형성하는 제 4단계로 구성되어 있다.

본 발명에 따른 바람직한 실시예를 설명한다.

기판은 p 형 또는 n 형 도핑(doping)된 실리콘 기판을 사용하며 산소 분위기에서 Si 타깃(target)을 사용하여 물리적 증착 방법(Physical Vapor Deposition)인 PLD(pulsed laser deposition), 반응성 스퍼터링(reactive sputtering)법, molecular beam epitaxy 방법, thermal evaporation 방법이나 화학적 증착 방법(Chemical Vapor Deposition)인 MOCVD(Metallorganic chemical vapor deposition) 방법으로 터널 옥사이드를 형성하는 것이 바람직하다.

상기 제2단계의 패턴 형성 방법으로는 포토 리소그래피, 레이저 간섭 리소그래피(LASER interference lithography), 전자빔 리소그래피, 엑스선 리소그래피(x-ray lithography), copolymer template 방법이 바람직하다.

상기 제3단계의 비정질 물질 형성단계는 Si, Ge 또는 Pt 타깃(target)을 사용하여 상온에서 물리적 증착 방법(PVD)인 PLD(pulsed laser deposition), 반응성 스퍼터링(reactive sputtering)법, molecular beam epitaxy 방법, thermal evaporation 방법이나 화학적 증착 방법(CVD)인 MOCVD 방법으로 비정질의 박막을 형성하는 것이 바람직하다.

상기 제4단계는 상기 제1단계와 동일한 방법으로 산소 분위기에서 Si 타깃(target)을 사용하여 물리적 증착 방법(PVD)인 PLD(pulsed laser deposition), 반응성 스퍼터링(reactive sputtering)법, molecular beam epitaxy 방법, thermal evaporation 방법이나 화학적 증착 방법(CVD)인 MOCVD 방법으로 게이트 옥사이드 층을 형성하고 고온 진공로에서 RTP나 어닐링의 공정을 행하여 Si, Ge 또는 Pt 나노입자를 형성하는 것이 바람직하다.

이상과 같이 본 발명은 규칙적으로 노출된 패턴 적용으로 노출된 패턴간의 입자 이동을 효과적으로 차단하여 균일하고 배열이 좋은 Si, Ge 또는 Pt 나노입자를 제조하는 방법으로, 규칙적인 패턴을 만들 수 있는 분해능의 한계를 극복하고 이를 이용하여 저비용과 양산성을 가지는 고밀도의 장/단거리 규칙 배열을 갖는 새 로운 개념의 나노입자 제조에 대한 방법을 제시한다.

Claims (1)

1. 기판 위에 터널 옥사이드(tunnel oxide)층을 만드는 제 1단계;

   상기 터널 옥사이드 층을 형성한 기판 위에 포토레지스트를 스핀 코팅(spin coating)하고 패턴을 형성하는 제 2단계;

   상기 패턴이 형성된 기판에 비정질 Si, Ge 또는 Pt을 증착하는 제 3단계;

   상기 비정질 물질이 증착된 기판 위에 게이트 옥사이드(gate oxide)층을 증착하고 RTP 또는 어닐링 과정을 통해 결정성 Si, Ge 또는 Pt 나노입자를 형성하는 제 4단계로 구성된 나노입자 제조 방법.

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