KR100861832B1 - 반도체 소자의 양자 점층 형성 방법 - Google Patents

반도체 소자의 양자 점층 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 양자 점층 형성 방법으로서, 반도체 기판 상부에 터널 산화막을 형성하는 단계와, 터널 산화막을 표면을 소수성화 처리하는 단계와, 소수성화된 터널 산화막의 상부에 비결정형 물질을 형성하는 단계와, 비결정형 물질을 어닐링시켜 양자 점층을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 터널 산화막을 소수성화시킨 후 비결정형 물질을 증착하여 양자 점층들을 형성함으로서, 터널 산화막과 비결정형 물질의 반응을 억제시켜 균일한 양자 점층을 형성할 수 있다.
반도체, 플래시 메모리, 양자 점층, 플로팅 게이트

Description

반도체 소자의 양자 점층 형성 방법{METHOD FOR FABRICATING A QUANTUM DOT IN A SEMICONDUCTOR DEVICE}
도 1은 종래의 비휘발성 메모리 소자 셀의 구조를 도시한 단면도이며,
도 2는 종래의 양자 점층을 이용한 비휘발성 메모리 소자 셀의 구조를 도시한 단면도이며,
도 3a 내지 도 3e는 본 발명의 바람직한 실시 예에 따른 양자 점층을 이용한비휘발성 메모리 소자의 플로팅 게이트 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
300 : 반도체 기판 302 : 터널 산화막
304 : 비결정형 물질 306 : 양자 점층
308 : 질화막 310 : 산화막
본 발명은 반도체 제조 방법에 관한 것으로, 특히 반도체 소자의 양자 점층 형성 방법에 관한 것이다.
종래의 반도체 소자 중 비휘발성 메모리 소자는, 도 1에 도시된 바와 같이, 데이터를 저장하기 위한 플로팅 게이트(104)와 소오스 정션(110)과 드레인 정션(112) 사이의 전류 흐름을 조절하는 제어 게이트(108)가 구비된다. 플로팅 게이트(104)는 ONO(Oxide Nitride Oxide) 구조를 갖는 절연막(106)에 의해 제어 게이트(108)와 격리되어 있고, 반도체 기판(100)과는 터널 산화막(102)에 의해 분리되어 있어 외부 전극으로부터 완전히 격리되어 있다.
플로팅 게이트(104), 절연막(106) 및 제어 게이트(108)에는 ON(Oxide Nitride) 구조를 갖는 스페이서(114)가 형성되어 있다.
상기와 같이 구성된 플래시 메모리 셀에 대한 프로그래밍은 드레인 정션(112)에 0V, 소오스 정션(110)에 높은(+) 전압을 그리고 제어 게이트(108)에 중간 정도의 전압을 인가하여 발생한 채널 핫 일렉트론이 플로팅 게이트(104)에 주입되도록 하고, 셀의 소거 동작은 소오스 정션(110)에 0V, 제어 게이트(108)에 높은(+) 전압을 인가하여, 플로팅 게이트(104)의 모서리에 집중된 전계를 이용하여 플로팅 게이트(104)의 전자가 제어 게이트(108) 쪽으로 빠져나가도록 한다.
최근 들어, 터널 산화막(102)을 통해 빠르게 채널이 형성될 수 있도록 하기 위해서는 디바이스 폭, 즉 제어 게이트(108)와 플로팅 게이트(104)의 두께를 줄여야 하는데, 이와 같이 제어 게이트(108)와 플로팅 게이트(104)의 두께를 줄일 수 있는데에는 그 한계에 도달하였다.
이런 이유로, 최근 들어서는 규소 양자 점층(Si quantum dot)을 플로팅 게이트 대신 사용하는 형태의 플래시 메모리가 개발되었다. 이러한 규소 양자 점층을 이용한 플래미시 메모리의 구조는, 도 2에 도시된 바와 같이, 반도체 기판(200) 상 에 형성된 터널 산화막(202), 터널 산화막(202)을 통해 반도체 기판(200)과 격리되며 크기가 10nm 미만의 규소 양자 점층들로 이루어진 플로팅 게이트(204), 플로팅 게이트(204)와 제어 게이트(208)간을 절연시키기 위한 절연막(206)으로 이루어져 있다.
여기서, 절연막(206)은 질화막(206a)과 산화막(206b)으로 이루어지며, 질화막(206a)은 플로팅 게이트(204)의 양자 점층들이 제어 게이트(208)와 완전히 격리되도록, 즉 양자 점층들이 매립된 구조로 형성된다.
이러한 양자 점층을 이용한 플래시 메모리 소자의 경우에는 균일한 크기를 갖고, 일정한 간격으로 양자 점층을 형성할 수 있느냐에 따라 플래시 메모리 소자의 특성에 큰 영향을 미친다.
이런 이유로, 당업자들이 균일한 크기를 갖고 일정한 간격의 양자 점층을 형성하기 위해서 많은 연구를 진행하고 있다.
본 발명의 목적은 이와 같은 연구결과 안출된 것으로, 터널 산화막의 표면을 소수성으로 처리하여 터널 산화막과 이후 형성되는 비결정형 양자 점층간의 반응을 억제함으로서, 균일한 양자 점층들을 형성할 수 있는 반도체 소자의 양자 점층 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자의 양자 점층 형성 방법으로서, 반도체 기판 상부에 터널 산화막을 형성하는 단계와, 상기 터널 산화막을 표면을 HF로 소수성화 처리하는 단계와, 상기 소수성화된 터널 산화막의 상부에 비결정형 물질을 형성하는 단계와, 상기 비결정형 물질을 어닐링시켜 양자 점층을 형성하는 단계를 포함한다.
상기 소수성화 처리는, 1000:1 HF로 실시되는 것을 특징으로 한다.
또한, 상기 양자 점층은, 질소 가스 분위기에서 650℃∼950℃의 온도로 상기 비결정형 물질을 어닐링시켜 형성되며, 그 두께는 15nm∼25nm인 것을 특징으로 한다.
본 발명에서의 양자 점층은, 규소, 게르마늄 및 규소-게르마늄 중 하나 이상을 포함하는 것을 특징으로 한다.
본 발명이 적용되는 바람직한 실시예에 따른 반도체 소자는, 상기 양자 점층들로 이루어진 플로팅 게이트를 구비하는 비휘발성 메모리 소자인 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 양자 점층을 이용하여 플로팅 게이트를 형성하는 과정에 대하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시 예에 따른 양자 점층을 이용하여 플로팅 게이트를 형성하는 과정을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 먼저 소자 분리막(도시 생략)이 형성된 반도체 기판(300) 전면에 터널 산화막(302)을 형성한다. 여기서, 반도체 기판(300) 내부에는 불순물 이온 주입 공정에 의해서 형성된 소스/드레인 영역이 존재하며, 소스/드레인 영역 사이에는 채널 영역(도시 생략)이 형성되어 있다. 터널 산화막(302) 은 채널 영역의 상부에 40∼50Å의 두께로 형성된다.
그런 다음, 도 3b에 도시된 바와 같이, 터널 산화막(302)의 표면에 대해 HPH(High Potential of Hydrogen) 처리함으로서, 터널 산화막(302)을 소수성(hydrophobic)화시킨다. 여기서, HPH 처리 공정은 1000:1의 고산성도를 갖는 불산(HF)을 이용하여 8-12초 동안 실시하며, 이러한 HPH 처리 공정 후 2시간 이내에 양자 점층들을 형성해야 한다.
상기와 같은 HPH 처리 공정을 통해 터널 산화막(302)과 이후 양자 점층 형성을 위해 형성되는 비결정 물질이 반응하는 것을 억제, 예컨대 Si-산화막이 형성되는 것을 방지할 수 있다.
이후, 도 3c에 도시된 바와 같이, 터널 산화막(302)의 상부에 양자 점층을 형성하기 위해 비결정형 물질, 예컨대 규소, 게르마늄 및 규소-게르마늄 중 적어도 하나 이상을 포함하는 비결정형 물질(304)을 증착한다. 이때, 비결정 물질(304)은 대략 470℃∼530℃의 온도에서 15nm∼25nm의 두께로 증착된다.
그런 다음, 도 3d에 도시된 바와 같이, 질소(N2) 분위기에서 650℃∼950℃의 온도로 비결정형 물질(304)을 어닐링시켜 터널 산화막(302) 상에 양자 점층(306)들을 형성함으로서, 양자 점층(306)들로 이루어진 플로팅 게이트를 형성한다.
이후, 도 3e에 도시된 바와 같이, 양자 점층(306)들이 형성된 결과물 상에 질화막(308) 및 산화막(310)을 순차적으로 형성하는데, 질화막(308)은 플로팅 게이트인 양자 점층(306)들이 이후 형성되는 제어 게이트와 완전히 격리시키기 위해 양자 점층(306)들이 매립되는 구조로 형성된다.
그런 다음, 산화막(310)의 상부에 제어 게이트(도시 생략됨)를 형성함으로서, 비휘발성 메모리 소자의 셀을 형성한다.
본 발명에 따르면, 터널 산화막(302)을 소수성화시킨 후 비결정형 물질(304)을 증착하여 양자 점층(306)들을 형성함으로서, 터널 산화막(302)과 비결정형 물질(304)의 반응을 억제시킬 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 터널 산화막을 소수성화시킨 후 비결정형 물질을 증착하여 양자 점층들을 형성함으로서, 터널 산화막과 비결정형 물질의 반응을 억제시켜 균일한 양자 점층을 형성할 수 있다.

Claims (6)

  1. 반도체 소자의 양자 점층 형성 방법으로서,
    반도체 기판 상부에 터널 산화막을 형성하는 단계와,
    상기 터널 산화막의 표면을 HF로 소수성화 처리하는 단계와,
    상기 소수성화된 터널 산화막의 상부에 비결정형 물질을 형성하는 단계와,
    상기 비결정형 물질을 어닐링시켜 양자 점층을 형성하는 단계
    를 포함하는 반도체 소자의 양자 점층 형성 방법.
  2. 제 1 항에 있어서,
    상기 소수성화 처리는, 1000:1의 상기 HF로 실시되는 것을 특징으로 하는 반도체 소자의 양자 점층 형성 방법.
  3. 제 1 항에 있어서,
    상기 양자 점층은, 질소 가스 분위기에서 650℃∼950℃의 온도로 상기 비결정형 물질을 어닐링시켜 형성되는 것을 특징으로 하는 반도체 소자의 양자 점층 형성 방법.
  4. 제 3 항에 있어서,
    상기 양자 점층은, 15nm∼25nm의 두께로 형성되는 것을 특징으로 하는 반도 체 소자의 양자 점층 형성 방법.
  5. 제 1 항에 있어서,
    상기 양자 점층은, 규소, 게르마늄 또는 규소-게르마늄 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 양자 점층 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 소자는, 상기 양자 점층들로 이루어진 플로팅 게이트를 구비하는 비휘발성 메모리 소자인 것을 특징으로 하는 반도체 소자의 양자 점층 형성 방법.
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