KR20050030780A - 복수개의 유전체 나노클러스터들을 채택하는 비휘발성메모리 셀 및 그것을 제조하는 방법 - Google Patents
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Abstract
복수개의 유전체 나노클러스터들을 채택하는 비휘발성 메모리 셀 및 그것을제조하는 방법이 개시된다. 상기 비휘발성 메모리 셀은 채널영역을 갖는 반도체기판을 구비한다. 상기 채널영역 상부를 컨트롤 게이트가 가로지른다. 상기 채널영역과 상기 컨트롤 게이트 사이에 컨트롤 게이트 유전막이 개재된다. 상기 채널영역과 상기 컨트롤 게이트 유전막 사이에 복수개의 유전체(dielectric) 나노클러스터들이 개재된다. 상기 나노클러스터들은 상기 컨트롤 게이트 유전막에 의해 서로 이격된다. 상기 채널영역과 상기 복수개의 유전체 나노클러스터들 각각의 사이에 터널유전막이 개재된다. 또한, 소오스와 드레인이 상기 채널영역 및 상기 컨트롤 게이트를 사이에 두고 서로 이격되도록 반도체 기판내에 위치한다.
Description
본 발명은 비휘발성 메모리 셀 및 그것을 제조하는 방법에 관한 것으로, 특히 복수개의 유전체 나노클러스터들을 채택하는 비휘발성 메모리 셀 및 그것을 제조하는 방법에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. 따라서, 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자는 파일 시스템, 메모리 카드, 휴대용 장치 등에 널리 사용되고 있다.
상기 비휘발성 메모리 소자는 게이트 구조에 따라 적층 게이트 구조, 노치(notched) 게이트 구조 및 나노도트 게이트 구조로 구분된다. 상기 적층 게이트 구조는 일반적으로 반도체기판의 채널영역 상에 터널 산화막(tunnel oxide layer), 플로팅 게이트(floating gate), 컨트롤 게이트 유전막 및 컨트롤 게이트(control gate)가 차례로 적층된 것을 특징으로 한다.
상기 적층 게이트 구조를 갖는 비휘발성 메모리 셀은 열전자 주입(hot electron injection)을 유발하므로써 프로그램될 수 있다. 즉, 상기 컨트롤 게이트에 고전압을 인가하고, 소오스와 드레인에 전위차를 발생시킨다. 그 결과, 상기 드레인 근처의 채널영역에서 열전자들이 발생하며, 상기 열전자들은 터널 산화막의 에너지 장벽을 넘어 상기 플로팅 게이트에 주입된다. 전자가 플로팅 게이트에 주입되면 문턱전압이 상승하게 된다. 따라서, 상기 상승된 문턱전압 보다 작은 전압을 컨트롤 게이트에 인가하면 프로그램된 셀은 전류가 흐르지 않게 된다. 이를 이용하여 저장된 정보를 읽을 수 있다.
그리고, 상기 적층 게이트 구조를 갖는 비휘발성 메모리 셀의 정보는 파울러-노드하임(Fowler-Nordheim; F-N) 터널링 메카니즘에 의해 상기 플로팅 게이트의 전자들을 제거하므로써 소거(erase)될 수 있다. 즉, 소오스에 고전압을 인가하고 컨트롤 게이트 및 기판에 0 V를 인가하며, 드레인은 플로팅시킨다. 그 결과, 상기 소오스 영역과 상기 플로팅 게이트 사이에 강한 전기장이 발생하여 F-N 터널링이 유발된다.
한편, 상기 플로팅 게이트는 도전성막으로 형성되므로 소오스 근처에서 유발되는 F-N 터널링에 의해 상기 플로팅 게이트에 주입된 전자들이 모두 제거될 수 있다.
그러나, 상기 적층 게이트 구조를 갖는 비휘발성 메모리 셀은 전자 보유(retention)와 관련하여 문제점이 발생할 수 있다. 즉, 비휘발성 메모리 셀이 프로그램된 정보를 유지하기 위해서는, 상기 플로팅 게이트에 주입된 전자들이 보유되어야 한다. 그런데, 상기 터널 유전막에 핀홀과 같은 결함들(defects)이 존재하면, 상기 플로팅 게이트에 주입된 전자들이 상기 결함들을 통해 빠져나갈 수 있다. 이에 더하여, 상기 플로팅 게이트는 도전성막으로 형성되므로 상기 터널유전막의 일부에 존재하는 결함에 의해서도 많은 양의 누설전류가 발생하게 된다.
또한, 상기 플로팅게이트에 주입된 전자들을 소거하는 동안 상기 플로팅 게이트의 전자들이 과소거(overerase)될 수 있다. 상기 플로팅게이트가 도전성막으로 형성되기 때문에 전자들이 상기 플로팅게이트 내에서 자유롭게 이동할 수 있다. 따라서, 상기 과소거 문제가 쉽게 발생할 수 있다.
한편, 나노도트 게이트 구조는 상기 적층게이트 구조에서 발생하는 문제점들을 해결하기 위한 방안으로 제시되고 있다. 상기 나노도트 게이트 구조를 갖는 반도체 소자를 제조하는 방안이 미국특허 제6,060,743호에 "다층 4족 나노크리스탈 양자점 플로팅 게이트를 갖는 반도체 메모리 소자 및 그 제조방법(Semiconductor memory device having multilayer group Ⅳ nanocrystal quantum dot floating gate and method of manufacturing the same)"이라는 제목으로 수기야마(Sugiyama) 등에 의해 개시된 바 있으며, 미국특허 제6.090,666호에 "반도체 나노크리스탈을 제조하는 방법 및 그 반도체 나노크리스탈을 사용하는 반도체 메모리소자(Method for fabricating semiconductor nanocrystal and semiconductor memory device using the semiconductor nanocrystal)"라는 제목으로 우에다(Ueda) 등에 의해 개시된 바 있다.
상기 방법들은 반도체 나노도트들을 형성하여 이를 플로팅 게이트로 사용한다. 상기 나노도트들은 Si 또는 Ge과 같은 반도체로 형성되며, 절연막에 의해 서로 이격된다. 프로그램 동안 전자들은 상기 나노도트들에 주입되며, 상기 나노도트들은 서로 이격되어 있으므로 나노도트들 사이에서 전자 이동은 제한된다. 따라서, 터널유전막의 일부에 결함이 발생하여도, 상기 결함에 의한 누설전류는 상기 결함 근처의 나노도트들에만 영향을 준다. 그러므로, 상기 나노도트 구조는 플로팅 게이트의 전하 보유 능력을 향상시킬 수 있다.
또한, 상기 나노도트들 사이에서 전자이동이 제한되므로 소거동작에서 과소거 문제를 상당히 개선시킬 수 있다. 즉, 소오스 근처에서 F-N 터널링에 의해 플로팅게이트에 주입된 전자가 소거될 때, 과소거는 소오스 근처의 나노도트들에서만 발생한다. 또한, 과소거된 나노도트들의 전위가 높아져 더 이상의 소거가 진행되기 어렵다.
그러나, 상기 나노도트들은 도전성 물질로 형성된다. 따라서, 터널유전막 등 상기 나노도트들 주위의 유전막들에 결함이 발생할 경우, 상기 나노도트들은 누설전류에 의해 쉽게 주입된 전자들을 상실한다. 상기 결함들이 상기 터널유전막의 일부에서 발생할 경우에는 그 부분의 나노도트들에서 누설전류가 발생하여, 플로팅게이트를 형성하는 나노도트들에서 불균일 전하 공간 분포(nonuniform charge spatial distribution)를 유발한다. 누설전류에 의한 전하 상실(charge loss)을 보상하기 위해 별도의 회로를 형성할 수 있으나, 이는 칩 면적 증가를 수반한다.
또한, 상기 나노도트 게이트 구조는 과소거 문제를 상당히 개선시키기는 하나, 상기 나노도트들이 도전성 물질로 형성되므로 과소거문제는 여전히 발생한다. 과소거는 메모리 셀의 프로그램 특성을 약화시켜 셀 불량(fail)을 초래한다.
결과적으로, 상기 방법들에 따른 나노도트 게이트 구조는 나노도트들이 도전성 물질로 형성되므로, 누설전류 및 과소거 문제를 효율적으로 해결하지 못한다.
본 발명의 목적은 터널 유전막 또는 컨트롤 게이트 유전막에서 발생하는 결함들에 의한 누설전류를 방지하고, 과소거를 최소화할 수 있는 비휘발성 메모리 셀을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 비휘발성 메모리 셀을 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 복수개의 유전체 나노클러스터들을 채택하는 비휘발성 메모리 셀을 제공한다. 상기 비휘발성 메모리 셀은 채널영역을 갖는 반도체기판을 구비한다. 컨트롤 게이트가 상기 채널영역 상부를 가로지른다. 상기 채널영역과 상기 컨트롤 게이트 사이에 컨트롤 게이트 유전막이 개재된다. 상기 채널영역과 상기 컨트롤 게이트 유전막 사이에 복수개의 유전체(dielectric) 나노클러스터들이 개재된다. 상기 복수개의 유전체 나노클러스터들은 상기 컨트롤 게이트 유전막에 의해 서로 이격된다. 또한, 상기 채널영역과 상기 복수개의 유전체 나노클러스터들 각각의 사이에 터널유전막들이 개재된다. 한편, 소오스와 드레인이 상기 채널영역 및 상기 컨트롤 게이트를 사이에 두고 서로 이격되도록 반도체 기판내에 위치한다.
상기 복수개의 유전체 나노클러스터들 각각은 고유전체 나노클러스터일 수 있다. 상기 고유전체 나노클러스터는 실리콘질화물(SiN) 또는 보론질화물(BN)과 같은 질화물일 수 있으며, 실리콘탄화물(SiC), 실리콘 리치 산화물(Si-rich oxide), 알루미나(Al2O3), 지르코늄산화물(ZrO2), 하프늄산화물(HfO2) 또는 란타늄산화물(La2O3)과 같은 고유전물질일 수 있다. 또는, 상기 고유전체 나노클러스터는 실리콘질화물(SiN), 보론질화물(BN), 실리콘탄화물(SiC), 실리콘 리치 산화물(Si-rich oxide), 알루미나(Al2O3), 지르코늄산화물(ZrO2), 하프늄산화물(HfO
2) 및 란타늄산화물(La2O3)로 이루어진 일군으로 부터 선택된 적어도 두 물질의 혼합물일 수 있으며, 상기 군으로 부터 선택된 적어도 두개의 막의 적층막일 수 있다.
프로그램 동작 동안 상기 복수개의 유전체 나노클러스터들에 전자들이 주입된다. 상기 나노클러스터들은 유전물질이므로, 전자 보유 능력이 우수한다. 따라서, 상기 나노클러스터들 주위의 상기 터널유전막 또는 컨트롤 게이트 유전막에 결함이 발생하여도 누설전류를 방지할 수 있다. 또한, 상기 나노클러스터들이 유전물질이므로, 소거 동작동안 과소거를 최소화할 수 있다.
바람직하게는, 상기 복수개의 유전체 나노클러스터들 각각의 상에 도전성 나노도트들이 위치할 수 있다. 상기 도전성 나노도트들은 Si, Ge 또는 금속 나노도트들일 수 있다. 상기 도전성 나노도트들에도 프로그램동안 전자들이 주입될 수 있다. 상기 도전성 나노도트들에 전자들이 주입되고 상기 터널유전막에 결함이 발생하여도, 상기 유전체 나노클러스터들에 의해 누설전류가 방지된다.
한편, 상기 터널유전막들은 서로 연속되어 상기 채널영역 전면을 덮을 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명은 복수개의 유전체 나노클러스터들을 채택하는 비휘발성 메모리 셀을 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 터널유전막, 트랩유전막을 차례로 형성하는 것을 구비한다. 상기 트랩유전막 상에 반도체 또는 금속 나노도트들을 형성한다. 상기 나노도트들을 식각마스크로 사용하여 상기 트랩유전막을 식각하여 유전체 나노클러스터들을 형성한다. 상기 유전체 나노클러스터들이 형성된 반도체기판의 전면 상에 컨트롤 게이트 유전막 및 컨트롤 게이트 도전막을 차례로 형성한다. 상기 컨트롤 게이트 도전막, 상기 컨트롤 게이트 유전막, 상기 나노도트들 및 상기 나노클러스터들을 사진 및 식각공정을 사용하여 차례로 패터닝하여 상기 반도체기판의 소정영역 상부에 게이트 패턴을 형성한다. 상기 게이트 패턴은 컨트롤 게이트 유전막에 의해 서로 이격된 나노클러스터들, 상기 나노클러스터들 상에 위치하는 나노도트들 및 차례로 적층된 컨트롤 게이트 유전막과 컨트롤 게이트를 포함한다. 그 후, 상기 컨트롤 게이트를 이온주입마스크로 사용하여 불순물 이온들을 주입하여 소오스 및 드레인을 형성한다.
바람직하게는, 상기 트랩유전막을 식각한 후, 연속적으로 상기 나노도트들을 식각마스크로 사용하여 상기 반도체기판을 노출시키도록 상기 터널유전막을 식각하는 것을 더 포함할 수 있다. 이에 따라, 상기 터널유전막은 상기 유전체 나노클러스터들 하부에 한정되며, 상기 노출된 반도체기판 상부는 상기 컨트롤 게이트 유전막이 덮는다.
바람직하게는, 상기 유전체 나노클러스터들을 형성하기 전 또는 후에 상기 나노도트들을 산화시키는 것을 더 포함할 수 있다. 상기 나노도트들이 산화된 경우, 상기 컨트롤 게이트 유전막과 상기 나노도트들의 식각선택비를 줄일 수 있어, 상기 게이트 패턴을 형성하는 동안 상기 나노도트들을 식각하여 제거하는 것이 용이하다.
바람직하게는, 상기 소오스 및 드레인을 형성하는 것은 상기 게이트 패턴이 형성된 반도체기판 상에 상기 컨트롤 게이트를 이온주입마스크로 사용하여 불순물 이온들을 주입하여 연장영역들(extension regions) 및 헤일로(halo)를 형성하는 것을 구비할 수 있다. 상기 게이트 패턴의 측벽을 덮는 스페이서들을 형성하고, 상기 컨트롤 게이트 및 상기 스페이서들을 이온주입마스크로 사용하여 고농도 불순물 이온들을 주입한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀들의 레이아웃도이고, 도 8은 도 1의 절단선 I-I에 따라 취해진 비휘발성 메모리 셀의 단면도이다.
도 1 및 도 8을 참조하면, 반도체기판(11)의 셀영역 내에 소자분리 영역들(12)이 일정한 간격을 갖도록 규칙적으로 배열된다. 상기 반도체기판(11)은 실리콘 기판 또는 실리콘 온 인슐레이터(silicon on insulator; SOI) 기판 등일 수 있다. 상기 소자분리 영역들(12)을 제외한 영역이 활성영역이다. 상기 활성영역은 채널영역 및 상기 채널영역에 의해 이격된 소오스(23s)와 드레인(23d)을 포함한다. 한편, 상기 소오스(23s) 및/또는 드레인(23d) 근처에 헤일로(23h)들이 위치할 수 있다.
상기 채널영역 상부를 컨트롤 게이트들(21a)이 가로지른다. 상기 컨트롤 게이트들(21a)은 폴리 실리콘막과 같은 도전막으로 형성된다.
상기 각각의 컨트롤 게이트들(21a)과 상기 채널영역 사이에 컨트롤 게이트 유전막(19a)이 개재된다. 상기 컨트롤 게이트 유전막(19a)은 실리콘 산화막(SiO2) 또는 실리콘 옥시 나이트라이드막(SiON)과 같은 절연막이다.
상기 컨트롤 게이트 유전막(19a)과 상기 채널영역 사이에 복수개의 유전체 나노클러스터들(15a)이 개재된다. 상기 유전체 나노클러스터들(15a)은 상기 컨트롤 게이트 유전막(19a)에 의해 서로 이격된다.
바람직하게는, 상기 유전체 나노클러스터들(15a)은 실리콘 질화물(SiN) 또는 보론질화물(BN)과 같은 질화물이거나, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3와 같은 고유전(high-k dielectric) 물질일 수 있다. 질화물 또는 고유전 물질은 전자를 트래핑하는 능력이 우수한다. 또한, 상기 유전체 나노클러스터들(15a) 각각은 SiN, BN, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3 로 이루어진 일군으로부터 선택된 적어도 두개의 물질이 혼합된 나노클러스터일 수 있으며, 상기 군으로부터 선택된 적어도 두개의 물질막들이 적층된 나노클러스터일 수 있다.
상기 유전체 나노클러스터들(15a) 각각의 상에 나노도트(17)가 위치할 수 있다. 상기 나노도트(17)는 Si 또는 Ge과 같은 반도체 또는 금속물질이거나, 이들의 산화물일 수 있다.
상기 채널영역과 상기 유전체 나노클러스터들(15a) 각각의 사이에는 터널유전막(13)이 개재된다. 상기 터널유전막(13)은 상기 유전체 나노클러스터들(15a) 각각의 하부에 한정될 수 있으며, 상기 터널유전막들(13) 사이의 빈 공간은 상기 컨트롤 게이트 유전막(19a)이 채울 수 있다. 또한, 상기 터널유전막들(13)은 연속되어, 도 8과 같이, 상기 채널영역 전면을 덮을 수 있다.
상기 터널유전막(13)은 SiO2, SiON, La2O3, ZrO2 또는 Al2
O3 막일 수 있으며, 이들 중 적어도 두개의 적층막 또는 혼합막일 수 있다.
스페이서들(25)이 상기 컨트롤 게이트(21a)와 상기 컨트롤 게이트 유전막(19a)의 측벽을 덮을 수 있다.
상기 컨트롤 게이트들(21a)의 상부를 비트라인들(31)이 가로지른다. 상기 비트라인들(31)은 콘택플러그(29)을 통해 상기 드레인들(23d)에 전기적으로 접속된다. 상기 비트라인들(31)과 상기 컨트롤 게이트들(21a)은 층간절연막(27)에 의해 전기적으로 절연된다.
한편, 콘택플러그를 통해 상기 소오스(23s)와 전기적으로 접속되는 공통전극(common electrode, 도시하지 않음)이 상기 비트라인들(31)과 동일 평면 상에 위치할 수 있다.
이하에서는, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀들을 제조하는 방법을 설명하고, 상기 메모리 셀의 프로그램, 읽기 및 소거 동작에 대해 설명하기로 한다.
도 2 내지 도 8은 도 1의 절단선 I-I에 따라 취해진 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(11)의 소자분리 영역들(12)에 소자분리막들을 형성한다. 상기 소자분리막은 로코스(LOCOS) 기술 또는 화학기계적연마 기술을 사용하여 형성할 수 있다.
상기 소자분리막이 형성된 반도체기판의 전면 상에 터널유전막(13)을 형성한다. 바람직하게는, 상기 터널유전막(13)은 SiO2, SiON, La2O3, ZrO2
또는 Al2O3 막으로 형성할 수 있으며, 이들 중 적어도 두개의 적층막 또는 혼합막으로 형성할 수 있다. 보다 바람직하게는, 상기 터널유전막(13)은 실리콘산화막(SiO2)으로 형성할 수 있다.
상기 터널유전막(13)이 형성된 반도체기판의 전면 상에 트랩유전막(15)을 형성한다. 상기 트랩유전막(15)은 전하를 트래핑하는 능력이 우수한 유전막으로 형성한다. 일반적으로 고유전막(high-k dielectric layer)은 전하를 트래핑하는 능력이 우수하다. 바람직하게는, 상기 트랩유전막(15)은 SiN 또는 BN과 같은 질화막으로 형성할 수 있으며, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 또는 La2O3와 같은 고유전막으로 형성할 수 있다. 또는, 상기 트랩유전막(15)은 SiN, BN, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3로 이루어진 일군으로부터 선택된 적어도 두 물질의 혼합막으로 형성할 수 있으며, 상기 군으로부터 선택된 적어도 두개의 막들을 적층하여 형성할 수 있다.
도 1 및 도 3을 참조하면, 상기 트랩유전막(15) 상에 서로 이격된 나노도트들(17)을 형성한다. 상기 나노도트들(17)은 Si 또는 Ge과 같은 반도체 물질로 형성할 수 있으며, 금속물질로 형성할 수 있다. 상기 나노도트(17)들은 통상적인 방법을 사용하여 형성할 수 있다. 즉, 상기 나노도트들(17)은 화학기상증착(chemical vapor deposition; CVD) 또는 고진공 화학기상증착(ultra high vacuum CVD; UHVCVD) 기술을 사용하여 형성할 수 있으며, 비정질 또는 다결정 막을 증착한 후 상기 증착된 막을 고온에서 결정화시켜 형성할 수 있다.
바람직하게는, 상기 나노도트들(17)의 산화물이 상기 트랩유전막(15)에 대해 식각선택비을 갖는 경우, 상기 나노도트들(17)을 산화시킬 수 있다.
도 1 및 도 4를 참조하면, 상기 나노도트들(17)을 식각마스크로 사용하여 상기 트랩유전막(15)을 식각하여 복수개의 유전체 나노클러스터들(15a)을 형성한다. 이때, 상기 반도체기판(11)의 상부면이 노출되도록 상기 터널유전막(13)을 상기 트랩유전막(15)과 함께 식각할 수 있다.
상기 트랩유전막(15)을 식각하기 전에 상기 나노도트들(17)을 산화시키지 않은 경우, 상기 복수개의 유전체 나노클러스터들(15a)을 형성한 후에 상기 나노도트들(17)을 산화시킬 수 있다.
도 1 및 도 5를 참조하면, 상기 복수개의 유전체 나노클러스터들(15a)이 형성된 반도체기판 상에 컨트롤 게이트 유전막(19) 및 컨트롤 게이트 도전막(21)을 차례로 형성한다.
상기 컨트롤 게이트 유전막(19)은 SiO2 또는 SiON과 같은 절연막으로 형성할 수 있다. 또한, 상기 컨트롤 게이트 유전막은(19) 인시투 증기 발생(in-situ steam generation; ISSG), 습식 산화(wet oxidation), 건식산화(dry oxidation), 화학기상증착 또는 원자층 증착(atomic layer deposition; ALD) 기술을 사용하여 형성할 수 있다.
상기 컨트롤 게이트 도전막(21)은 다결정 실리콘(Poly-Si), 텅스텐(W), 실리콘게르마늄(SiGe), 실리콘게르마늄카바이드(SiGeC), 몰리브덴(Mo), 몰리브덴실리사이드(MoSi2), 타이타늄(Ti), 타이타늄실리사이드(TiSi2) 및 타이타늄나이트라이드(TiN) 막으로 이루어진 일군으로부터 선택된 적어도 하나의 물질막으로 형성할 수 있으며, 바람직하게는 다결정 실리콘막으로 형성할 수 있다.
상기 컨트롤 게이트 도전막(21) 상에 상기 컨트롤 게이트 도전막(21)을 패터닝하기 위하여 하드마스크막(도시하지 않음)을 형성할 수 있다.
도 1 및 도 6을 참조하면, 상기 컨트롤 게이트 도전막(21), 상기 컨트롤 게이트 유전막(19), 상기 나노도트들(17) 및 상기 복수개의 유전체 나노클러스터들(15a)을 사진 및 식각공정을 사용하여 차례로 패터닝하여 상기 반도체기판(11)의 활성영역들 상부를 가로지르는 게이트 패턴을 형성한다. 상기 게이트 패턴은 컨트롤 게이트 유전막(19a)에 의해 서로 이격된 유전체 나노클러스터들(15a), 상기 나노클러스터들 상에 위치하는 나노도트들(17) 및 차례로 적층된 컨트롤 게이트 유전막(19a)과 컨트롤 게이트(21a)를 포함한다.
한편, 상기 나노도트들(17)이 산화된 경우, 상기 컨트롤 게이트 유전막(19)과 상기 나노도트들(17)의 식각선택비를 줄일 수 있어, 게이트 패턴을 형성하는 동안 상기 나노도트들(17)을 식각하여 제거하는 것이 용이하다.
바람직하게는, 상기 게이트 패턴을 형성하는 동안, 상기 반도체기판(11)을 노출시키도록 상기 터널유전막(13)을 식각할 수 있다.
도 1 및 도 7을 참조하면, 상기 게이트 패턴이 형성된 후, 상기 컨트롤 게이트(21a)를 이온주입마스크로 사용하여 불순물 이온들을 주입하여 소오스(23s) 및 드레인(23d)을 형성한다.
상기 소오스/드레인(23s 및 23d)은 통상의 연장 이온주입(extension ion implantation) 및 고농도 불순물 이온주입 공정을 사용하여 형성할 수 있다.
바람직하게는, 상기 게이트 패턴이 형성된 반도체기판의 전면에 상기 컨트롤 게이트(21a)를 이온주입마스크로 하여 N형 불순물 이온들을 주입하여 연장 영역들(extension regions)을 형성한다.
상기 연장영역들을 형성하기 전 또는 후에 P형 불순물 이온들을 주입하여 헤일로들(halos; 23h)을 형성할 수 있다. 상기 헤일로들(23h)은 상기 소오스(23s) 및/또는 상기 드레인(23d) 근처에 형성될 수 있다.
상기 연장 영역들 및 상기 헤일로들(23h)이 형성된 반도체기판의 전면 상에 스페이서막을 형성한다. 상기 스페이서막은 실리콘산화막 또는 실리콘질화막으로 형성할 수 있다. 그 후, 상기 스페이서막을 전면 식각하여 상기 게이트 패턴의 측벽들을 덮는 스페이서들(25)을 형성한다. 이때, 상기 반도체기판(11)의 상부면을 노출시키도록 상기 터널유전막(13)도 제거될 수 있다.
상기 스페이서들(25) 및 상기 컨트롤 게이트(21a)를 이온주입마스크로 사용하여 N형의 고농도 불순물 이온들을 주입하여 소오스/드레인(23s 및 23d)을 형성한다.
도 2 및 도 8을 참조하면, 상기 소오스/드레인(23s 및 23d)이 형성된 반도체기판의 전면 상에 층간절연막(27)을 형성한다. 상기 층간절연막(27)을 패터닝하여 상기 드레인(23d)을 노출시키는 콘택홀을 형성한다.
그 후, 상기 콘택홀을 통해 상기 드레인 영역(23d)에 전기적으로 접속되는 비트라인(31)을 형성한다. 상기 비트라인(31)을 형성하기 전에 상기 콘택홀을 채우는 콘택플러그(29)를 형성할 수 있다.
이하에서는, 도 8을 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀의 프로그램, 읽기 및 소거 동작을 설명한다.
프로그램 동작은 상기 컨트롤 게이트(21a) 및 상기 소오스 영역(23s)에 전압을 인가하고, 상기 드레인 영역(23d)을 접지시키므로서 수행될 수 있다. 이에 따라, 상기 소오스(23s) 근처에서 열전자들이 발생한다.
상기 열전자들은 상기 터널유전막(13)의 에너지 장벽을 넘어 상기 소오스(23s) 근처의 상기 복수개의 유전체 나노클러스터들(15a) 내로 주입된다. 상기 복수개의 유전체 나노클러스터들(15a) 내에 열전자들이 주입됨에 따라, 상기 비휘발성 메모리 셀의 문턱전압(threshould voltage; Vth)이 높아진다. 결과적으로 상기 비휘발성 메모리 셀에 정보가 저장된다. 상기 유전체 나노클러스터들(15a)은 상기 컨트롤 게이트 유전막(19a)에 의해 서로 이격되어 있으므로, 어느 하나의 유전체 나노클러스터에 주입된 전자들은 다른 나노클러스터들로 이동하지 못한다.
한편, 상기 복수개의 유전체 나노클러스터들(15a)은 비도전성 물질로 형성된다. 따라서, 상기 유전체 나노클러스터들(15a) 주위의 터널유전막(13) 또는 컨트롤 게이트 유전막(19a)에 결함들이 존재하여도, 누설전류가 방지된다.
또한, 상기 프로그램 동작은 상기 소오스(23s) 및 상기 드레인(23d)을 접지시키고, 상기 컨트롤 게이트(21a) 및 상기 반도체기판(11)에 전압을 인가하여, F-N 터널링을 유발하므로써 수행될 수 있다. 이때, 전자들이 F-N 터널링에 의해 상기 복수개의 유전체 나노클러스터들(15a)에 고르게 주입된다. 이 경우에도, 상기 터널유전막(13) 또는 상기 컨트롤 게이트 유전막(19a)에 결함들이 존재하여도 누설전류가 방지된다.
읽기 동작은 상기 컨트롤 게이트(21a) 및 상기 드레인(23d)에 전압을 인가하고, 상기 소오스(23s)를 접지시키므로써 수행된다. 이때, 상기 컨트롤 게이트(21a)에 인가하는 게이트 전압(Vg)은 상기 복수개의 유전체 나노클러스터들(15a) 내에 열전자들이 주입되었을 때의 문턱전압 보다 낮다. 따라서, 상기 유전체 나노클러스터들(15a) 내에 열전자들이 주입된 셀에서는 채널전류가 흐르지 않는다. 따라서, 상기 유전체 나노클러스터들(15a) 내에 열전자들이 주입된 셀에서 정보 0이 얻어진다.
한편, 상기 유전체 나노클러스터들(15a) 내에 열전자들이 주입되지 않은 셀에서는, 상기 게이트전압(Vg)에 의해 채널이 턴온되어 채널전류가 흐른다. 따라서, 상기 유전체 나노클러스터들(15a) 내에 열전자들이 주입되지 않은 셀에서 정보 1이 얻어진다.
소거(erase) 동작은 열정공 주입(hot hole injection)을 이용하여 수행될 수 있다. 즉, 상기 컨트롤 게이트(21a)에 음의 전압을 인가하고, 상기 소오스(23s) 근처에서 열정공을 발생시킨다. 상기 열정공은 상기 컨트롤 게이트(21a)의 전압에 의해 상기 터널유전막(13)의 에너지 장벽을 넘어 상기 소오스 근처의 유전체 나노클러스터들(15a) 내에 주입된다. 상기 유전체 나노클러스터들(15a) 내에 주입된 열정공들은 상기 유전체 나노클러스터들(15a) 내의 전자들을 제거한다.
상기 유전체 나노클러스터들(15a)은 서로 이격되고 비도전성 물질로 형성되므로, 과소거를 최소화할 수 있다. 또한, 상기 프로그램 동작 동안 열전자들이 상기 소오스(23s) 근처의 유전체 나노클러스터들(15a) 내에 제한적으로 주입되어 유지되므로, 열정공 주입을 이용한 소거동작은 상기 소오스 근처의 유전체 나노클러스터들(15a)에 대해서만 수행하는 것으로 충분하다.
한편, 상기 전자들이 F-N 터널링에 의해 상기 복수개의 유전체 나노클러스터들(15a)에 고르게 주입된 경우, 소거동작은 F-N 터널링을 이용하여 수행될 수 있다. 즉, 상기 컨틀롤 게이트(21a)에 음의 전압을 인가하고 상기 반도체기판(11)에 양의 전압을 인가한다. 이에 따라, 상기 유전체 나노클러스터들(15a)에 주입된 전자들이 터널링에 의해 소거된다.
본 발명에 따르면, 유전체 나노클러스터들을 채택하여 상기 나노클러스터들 이 전자들을 보유하도록 하므로써, 터널 유전막 또는 컨트롤 게이트 유전막에서 발생하는 결함들에 의한 누설전류를 방지할 수 있으며, 소거동작 동안 과소거를 최소화할 수 있는 비휘발성 메모리 셀을 제공할 수 있다. 또한, 상기 유전체 나노클러스터들을 채택하는 비휘발성 메모리 셀을 제조할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성(nonvolatile) 메모리 셀의 레이아웃도이다.
도 2 내지 도 8은 도 1의 절단선 I-I에 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
Claims (22)
- 채널영역을 갖는 반도체기판;상기 채널영역 상부를 가로지르는 컨트롤 게이트;상기 채널영역과 상기 컨트롤 게이트 사이에 개재된 컨트롤 게이트 유전막;상기 채널영역과 상기 컨트롤 게이트 유전막 사이에 개재되고 상기 컨트롤 게이트 유전막에 의해 서로 이격된 복수개의 유전체(dielectric) 나노클러스터들;상기 채널영역과 상기 복수개의 유전체 나노클러스터들 각각의 사이에 개재된 터널유전막들; 및상기 채널영역 및 상기 컨트롤 게이트를 사이에 두고 서로 이격되도록 반도체 기판내에 위치하는 소오스와 드레인을 포함하는 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 복수개의 유전체 나노클러스터들 각각은 고유전체(high-k dielectric)나노클러스터인 것을 특징으로 하는 비휘발성 메모리 셀.
- 제 2 항에 있어서,상기 고유전체 나노클러스터는 SiN 또는 BN 나노클러스터인 비휘발성 메모리 셀.
- 제 3 항에 있어서,상기 터널유전막은 SiO2, SiON, Al2O3, ZrO2 및 La2O 3로 이루어진 일군으로 부터 선택된 적어도 하나의 막이거나 상기 일군으로 부터 선택된 적어도 두 물질의 혼합막인 것을 특징으로 하는 비휘발성 메모리 셀.
- 제 2 항에 있어서,상기 고유전체 나노클러스터는 SiC, Si-rich oxide, Al2O3, ZrO2, HfO 2 및 La2O3로 이루어진 일군으로부터 선택된 하나의 나노클러스터인 것을 특징으로 하는 게이트 구조체.
- 제 2 항에 있어서,상기 고유전체 나노클러스터는 SiN, BN, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3 로 이루어진 일군으로부터 선택된 적어도 두개의 물질이 혼합된 나노클러스터인 것을 특징으로 하는 비휘발성 메모리 셀.
- 제 2 항에 있어서,상기 고유전체 나노클러스터는 SiN, BN, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3 로 이루어진 일군으로부터 선택된 적어도 두개의 막이 적층된 나노클러스터인 것을 특징으로 하는 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 복수개의 나노클러스터들 각각의 상에 위치하는 도전성 나노도트들을 더 포함하는 비휘발성 메모리 셀.
- 제 8 항에 있어서,상기 도전성 나노도트들은 Si, Ge 또는 금속 나노도트들인 것을 특징으로 하는 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 터널유전막들은 연속되어 상기 채널영역의 전면을 덮는 것을 특징으로 하는 비휘발성 메모리 셀.
- 반도체기판 상에 터널유전막, 트랩유전막을 차례로 형성하고,상기 트랩유전막 상에 나노도트들을 형성하고,상기 나노도트들을 식각마스크로 사용하여 상기 트랩유전막을 식각하여 유전체 나노클러스터들을 형성하고,상기 유전체 나노클러스터들이 형성된 반도체기판의 전면 상에 컨트롤 게이트 유전막 및 컨트롤 게이트 도전막을 차례로 형성하고,상기 상기 컨트롤 게이트 도전막, 상기 컨트롤 게이트 유전막, 상기 나노도트들 및 상기 나노클러스터들을 사진 및 식각공정을 사용하여 차례로 패터닝하여 상기 반도체기판의 소정영역 상부에 게이트 패턴을 형성하되, 상기 게이트 패턴은 컨트롤 게이트 유전막에 의해 서로 이격된 나노클러스터들, 상기 나노클러스터들 상에 위치하는 나노도트들 및 차례로 적층된 컨트롤 게이트 유전막과 컨트롤 게이트를 포함하고,상기 컨트롤 게이트를 이온주입마스크로 사용하여 이온들을 주입하여 소오스 및 드레인을 형성하는 것을 포함하는 비휘발성 메모리 셀 제조방법.
- 제 11 항에 있어서,상기 트랩유전막은 고유전막(high-k dielectric layer)으로 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 12 항에 있어서,상기 고유전막은 SiN 또는 BN막인 것을 특징으로 하는 비휘발성 메모리 셀 제조 방법.
- 제 13 항에 있어서,상기 터널유전막은 SiO2, SiON, Al2O3, ZrO2 및 La2O 3로 이루어진 일군으로 부터 선택된 적어도 하나의 막이거나 상기 일군으로 부터 선택된 적어도 두 물질의 혼합막인 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 12 항에 있어서,상기 고유전막은 SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3로 이루어진 일군으로부터 선택된 하나의 막인 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 12 항에 있어서,상기 고유전막은 SiN, BN, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3 로 이루어진 일군으로부터 선택된 적어도 두개의 물질의 혼합막인 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 12 항에 있어서,상기 고유전막은 SiN, BN, SiC, Si-rich oxide, Al2O3, ZrO2, HfO2 및 La2O3 로 이루어진 일군으로부터 선택된 적어도 두개의 막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 11 항에 있어서,상기 나노도트들은 도전성 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 18 항에 있어서,상기 도전성 물질은 Si, Ge 또는 금속 물질인 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 19 항에 있어서,상기 트랩유전막을 식각하기 전 또는 후에, 상기 Si, Ge 또는 금속물질로 형성된 나노도트들을 산화시키는 것을 더 포함하는 게이트 구조체 형성방법.
- 제 11 항에 있어서,상기 터널유전막들은 연속되어 상기 채널영역의 전면을 덮는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
- 제 11 항에 있어서,상기 소오스 및 드레인을 형성하는 것은상기 게이트 패턴이 형성된 반도체기판 상에 상기 컨트롤 게이트를 이온주입마스크로 사용하여 이온들을 주입하여 연장영역들 및 헤일로를 형성하고,상기 게이트 패턴의 측벽을 덮는 스페이서들을 형성하고,상기 컨트롤 게이트 및 상기 스페이서들을 이온주입마스크로 사용하여 고농도 이온들을 주입하는 것을 포함하는 비휘발성 메모리 셀 형성방법.
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