KR100874944B1 - 반도체 메모리 소자 제조 방법 및 이에 따른 반도체 메모리소자 - Google Patents
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Abstract
반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 메모리 소자가 제공된다. 반도체 메모리 소자 제조 방법은 반도체 기판 상에 이온주입층을 포함하는 제 1 유전층과 이온주입층을 포함하지 않는 제 2 유전층을 차례로 적층하여 다층 구조의 유전층 구조물을 형성하고, 유전층 구조물을 열처리하여 이온 주입층의 이온들을 제 2 유전층에 확산시켜 각각의 제 1 및 제 2 유전층 내에 나노 크리스탈들을 형성하고, 유전층 구조물 상에 게이트 전극용 도전막을 형성하는 것을 포함한다.
이온주입층, 확산, 나노 크리스탈들
Description
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
도 6a 내지 도 6h는 본 발명의 제 2 실시예의 변형례로서 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
도 7a 내지 도 7h는 본 발명의 제 3 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
도 8은 본 발명의 제 1 실시예에 따라 제조된 반도체 메모리 소자의 C-V 특성을 나타내는 그래프이다.
<도면의 주요 부분에 관한 부호의 설명>
100, 200, 300: 반도체 기판 104, 204, 304: 소스/드레인 영역
110, 210, 310: 제 1 유전층 112, 212, 312: 이온주입층
114, 214, 314: 나노 크리스탈들 120, 220, 320: 제 2 유전층
230, 330: 제 3 유전층 340: 제 4 유전층
130, 240, 350: 게이트 전극용 도전층
140, 250, 360: 유전층 구조물
본 발명은 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 나노 크리스탈들을 포함하는 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 메모리 소자에 관한 것이다.
일반적으로, 반도체 메모리 소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있으며, 최근에는 전원이 차단되어도 데이터의 보존이 가능한 비휘발성 메모리 소자의 사용이 증가하고 있다.
이러한 비휘발성 메모리 소자는 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층된 구조를 가지며, 터널 산화막을 통한 전하의 이동에 의해 플로팅 게이트에 전하가 저장되고, 플로팅 게이트에 저장된 전하의 양에 따라 트랜지스터가 온(on) 또는 오프(off)된다.
이와 같은 종래의 비휘발성 메모리 소자에서, 플로팅 게이트는 폴리 실리콘과 같은 도전성 물질이 이용되고 있어, 터널 절연막에 작은 결함(defect)이 발생하 더라도 누설 전류량이 많아진다는 문제가 있다. 이에 따라 종래의 비휘발성 메모리 소자에서의 문제점들을 해결하기 위해 나노 크리스탈들을 갖는 비휘발성 메모리 소자에 대한 연구가 진행되고 있다.
여기서, 나노 크리스탈들을 갖는 비휘발성 메모리 소자는 나노 크리스탈들을 전하를 저장하는 플로팅 게이트로 이용한다. 이에 따라 전하들이 분산된 나노 크리스탈들 각각에 저장될 수 있으므로 나노 크리스탈들 사이에서 전자의 이동이 제한될 수 있다.
그런데, 이러한 나노 크리스탈들을 갖는 비휘발성 메모리 소자는 나노 크리스탈들의 밀도가 높을수록 전하를 보유하는 능력이 향상될 수 있으며, 나노 클리스탈의 크기가 작을수록 낮은 전압에서 동작할 수 있다. 이에 따라, 나노 클리스탈의 미세화 및 단위 면적당 밀도의 증가가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 나노 크리스탈들의 밀도를 증가시킬 수 있는 반도체 메모리 소자 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 반도체 메모리 소자 제조 방법에 따라 제조된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법은 반도체 기판 상에 이온주입층을 포함하는 제 1 유전층과 이온주입층을 포함하지 않는 제 2 유전층을 차례로 적층하여 다층 구조의 유전층 구조물을 형성하고, 유전층 구조물을 열처리하여 이온 주입층의 이온들을 제 2 유전층에 확산시켜 각각의 제 1 및 제 2 유전층 내에 나노 크리스탈들을 형성하고, 유전층 구조물 상에 게이트 전극용 도전막을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 반도체 기판 내에 서로 이격되어 형성된 소스/드레인 영역, 소스/드레인 영역 사이의 채널 영역, 채널 영역 상에 하나 이상의 유전층이 적층된 유전층 구조물, 유전층 구조물의 각 유전층 내에 형성된 나노 크리스탈들 및 유전층 구조물 상에 형성된 게이트 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 실시예들 따른 반도체 메모리 소자의 구조에 대해 설명한다. 도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 반도체 기판(100, 200, 300)은 소자 분리막(102, 202, 302)에 의해 활성 영역이 정의되어 있으며, 활성 영역에는 불순물을 주입하여 형성된 소스/드레인 영역(104, 204, 304)이 서로 이격되어 형성되어 있다. 그리고 소스/드레인 영역(104, 204, 304) 사이에는 채널 영역이 형성된다.
반도체 기판(100, 200, 300)의 채널 영역 상에는 하나 이상의 유전층들이 적층된 다층 구조의 유전층 구조물(140, 250, 360)이 위치한다. 여기서 유전체 구조물(140, 250, 360)은 실시예들에 따라 도 1에 도시된 바와 같이 제 1 및 제 2 유전층(110, 120)이 적층된 2층 구조일 수 있고, 도 2에 도시된 바와 같이, 제 1 내지 제 3 유전층(210, 220, 230)이 적층된 3층 구조일 수도 있으며, 도 3에 도시된 바와 같이 제 1 내지 제 4 유전층(310, 320, 330, 340)이 적층된 4층 구조일 수도 있다.
이와 같은 유전층 구조물(140, 250, 360)은 인접하는 유전층들 간에 유전율이 다른 물질로 이루어질 수 있다. 예를 들어, 각 유전층들은 SiO2, SiON, Al2O3, ZrO2, HfO2 또는 La2O3와 같이 고유전율(high-k)의 물질로 이루어져 있다. 그리고 각 유전층들은 약 1 내지 50nm의 두께 범위로 형성되어 있으며, 유전층들의 두께는 서로 동일하거나 다를 수 있다.
이와 같이 유전층 구조물(140, 250, 360)을 이루는 각각의 유전층들(110, 120, 210, 220, 230, 310, 320, 330, 340)은 그 내부에 전하를 저장하는 트랩 사이트(trap site)인 복수의 나노 크리스탈들(114, 124, 214, 224, 234, 314, 324, 334)을 포함한다.
이와 같이 다층의 유전층 내에 복수의 나노 크리스탈들이 위치하므로, 디자인 룰 감소에 따라 유전층의 폭이 작아져 나노 크리스탈들의 수가 감소되는 것을 방지할 수 있다. 이에 더하여, 유전체 구조물의 유전층이 증가될수록 나노 크리스탈들이 위치할 수 있는 영역이 증가되므로 트랩 사이트의 밀도를 증가시킬 수 있다.
이와 같이 각 유전층 내에 위치하는 나노 크리스탈들의 위치 및 구조는 제 1 내지 제 3 실시예에서 실질적으로 동일하므로 대표적으로 도 1을 참조하여 나노 크리스탈들에 대해 설명한다.
즉, 각 유전층(110, 120) 내의 나노 크리스탈들(114, 124)은 약 1 내지 5nm의 사이즈의 나노 크리스탈들로 이루어져 있으며, 예컨대 각 유전층(110, 210)의 가운데 부분에 위치할 수 있다. 보다 구체적으로, 나노 크리스탈들(114, 124)은 각 유전층(110, 120) 두께의 1/4 내지 3/4 지점 내에서 위치할 수 있으며, 각 유전층들(110, 120)에 의해 나노 크리스탈들(110, 210)이 둘러싸일 수 있다. 여기서 나노 크리스탈들(114, 124)은 실리콘(Si) 나노 크리스탈들이거나 게르마늄(Ge) 나노 크리스탈들로 이루어질 수 있다.
그리고, 반도체 기판(100)과 제 1 유전층(110) 내의 나노 크리스탈들(114) 사이에 위치하는 제 1 유전층(110)의 일부분은 터널 절연막으로서 위치하므로, 제 1 유전층(110) 내에 위치하는 나노 크리스탈들(114)은 반도체 기판의 표면으로부터 약 1 내지 7nm 이격되어 위치할 수 있다.
이와 같은 구조의 반도체 메모리 소자들은 게이트 전극에 소정의 전압을 인가하면, 채널 영역의 전하가 반도체 기판(100, 200, 300)과 접하는 제 1 유전층(110, 210, 310)을 통과하여 각 유전층 내의 나노 크리스탈들로 트랩된다. 이에 따라 전하가 트랩되지 않았을 때와 트랩되었을 때 서로 다른 전계 상태가 채널 영역에 영향을 미치게 되어 반도체 메모리 소자의 문턱 전압이 달라지게 된다. 이와 같은 문턱 전압의 변동을 이용하여 반도체 메모리 소자의 저장 및 소거 동작이 수행된다.
이와 같이 본 발명의 실시예들에 따른 반도체 메모리 소자는 유전층이 하나 이상 적층된 유전층 구조물(140, 250, 360)을 포함하며, 각 유전층 내에는 나노 크리스탈들이 형성되어 있으므로, 메모리 소자의 크기가 줄어들더라도 전하를 저장하는 트랩 사이트의 밀도를 증가시킬 수 있다.
이에 따라 고전압에서 반도체 메모리 소자 동작시 저장된 전하의 저장 안정성을 향상시킬 수 있으며, 보다 넓은 메모리 윈도우(window)를 가질 수 있어 반도체 메모리 소자에서 데이터를 인식할 수 있는 전압의 범위가 증가된다.
이하, 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다.
먼저, 도 4a 내지 도 4e를 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다. 도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(100) 상에 활성 영역과 필드 영역을 구분하기 위한 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 소자 분리 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용될 수 있다.
소자 분리막(102)이 형성된 반도체 기판(100) 상에 제 1 유전층(110)을 형성한다. 이 때, 제 1 유전층(110)은 대표적으로 실리콘 산화막(SiO-2)으로 형성할 수 있으며, 고유전율의 물질, 예를 들어 SiON, Al2O3, ZrO2, HfO2 또는 La2O3 등으로 형성할 수도 있다. 그리고 제 1 유전층(110)은 약 1 내지 50nm의 두께 범위 내에서 형성할 수 있다.
그리고 나서, 도 4b에 도시된 바와 같이, 제 1 유전층(110) 내에서 전하가 저장될 영역에 반도체 이온을 이온 주입하여 이온 주입층(112)을 형성한다. 이 때, 반도체 이온으로는 실리콘(Si) 이온 또는 게르마늄(Ge) 이온이 주입될 수 있다.
이와 같이, 반도체 이온을 주입하여 형성된 이온주입층(112)은 나중에 정의될 터널 산화막의 두께를 결정한다. 따라서 이온 주입 공정은 반도체 기판(110) 표면으로부터 이격된 위치의 제 1 유전층(110) 내에 이온 주입되도록 수행한다. 즉, 제 1 유전층(110)의 전체 두께에서 약 1/4 내지 3/4 지점 내에 이온 주입층(112)이 형성되도록 한다. 구체적으로, 반도체 기판(100)으로부터 1 내지 7nm 이격된 위치 에 반도체 이온을 주입할 수 있다.
이와 같이, 이온 주입층(112)을 제 1 유전층(110) 내의 가운데에 형성하기 위해, 예를 들어 약 1 내지 50KeV의 에너지로 반도체 이온을 주입할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 내부에 이온 주입층(112)이 형성된 제 1 유전층(110) 상에 제 2 유전층(120)을 형성한다. 이 때, 제 2 유전층(120)은 하부에 위치하는 제 1 유전층(110)과 유전율이 다른 물질로 형성된다. 대표적으로 제 2 유전층(120)은 알루미늄 산화막(Al2O3)로 형성할 수 있으며, SiO2, SiON, ZrO2, HfO2 또는 La2O3와 같은 고유전율의 물질로도 형성될 수 있다. 이 때, 제 2 유전층(120)은 약 1 내지 50nm의 두께 범위로 형성되며, 하부에 위치하는 제 1 유전층(110)의 두께보다 얇게 형성될 수 있다.
이와 같이 제 1 및 제 2 유전층(110, 120)을 형성한 다음, 결과물 전면에 대해 열처리 공정을 수행한다. 이 때, 열처리 공정은 N2 또는 Ar 분위기의 챔버에서 약 700 내지 900℃ 온도로 약 10 내지 60분간 수행될 수 있다.
이에 따라, 도 4d에 도시된 바와 같이, 제 1 유전층(110) 내에 형성된 이온 주입층(112)의 반도체 이온들은 결정화되어 나노 크리스탈들(114)을 형성한다. 이와 동시에, 열처리 공정을 진행함에 따라 제 1 유전층(110) 내의 이온주입층(112)에 존재하던 반도체 이온들의 일부는 상부에 위치하는 제 2 유전층(120)으로 확산(diffusion)될 수 있다. 이에 따라 제 1 유전층(110)뿐만 아니라 제 2 유전층(120) 내에도 나노 크리스탈들(124)이 형성된다. 이와 같이 형성된 나노 크리스 탈들(114, 124)은 약 1 내지 5nm의 사이즈의 나노 입자들이 서로 이격되어 위치한다.
여기서, 제 1 유전층(110) 내에 형성된 이온주입층(112)을 이용하여 제 1 및 제 2 유전층(110, 120) 각각에 나노 크리스탈들(114, 124)을 형성되도록 열처리하는 공정의 조건들은 반도체 메모리 소자의 크기 및 특성에 따라 달라질 수 있을 것이다.
그리고, 위에서는 제 1 유전층(110)에 이온주입층(112)을 형성하는 것으로 설명하였으나 본 발명은 이에 제한되지 않으며, 제 2 유전층 내에 이온 주입층을 형성하고, 열처리를 통해 제 1 및 제 2 유전층 각각의 내부에 나노 크리스탈들을 형성할 수도 있을 것이다.
이와 같이 제 1 유전층(110)뿐만 아니라 제 2 유전층(120)에도 나노 크리스탈들(114, 124)을 형성할 수 있으므로, 제한된 디자인 룰 내에서 나노 크리스탈들의 밀도를 증가시킬 수 있다.
다음으로, 내부에 나노 크리스탈들(124)이 형성된 제 2 유전층(120) 상에 게이트 전극용 도전층(130)을 형성한다. 게이트 전극용 도전층(130)은 도핑된 폴리실리콘, W, Pt, Ru, Ir 등의 금속 물질, TiN, TaN, WN 등의 전도성 금속 질화물 또는 RuO2, IrO2 등의 전도성 금속 산화물로 이루어지는 단일층 또는 이들의 조합으로 이루어진 복합층으로 형성될 수 있다.
그리고 나서, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 적층된 제 1 및 제 2 유전층(110, 120) 및 게이트 전극용 도전층(130)을 패터닝하여 게이트 전극을 완성한다.
이어서, 게이트 전극 양측의 반도체 기판(100) 내에 불순물을 주입하여 소스/드레인 영역(104)을 형성함으로써 본 발명의 제 1 실시예에 따른 반도체 메모리 소자(10)를 완성한다.
다음으로, 도 5a 내지 도 5f를 참조하여 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다. 도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다. 본 발명의 제 2 실시예는 제 1 실시예와 달리 다층의 유전층 구조물이 3층의 유전층들로 형성된다.
즉, 도 5a에 도시된 바와 같이, 먼저 반도체 기판(200) 내에 소자 분리막(202)을 형성하여 활성 영역을 정의한다. 그리고 나서, 반도체 기판(200) 상에 제 1 유전층(210)을 형성한다. 여기서, 제 1 유전층(210)은 실리콘 산화막(SiO-2)으로 형성할 수 있으며, 고유전율의 물질, 예를 들어 SiON, Al2O3, ZrO2, HfO2 또는 La2O3 등으로 형성할 수도 있다. 이 때, 제 1 유전층(210)은 약 1 내지 50nm의 두께로 형성된다.
그리고 나서, 도 5b에 도시된 바와 같이, 제 1 유전층(210) 내의 전하가 저장될 영역에 반도체 이온을 이온 주입하여 이온 주입층(212)을 형성한다. 이 때, 반도체 이온으로는 제 1 실시예에서와 마찬가지로 실리콘(Si) 이온 또는 게르마 늄(Ge) 이온이 주입될 수 있다.
이온주입층(212)의 형성 위치 및 공정 조건 등은 제 1 실시예에서와 동일하므로 그 설명은 생략하기로 한다.
다음으로, 도 5c에 도시된 바와 같이, 내부에 이온 주입층(212)이 형성된 제 1 유전층(210) 상에 제 2 및 제 3 유전층(220, 230)을 순차적으로 형성한다. 제 2 유전층을 형성시 하부에 위치하는 제 1 유전층(210)과 유전율이 다른 물질로 형성되며, 제 3 유전층(230)은 제 2 유전층(220)과 유전율이 다른 물질로 형성된다. 대표적으로, 제 2 유전층(220)은 알루미늄 산화막(Al2O3)으로 형성할 수 있으며, 제 3 유전층(230)은 실리콘 산화막(SiO2)으로 형성할 수 있다. 이와 달리, 제 2 및 제 3 유전층(220, 230)은 SiON, ZrO2, HfO2 또는 La2O3 등과 같은 다른 고유전율의 물질로도 형성될 수 있다.
그리고, 제 2 및 제 3 유전층(220, 230)은 약 1 내지 50nm의 두께 범위 내에서 형성되며, 하부에 위치하는 제 1 유전층(210)의 두께보다는 얇게 형성될 수 있다.
이 후, 도 5d에 도시된 바와 같이, 최상층에 위치하는 제 3 유전층(230)의 소정 영역으로 반도체 이온을 주입하여 제 3 유전층(230) 내부에 이온주입층(232)을 형성한다.
그 다음, 결과물 전면에 열처리 공정을 수행하여 도 5e에 도시된 바와 같이, 제 1 내지 제 3 유전층(210, 220, 230) 각각의 내부에 나노 크리스탈들(214, 224, 234)을 형성한다.
구체적으로, 열처리 공정을 수행할 때, 제 1 및 제 3 유전층(210, 230) 내에 형성된 이온 주입층(212, 232)의 반도체 이온들은 결정화되어 나노 크리스탈들(214, 234)을 형성한다. 이와 동시에, 제 1 및 제 3 유전층(210, 230) 내의 이온 주입층(212, 232)에 존재하던 반도체 이온들 중 일부는 제 2 유전층(220)으로 확산될 수 있다. 이에 따라 제 2 유전층(220) 내에서도 반도체 이온들이 결정화되어 나노 크리스탈들(224)을 형성한다.
이러한 열처리 공정은 N2 또는 Ar 분위기의 챔버에서 약 700 내지 900℃ 온도로 약 10 내지 60분간 수행될 수 있으며, 이러한 공정 조건은 반도체 이온들의 확산 속도 및 결정 생성 속도 등의 변수들에 따라 달라질 수 있다.
이 후, 도 5f에 도시된 바와 같이, 제 3 유전층(230) 상에 게이트 전극용 도전층(240)을 형성하고, 반도체 기판(200) 상의 구조물을 패터닝하여 게이트 전극을 완성한다. 이어서 게이트 전극의 양측 반도체 기판(200) 내에 소스/드레인 영역(204)을 형성함으로써, 도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 메모리 소자(20)를 완성한다.
이어서, 도 6a 내지 도 6h를 참조하여 본 발명의 제 2 실시예의 변형례에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다. 도 6a 내지 도 6h는 본 발명의 제 2 실시예의 변형례로서 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 소자 분리막(202)에 의해 활성 영역이 정의된 반도체 기판(200) 상에 제 1 유전층(210)을 형성한다. 제 1 유전층(210)은 고유전율의 물질로 형성되며 약 1 내지 50nm의 두께로 형성한다.
그리고 나서, 도 6b에 도시된 바와 같이, 제 1 유전층(210) 내부에 이온주입층(212)을 형성한다. 이온주입층(212)은 위에서 상술한 바와 같이, 실리콘 이온 또는 게르마늄 이온과 같은 반도체 이온을 제 1 유전층(210)의 소정 영역으로 주입하여 형성할 수 있다. 여기서 이온 주입 공정은 반도체 메모리 소자의 터널 산화막의 두께를 고려하여 진행된다. 즉, 반도체 기판(200)으로부터 약 1 내지 5nm 이격된 위치의 제 1 유전층(210) 내부에 이온주입층(212)을 형성한다.
이 후, 도 6c에 도시된 바와 같이, 제 1 유전층(210) 상에 제 2 유전층(220)을 형성한다. 제 2 유전층(220)은 하부에 위치하는 제 1 유전층(210)과 유전율이 다른 물질로 형성하며, 제 1 유전층(210)의 두께보다 얇게 형성될 수 있다.
그리고 나서, 도 6d에 도시된 바와 같이, 결과물 전면에 대해 열처리 공정을 수행한다. 열처리 공정의 조건은 본 발명의 제 1 실시예에서의 조건과 동일하게 수행될 수 있다. 따라서, 제 1 유전층(210) 내에 형성된 이온주입층(212)의 반도체 이온들이 결정화되어 나노 크리스탈들(214)이 형성된다. 이와 동시에, 제 1 유전층(210) 내의 이온주입층(212)에서 반도체 이온들이 제 2 유전층(220)으로 확산되어 제 2 유전층(220) 내의 소정 영역에도 나노 크리스탈들(224)이 형성된다.
이어서, 도 6e에 도시된 바와 같이, 내부에 나노 크리스탈들(224)이 형성된 제 2 유전층(220) 상에 제 3 유전층(230)을 형성한다. 제 3 유전층(230)은 제 2 유 전층(220)과 유전율이 다른 물질로 형성될 수 있다. 예를 들어, 제 3 유전층(230)은 SiO2, SiON, ZrO2, HfO2 또는 La2O3 등과 같은 고유전율의 물질로 형성될 수 있다. 그리고 제 3 유전층(230)은 약 1 내지 50nm의 두께 범위에서, 제 1 유전층(210)보다 얇게 형성될 수 있다.
그리고 나서, 도 6f에 도시된 바와 같이 제 3 유전층(230) 내부로 반도체 이온을 이온주입하여 제 3 유전층(230) 내에 이온주입층(232)을 형성한다. 이온 주입 공정시 반도체 이온들이 제 3 유전층의 가운데에 위치하도록 이온 주입 조건을 조절한다.
이어서, 결과물 전면에 열처리 공정을 수행하여 도 6에 도시된 바와 같이, 제 3 유전층(230) 내부에도 나노 크리스탈들(234)을 형성한다. 이 때, 열처리 공정은 제 3 유전층(230)의 이온주입층(232)에 존재하는 반도체 이온들이 결정화될 수 있을 정도로 온도 및 시간을 조절한다.
이에 따라 다층의 유전층들(210, 220, 230) 내에 각각 나노 크리스탈들(214, 224, 234)을 형성할 수 있다. 따라서 반도체 메모리 소자의 트랩 사이트의 밀도가 증가될 수 있다.
이 후, 도 6h에 도시된 바와 같이, 제 3 유전층(230) 상에 게이트 전극용 도전막(240)을 형성하고, 반도체 기판(200) 상의 구조물들을 차례로 패터닝하여 게이트 전극을 완성한다. 이어서, 게이트 전극 양측의 반도체 기판(200)으로 불순물을 도핑시켜 소스/드레인 영역(204)을 형성함으로써 도 2에 도시된 바와 같은 반도체 메모리 소자(20)를 완성할 수 있다.
다음으로, 도 7a 내지 도 7h를 참조하여 본 발명의 제 3 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다. 도 7a 내지 도 7h는 본 발명의 제 3 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
먼저, 도 7a에 도시된 바와 같이, 반도체 기판(300) 내에 소자 분리막(302)을 형성하여 활성 영역을 정의한 다음, 반도체 기판(300) 상에 제 1 유전층(310)을 형성한다. 제 1 유전층(310)은 예를 들어 실리콘 산화막(SiO2)으로 형성할 수 있으며, 약 1 내지 50nm의 두께로 형성될 수 있다.
그 다음, 도 7b에 도시된 바와 같이, 제 1 유전층(310) 내에서 전하가 저장될 영역에 반도체 이온을 주입하여 이온주입층(312)을 형성한다. 이 때, 이온주입층(312)은 반도체 기판(300) 표면으로부터 소정 간격 이격된 위치 내에 실리콘 또는 게르마늄 이온을 주입하여 형성할 수 있다. 예를 들어 이온주입층(312)은 반도체 기판(300)으로부터 약 1 내지 5nm 이격된 위치에 형성된다.
이와 같이 형성된 이온주입층(312)과 반도체 기판(300) 사이에 위치하는 제 1 유전층(310)의 일부는 반도체 메모리 소자의 터널 절연막 역할을 한다.
그리고 나서, 도 4c에 도시된 바와 같이, 내부에 이온주입층(312)이 형성된 제 1 유전층(310) 상에 제 2 유전층(320)을 형성한다. 이 때, 제 2 유전층(320)은 하부에 위치하는 제 1 유전층(310)과 유전율이 다른 물질로 형성한다. 대표적으로 제 2 유전층(320)은 알루미늄 산화막(Al2O3)로 형성할 수 있다. 그리고 제 2 유전 층(320)은 약 1 내지 50nm의 두께 범위를 갖으며, 제 1 유전층(310)보다 얇게 형성될 수 있다.
이와 같이 제 1 및 제 2 유전층(310, 320)을 형성한 다음, 제 2 유전층 상에 도 7a 내지 도 7c의 공정을 반복하여 제 3 및 제 4 유전층(330, 340)을 형성한다.
즉, 도 7d에 도시된 바와 같이, 제 2 유전층(320) 상에 제 2 유전층(320)과 유전율이 다른 물질, 예를 들어 실리콘 산화막(SiO2)으로 제 3 유전층(330)을 형성한다.
그리고 나서, 도 7e와 같이, 제 3 유전층(330) 내로 반도체 이온을 주입하여 이온주입층(332)을 형성한다. 이 때, 이온주입층(332)이 제 3 유전층(330)의 가운데에 위치할 수 있도록 이온 주입 조건을 조절한다.
이어서 도 7f와 같이, 제 3 유전층(330) 상에 제 3 유전층(330)과 유전율이 다른 물질로 제 4 유전층(340)을 형성한다.
이와 같이 제 1 내지 제 4 유전층(310, 320, 330, 340)을 형성할 때, 각 유전층은 예를 들어, SiO2, SiON, Al2O3, ZrO2, HfO2 또는 La2O3 등과 같은 고유전율의 물질로 형성되며, 서로 인접한 층들 간에는 유전율이 다른 물질을 선택하여 형성할 수 있다.
이 후, 도 7g에 도시된 바와 같이, 결과물 전면에 대해 열처리 공정을 수행한다. 여기서, 열처리 공정은 N2 또는 Ar 분위기의 챔버에서 약 700 내지 900℃ 온도로 약 10 내지 60분간 수행될 수 있다.
이와 같이 열처리 공정을 수행하게 되면, 제 1 및 제 3 유전층(310, 330) 내에 형성된 이온주입층(312, 332)의 반도체 이온들이 결정화되어 나노 크리스탈들(314, 334)이 형성된다. 또한, 열처리 공정에 의해 제 1 및 제 3 유전층(310, 330) 내에 형성된 이온주입층(312, 332)의 반도체 이온들이 주위의 제 2 및 제 4 유전층(320, 340) 내부로 확산된다. 따라서, 제 2 및 제 4 유전층(320, 340) 내로 확산된 반도체 이온들 또한 결정화되어 제 2 및 제 4 유전층 내부에도 나노 크리스탈들(324, 344)들이 형성될 수 있다.
이와 같이 제 1 내지 제 4 유전층(310, 320, 330, 340) 각각의 내부에 형성된 나노 크리스탈들(312, 324, 334, 344)에는 약 1 내지 5nm 사이즈의 나노 크리스탈들이 서로 이격되어 위치한다.
이에 따라 제 1 내지 제 4 유전층(310, 320, 330, 340)으로 이루어진 다층의 유전층 구조물 내에서 각각의 유전층 내에 나노 크리스탈들(314, 324, 334, 344)을 형성할 수 있으므로 나노 크리스탈들의 밀도가 증가된다.
이 후, 제 4 유전층(340) 상에 게이트 전극용 도전층(350)을 형성하고, 다층의 유전층 및 게이트 전극용 도전층(350)하여 게이트 전극을 형성한다. 그리고, 게이트 전극 양측의 반도체 기판(300)으로 내에 소스/드레인 영역(304)을 형성함으로써 도 3에 도시된 바와 같은 반도체 메모리 소자(30)를 완성할 수 있다.
이상, 본 발명의 제 4 실시예에서는 제 1 및 제 3 유전층에 이온주입층을 형성하는 것으로 설명하였으나, 반도체 이온들이 확산되어 각 층에 나노 크리스탈들이 형성될 수 있는 조건하에서 제 2 및 제 4 유전층 또는 제 1 및 제 4 유전층 등 다양한 조합에 의해 유전층들 내에 형성될 수 있을 것이다.
이와 같이 본 발명의 실시예들에 따라 제조된 반도체 메모리 소자의 실험예를 도 8을 참조하여 설명한다.
본 실험예에서는 반도체 기판 상에 약 17nm의 실리콘 산화막으로 제 1 유전층을 형성하고, 약 10KeV의 에너지로 게르마늄 이온을 주입하여 이온주입을 형성한 다음, 제 1 유전층 상부에는 약 7nm의 알루미늄 산화막으로는 제 2 유전층을 형성하고, N2 - 분위기에서 약 800℃의 온도로 약 30분간 전면에 열처리하여 제 1 및 제 2 유전층 내에 나노 크리스탈들이 형성된 반도체 메모리 소자에 대한 C-V(Cpacitance-Voltage) 특성을 테스트하였다.
이와 같은 반도체 메모리 소자의 C-V 특성을 분석하기 위해, 프로그래밍 동작시 게이트 전극에 +20V를 인가하고, 다시 게이트 전극에 인가하는 전압을 변경하면서 축적 용량을 측정하여 플랫 밴드 전압(flat band voltage)을 측정하였다. 그리고 소거 동작시 게이트 전극에 -20V의 전압을 인가하고 다시 전압을 변경하면서 축적 용량을 측정하였다. 이와 같이 +20V 및 -20V에서 플랫 밴드 전압을 각각 측정하여 플랫 밴드 전압의 차이인 반도체 메모리 소자의 메모리 윈도우를 알 수 있다.
이에 따른 실험 결과가 도 8에 나타나 있다. 도 8은 본 발명의 제 1 실시예에 따라 제조된 반도체 메모리 소자의 C-V 특성을 나타내는 그래프이다.
이에 따라 본 발명의 제 1 실시예에 따른 반도체 메모리 소자는 ±20V의 프로그래밍 또는 소거 동작시 약 10V의 메모리 윈도우를 갖는다는 것을 알 수 있다. 즉, 종래의 반도체 메모리 소자가 약 1.0 내지 3.5V의 메모리 윈도우를 갖는다는 점에 비해, 본 발명에 따른 반도체 메모리 소자는 보다 높은 메모리 윈도우를 확보할 수 있다. 그러므로, 다층의 유전층 구조물의 각 유전층 내에 나노 크리스탈들을 포함하는 본 발명의 따른 반도체 메모리 소자는, 트랩 사이트의 밀도가 증가하여 반도체 메모리 소자의 메모리 윈도우가 향상된다는 것을 알 수 있다. 따라서, 프로그래밍 및 소거 동작시 데이터를 인식할 수 있는 전압 범위를 증가된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 메모리 소자에 따르면 유전층이 하나 이상 적층된 유전층 구조물을 형성하되, 각 유전층 내에 나노 크리스탈들을 형성함으로써, 디자인 룰 축소에 따른 유전층 폭의 감소로 인한 나노 크리스탈 수의 감소를 방지할 수 있다.
또한, 다층의 유전체 구조물 내에서 나노 크리스탈들을 증가시킬 수 있으므로, 메모리 소자의 크기가 줄어들더라도 전하를 저장하는 트랩 사이트의 밀도를 증가시킬 수 있다.
이에 따라 나노 크리스탈들에 저장된 전하들간의 간섭 현상을 줄일 수 있으 며, 고전압에서 반도체 메모리 소자 동작시 저장된 전하의 저장 안정성을 향상시킬 수 있고, 보다 넓은 메모리 윈도우를 가질 수 있다.
Claims (23)
- 반도체 기판 상에 이온주입층을 포함하는 제 1 유전층과 이온주입층을 포함하지 않는 제 2 유전층을 포함하는 다층 구조의 유전층 구조물을 형성하고,상기 유전층 구조물을 열처리하여 상기 이온 주입층의 이온들을 상기 제 2 유전층에 확산시켜 상기 각각의 제 1 및 제 2 유전층 내에 나노 크리스탈들을 형성하고,상기 유전층 구조물 상에 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 유전층 구조물을 형성하는 것은,상기 반도체 기판 상에 상기 제 1 및 제 2 유전층을 차례로 형성하거나, 상기 반도체 기판 상에 상기 제 2 및 제 1 유전층 순서대로 형성하는 반도체 메모리 소자 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서, 상기 유전층 구조물을 형성하는 것은,상기 반도체 기판 상에 상기 제 1 유전층을 형성하고,상기 제 1 유전층의 전하 저장 영역에 반도체 이온을 이온주입하여 상기 이온 주입층을 형성하고,상기 이온 주입층이 형성된 상기 제 1 유전층 상에 상기 제 2 유전층을 형성 하는 것을 포함하는 반도체 메모리 소자 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 제 1 및 제2 유전층은 1 내지 50nm의 두께로 형성하는 반도체 메모리 소자 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 제 1 및 제 2 유전층은 서로 다른 유전율을 갖는 물질로 형성하는 반도체 메모리 소자 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제 1 및 제 2 유전층은 SiO2, SiON, Al2O3, ZrO2, HfO2 및 La2O3으로 이루어진 그룹에서 선택된 어느 하나의 물질로 형성하는 반도체 메모리 소자 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서, 상기 이온 주입층을 형성하는 것은,상기 제 1 유전층 내에 상기 반도체 이온으로 Si 또는 Ge 이온을 이온주입하여 형성하는 반도체 메모리 소자 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.상기 반도체 이온을 이온 주입하는 것은 상기 제 1 유전층 하부의 상기 반도체 기판으로 상기 반도체 이온이 이온주입되지 않도록 수행하는 반도체 메모리 소자 제조 방법.
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- 제 1 항에 있어서,상기 열처리하는 것은, 700 내지 900℃ 의 온도에서 1 내지 60분간 수행하는 반도체 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 유전층 구조물을 형성하는 것은상기 이온주입층을 포함하지 않는 제 2 유전층 상에 이온주입층을 포함하는 제 3 유전층을 형성하는 것을 더 포함하는 반도체 메모리 소자 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,상기 나노 크리스탈들을 형성하는 것은 상기 열처리 공정에 의해 각각의 상기 제 1 내지 제 3 유전층 내에 형성하는 것을 포함하는 반도체 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 유전층 내에 상기 나노 크리스탈들을 형성한 다음,상기 제 2 유전층 상에 제 3 유전층을 형성하고,상기 제 3 유전층의 전하 저장 영역에 반도체 이온을 이온주입하여 이온주입층을 형성하고,상기 전하 저장 영역에 상기 이온 주입층이 형성된 상기 제 3 유전층에 대해 열처리하여, 상기 제 3 유전층 내에 나노 크리스탈들을 형성하는 것을 더 포함하는 반도체 메모리 소자 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 유전층 구조물을 형성하는 것은,상기 이온주입층을 포함하는 제 1 유전층과, 상기 이온주입층을 포함하지 않는 제 2 유전층을 교대로 적층하여 형성하는 반도체 메모리 소자 제조 방법.
- 반도체 기판 내에 서로 이격되어 형성된 소스/드레인 영역;상기 소스/드레인 영역 사이의 채널 영역;상기 채널 영역 상에 하나 이상의 유전층이 적층된 유전층 구조물;상기 유전층 구조물의 상기 각 유전층 내에 형성된 나노 크리스탈들; 및상기 유전층 구조물 상에 형성된 게이트 전극을 포함하는 반도체 메모리 소자.
- 제 16 항에 있어서,상기 유전층 구조물은 인접한 유전층들 간의 유전율이 다른 물질로 형성된 반도체 메모리 소자.
- 제 17 항에 있어서,상기 하나 이상의 유전층은 SiO2, SiON, Al2O3, ZrO2, HfO2및 La2O3으로 이루어진 그룹에서 선택된 어느 하나의 물질로 형성된 반도체 메모리 소자.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서,상기 유전층 구조물의 상기 각 유전층은 1 내지 50nm의 두께를 갖는 반도체 메모리 소자.
- 제 16 항에 있어서,상기 나노 크리스탈들은 상기 각 유전층의 가운데에 위치하는 반도체 메모리 소자.
- 제 16 항에 있어서,상기 유전층 구조물은 순차적으로 적층된 제 1 및 제 2 유전층을 포함하고, 상기 각각의 제 1 및 제 2 유전층 내에 형성된 상기 나노 크리스탈들은, 상기 제 1 유전층 내에 이온 주입층을 형성하고, 상기 제 1 및 제 2 유전층에 대해 열처리하여, 상기 이온 주입층의 이온들의 확산에 의해 형성되어, 상기 제 1 유전층 내의 나노 크리스탈들의 밀도가 상기 제 2 유전층 내의 나노 크리스탈들의 밀도보다 높은 반도체 메모리 소자.
- 제 21 항에 있어서,상기 제 1 유전층 내의 상기 나노 크리스탈들은 상기 반도체 기판 표면으로부터 1 내지 7nm 이격되어 위치하는 반도체 메모리 소자.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서,상기 나노 크리스탈들은 실리콘 또는 게르마늄 나노 크리스탈들인 반도체 메모리 소자.
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