CN102171835A - 用于电子装置的电子阻挡层 - Google Patents

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Abstract

本发明描述用于例如非易失性存储器装置等电子装置的方法及设备。所述存储器装置包括多层控制电介质，例如双层或三层。所述多层控制电介质包括例如氧化铝、氧化铪及/或氧化铝铪的混合膜等高k电介质材料的组合。所述多层控制电介质提供增强的特性，包括增加的电荷保留、增强的存储器编程/擦除窗、改进的可靠性及稳定性，以及单态或多态(例如，两位、三位或四位)操作的可行性。

Description

用于电子装置的电子阻挡层
相关申请案的交叉参考
本专利文献主张2009年2月20日申请的第12/390,275号美国专利申请案及2008年10月8日申请的第12/247,917号美国专利申请案的优先权。第12/390,275号美国专利申请案为第12/247,917号美国专利申请案的部份接续申请案，第12/247,917号美国专利申请案为2007年12月12日申请的且主张2007年5月23日申请的第60/931,488号美国临时专利申请案及2007年5月1日申请的第11/743,085号美国专利申请案的优先权的第PCT/US2007/087167号PCT国际专利申请案的部份接续申请案，第11/743,085号美国专利申请案为2007年3月19日申请的第11/688,087号美国专利申请案的部份接续申请案，第11/688,087号美国专利申请案为2006年12月20日申请的第11/641,956号美国专利申请案的部份接续申请案，所述申请案的全部内容以引用的方式并入本文中。
技术领域
本发明涉及存储器装置，且更明确地说，涉及快闪存储器装置。
背景技术
例如快闪存储器装置等非易失性存储器装置为即使在未经供电时也可存储信息的存储器装置。快闪存储器装置将信息存储于与“控制栅极”分离的电荷存储层中。将电压施加到控制栅极以通过导致电子存储于电荷存储层中及从电荷存储层释放来编程及擦除存储器装置。
使用控制电介质以使控制栅极与电荷存储层隔离。需要使控制电介质阻隔电荷存储层与控制栅极之间的电荷流动。高k电介质层可用作高效电荷阻挡层。其已用作用于快闪存储器装置(例如，三星(Samsung)的TANOS装置)的控制电介质层，以使快闪存储器装置能够按比例缩小到低于40nm。控制电介质层可为单一Al2O3层，其通常具有小于20nm的厚度。然而，Al2O3不会完全阻隔电荷输送，且在较低电压窗下导致编程及擦除饱和。
需要具有改进的电荷阻隔特性的改进的且持久性较长的非易失性存储器装置。此外，存在多态存储器装置，其每存储器单元可存储一个以上信息位。需要改进的多态存储器装置，其在相对较大编程/擦除操作电压窗的情况下每单元可存储多个位。
发明内容
本文描述用于非易失性存储器装置的栅极堆叠，其可提供优于现有装置及方法的优点。
根据一个实施例，存储器装置的栅极堆叠包含：在隧穿电介质层上的电荷存储层；在电荷存储层上的第一电介质层，第一电介质层包含高k电介质材料；在第一电介质层上的第二电介质层，第二电介质层包含SiO2；在第二电介质层上的第三电介质层，第三电介质层包含SiN；在第三电介质层上的第四电介质层，第四电介质层包含SiO2；及在第四电介质层上的第五电介质层，第五电介质层包含高k电介质材料。
根据第二实施例，栅极堆叠包含：在隧穿电介质层上的电荷存储层，电荷存储层包含局域化电荷捕集器；在电荷存储层上的第一电介质层，第一电介质层包含SiO2；在第一电介质层上的第二电介质层，第二电介质层包含SiN；在第二电介质层上的第三电介质层，第三电介质层包含SiO2；及在第三电介质层上的第四电介质层，第四电介质层包含高k电介质材料。
根据第三实施例，栅极堆叠包含：在隧穿电介质层上的电荷存储层，电荷存储层包含纳米晶体；在电荷存储层上的第一电荷阻挡层，第一电荷阻挡层包含铪；控制电介质层，其包括在第一电荷阻挡层上的第一氧化物层、在第一氧化物层上的氮化物层及在氮化物层上的第二氧化物层；及在控制电介质层上的第二电荷阻挡层，第二电荷阻挡层包含铪。
根据第四实施例，存储器装置的栅极堆叠包括：在隧穿电介质层上的电荷存储层，电荷存储层包含局域化电荷捕集器；在电荷存储层上的第一电介质层，第一电介质层包含具有第一介电常数的第一氧氮化物；在第一电介质层上的第二电介质层，第二电介质层包含具有第二介电常数的氧化物；及在第二电介质层上的第三电介质层，第三电介质层包含具有第三介电常数的第二氧氮化物，其中第一介电常数及第三介电常数大于第二介电常数。
根据第五实施例，存储器装置的栅极堆叠包含：在隧穿电介质层上的电荷存储层，电荷存储层包含氮化物；在电荷存储层上的第一电介质层，第一电介质层包含氧化物；及在第一电介质层上的第二电介质层，第二电介质层包含氧氮化物，其中存储器装置展现在250℃的温度下在24小时的周期内的85％或更大的电荷保留。
根据第六实施例，存储器装置的栅极堆叠包含：在隧穿电介质层上的电荷存储层，电荷存储层包含多晶硅；在电荷存储层上的第一电介质层，第一电介质层包含具有第一介电常数的第一氧氮化物；在第一电介质层上的第二电介质层，第二电介质层包含具有第二介电常数的氧化物；及在第二电介质层上的第三电介质层，第三电介质层包含具有第三介电常数的第二氧氮化物，其中第一介电常数及第三介电常数大于第二介电常数，且其中存储器装置展现在250℃的温度下在24小时的周期内的85％或更大的电荷保留。
一种制作存储器装置的栅极堆叠的方法包括：在衬底上方形成隧穿电介质层；在隧穿电介质层上方形成包含局域化电荷捕集器的电荷存储层；在电荷存储层上方形成包含第一氧化物的第一电介质层；在第一电介质层上方形成包含第二氧化物的第二电介质层；在第二电介质层上方形成包含第三氧化物的第三电介质层；及从第一氧化物及第三氧化物中的至少一者形成氧氮化物。根据一个实施例，形成氧氮化物可包含在约900℃或更低的温度下在氨中对第一氧化物及第三氧化物中的至少一者进行退火，且根据另一实施例，形成氧氮化物可包含将第一氧化物及第三氧化物中的至少一者暴露到氮等离子体。
附图说明
图1展示存储器装置的横截面图；
图2到图3展示根据两个实施例的存储器装置的栅极堆叠的横截面图；
图4A到图4B为展示根据若干实施例的由电介质层所造成的对电子隧穿的能量势垒的示意图；
图5到图6展示根据其它实施例的存储器装置的栅极堆叠的横截面图；
图7展示根据一个实施例的邻接电荷存储层；
图8展示根据另一实施例的非邻接电荷存储层；
图9A及图9B展示根据各种实施例的与组合控制电介质层有关的模拟曲线图；
图10A到图10C及图11A到图11D展示根据各种实施例的与具有一个或一个以上电荷阻挡层的各种栅极堆叠的编程/擦除窗有关的曲线图；
图11E及图11F展示与包括各种示范性栅极堆叠的存储器装置的电荷保留有关的曲线图；
图12展示根据另一实施例的存储器装置的栅极堆叠的横截面图；
图13展示在使用氮化物层作为电荷捕集层的情况下栅极堆叠的擦除时间(x轴)相对于平带电压(y轴)的曲线图，其比较不具有一个或一个以上电荷阻挡层的栅极堆叠与具有电荷阻挡层的改进的栅极堆叠；
图14展示在使用图13的改进的栅极堆叠的情况下编程及擦除循环的数目(x轴)相对于平带电压(y轴)的曲线图；及
图15展示在使用图13的改进的栅极堆叠的情况下室温电荷保留映射时间(x轴)相对于平带电压(y轴)的图表。
图16A到图16B展示根据若干实施例的与组合控制电介质层有关的模拟曲线图；
图17A到图17C展示根据若干实施例的与具有组合物梯度的电荷阻挡层有关的模拟曲线图；
图18展示根据若干实施例的与具有组合物梯度的电荷阻挡层有关的模拟曲线图；
图19A到图19D展示根据若干实施例的与具有组合物梯度的电荷阻挡层有关的模拟曲线图；
图20展示根据一个实施例的用于形成例如存储器装置等电子装置的方法的流程图；
图21为包括多层控制电介质的存储器装置的栅极堆叠的替代实施例的横截面图；
图22A到图22B为从对图21的栅极堆叠的实施例的编程及擦除操作所获得的电容-电压曲线，其中高k电介质层为4nm的HfO2；
图23A到图23B为从对图21的栅极堆叠的实施例的编程及擦除操作所获得的电容-电压曲线，其中高k电介质层为2nm的HfO2；
图24A到图24B为从图21的栅极堆叠的实施例的电荷保留测试所获得的电容-电压曲线，其中高k电介质层为4nm的HfO2；
图25A到图25B为从图21的栅极堆叠的实施例的电荷保留测试所获得的电容-电压曲线，其中高k电介质层为2nm的HfO2；
图26展示针对编程(上部数据集)状态及擦除(下部数据集)状态两者的随时间推移的图21的栅极堆叠的实施例的电荷保留，其中高k电介质层为2nm的HfO2；
图27为包括多层控制电介质的存储器装置的栅极堆叠的替代实施例的横截面图；及
图28为图21的栅极堆叠的替代实施例的横截面图。
在所述图式中，相同参考数字指示相同或功能上类似的元件。另外，参考数字的最左边数字通常识别参考数字首先出现的图式。
具体实施方式
序言
应了解，本文所展示及描述的特定实施方案为示范性的且无论如何不希望以另外方式来限制本发明的范围。实际上，出于简洁起见，本文可不详细地描述系统的常规电子装置、制造、半导体装置及其它功能方面(以及系统的个别操作组件的组件)。
应理解，本文所作的空间描述(例如，“在…上方”、“在…下方”、“向上”、“向下”、“顶部”、“底部”等等)仅出于说明的目的，且本文所描述的装置可在空间上以任何定向或方式进行布置。
如在本文中用以描述一层与另一层的关系的术语“邻近”、“在…上”、“在…上方”及“上覆”既定被广泛地解释为包括彼此直接接触的层及通过一个或一个以上介入层而间隔开的层。类似地，术语“在…之间”既定被广泛地解释为包括直接在两个其它层之间的层或与两个其它层间隔开但仍在所述两个其它层中间的层。
存储器装置实施例
在以下分段中针对例如非易失性存储器装置(包括快闪存储器装置)等电子装置提供本发明的实施例。另外，描述增强的存储器装置(例如，多态存储器装置)的实施例。这些实施例出于说明性目的而提供且不是限制性的。可以任何方式来组合本文所描述的实施例。相关领域的技术人员将从本文的描述中容易明白额外操作及结构实施例。这些额外实施例属于本发明的范围及精神内。
常规电荷存储层存储器单元或结构是通过将适当电压施加到存储器结构的源极、漏极及控制栅极节点持续适当时间周期而编程的。进而导致电子从沟道区域隧穿或注射(例如，经由沟道热电子)到电荷存储层，电荷存储层进而被“充电”。存储于电荷存储层中的电荷将存储器晶体管设定为逻辑“1”或“0”。取决于存储器结构是包括增强型晶体管结构还是包括耗尽型晶体管结构，当电荷存储层带正电或含有电子(负电荷)时，存储器单元在读取操作期间将导电或将不导电。当电荷存储层为中性(或带正电)或不存在负电荷时，存储器单元通过适当地选择栅极电压而在读取操作期间将导电。将导电或不导电状态输出为适当逻辑电平。“擦除”为从电荷存储层转移电子(或将空穴转移到电荷存储层)(即，电荷捕集层)的过程。“编程”为将电子转移到电荷存储层上的过程。
使用金属或半导体纳米晶体(例如，胶状量子点或使用例如化学气相沉积或物理气相沉积等工艺所形成的量子点)或嵌入于高k电介质基质中的基于不导电氮化物的电荷捕集层来增强非易失性存储器装置的性能及电荷保留性质可对于克服常规非易失性存储器超出50nm技术节点的按比例缩放限制及完全实现可靠多位操作为重要的。
图1展示根据示范性实施例的存储器装置100的详细横截面图。如图1所示，存储器装置100形成于衬底102上。存储器装置100包括源极区域112、沟道区域114、漏极区域116、控制栅极或栅极触点118、栅极堆叠120、源极触点104、漏极触点106。源极区域112、沟道区域114及漏极区域116经配置成大体上类似于晶体管配置。栅极堆叠120形成于沟道区域114上。可或者被称作控制栅极或栅极电极的栅极触点118形成于栅极堆叠120上。
存储器装置100通常如以上针对具有电荷存储层的常规存储器所描述进行操作。然而，电荷存储层存储器装置100包括栅极堆叠120。栅极堆叠120提供用于存储器装置100的电荷存储层及如以下进一步所描述的另外特征。当编程存储器装置100时，电子转移到栅极堆叠120的电荷存储层且由栅极堆叠120的电荷存储层存储。栅极堆叠120可包括任何类型的电荷存储层或电荷存储媒体。以下描述示范性电荷存储层。
在当前实施例中，衬底102为半导体型衬底，且经形成为至少在沟道区域114中具有P型或N型导电性。栅极触点118、源极触点104及漏极触点106提供到存储器装置100的电连接性。源极触点104经形成为与源极区域112接触。漏极触点106经形成为与漏极区域116接触。源极区域112及漏极区域116通常为衬底102的掺杂区域，所述掺杂区域具有不同于沟道区域114的导电性的导电性。
如图1所示，源极触点104耦合到例如接地电位等电位。漏极触点106耦合到另一信号。应注意，源极区域112与漏极区域116为可互换的，且其互连可被反转。
图2展示根据一个示范性实施例的栅极堆叠120的横截面图。在图2中，栅极堆叠120包括隧穿电介质层202、电荷存储层204、电荷阻挡层206及控制电介质层208。在图2的实例中，隧穿电介质层202形成于存储器装置100的衬底102的沟道区域114上。电荷存储层204形成于隧穿电介质层202上。电荷阻挡层206形成于电荷存储层204上。控制电介质层208形成于电荷阻挡层206上。如图2所示，栅极触点118形成于控制电介质层208上。或者，电荷阻挡层206可形成于控制电介质层208上，且栅极触点118可形成于电荷阻挡层206上，如图11所示。请注意，在示范性实施例中，一个或一个以上另外材料层可分离栅极堆叠120的层，及/或可将栅极堆叠120与衬底102及/或栅极触点118分离。
电荷存储层204存储正电荷或负电荷以指示存储器装置100的经编程状态，如以上所描述。电荷存储层204可包括以上所描述或以另外方式已知的材料。在编程期间，施加到栅极触点118的电压形成电场，所述电场导致电子从沟道区域114通过隧穿电介质层202隧穿(例如，或经由热电子注射)到电荷存储层204中。存储于电荷存储层204中的所得负电荷使存储器装置100的阈值电压移位。即使在从栅极触点118移除电压之后，电荷也保留于电荷存储层204中。在擦除过程期间，可将相反充电电压施加到栅极触点118，以导致电子从电荷存储层204通过隧穿电介质层202释放到衬底102，或从沟道114吸引空穴以通过(或经由沟道热空穴)隧道电介质层202隧穿到电荷存储层204。控制电介质层208将栅极触点118与电荷阻挡层206隔离。
栅极触点118优选地由导电材料形成。举例来说，栅极触点118可由多晶硅形成。在另一实例中，栅极触点118可由金属或包括一种或一种以上金属(例如，一种或一种以上过渡金属)的材料形成。可适合于栅极触点118的示范性过渡金属包括(但不限于)：Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Cd、Hf、Ta、W、Re、Os、Ir、Pt、Au及Hg。根据一个示范性实施例，栅极触点118可由TaN形成。
通常，栅极触点118的厚度在从约5nm到约5,000nm的范围内。优选地，厚度在从约10nm到约500nm的范围内。根据一个示范性实施例，栅极触点118可包括多个子层。每一子层可由不同导电材料形成。
可通过此项技术中已知的气相沉积技术来形成栅极触点118。物理气相沉积(PVD)技术(例如，溅镀或热蒸镀)、化学气相沉积(CVD)或原子层沉积(ALD)可适合于栅极触点118的沉积。
电荷存储层204可包括任何类型的电荷存储媒体。优选地，电荷存储层204为包括多个离散电荷存储元件的局域化电荷存储层。离散电荷存储元件可为一个或一个以上局域化电荷捕集器(例如，在氮化物层中所发现的电荷捕集器)，或半导电、金属性或电介质纳米粒子(量子点)。举例来说，电荷存储层204可包括由例如钌(Ru)等高功函数(例如，大于4.5eV)金属形成且优选地具有小于约5nm的大小的纳米晶体。所述纳米晶体可通过此项技术中已知的各种工艺(例如，化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD))而沉积于隧穿电介质层202上。电荷存储层204还可包括沉积于隧穿电介质层202上的预成型胶状金属或半导体或电介质量子点(纳米晶体)。举例来说，所述材料可通过例如旋涂、喷涂、印刷、化学组装、使用聚合物自组装的纳米压印等方法进行沉积，例如各自全文以引用的方式并入本文中的第6,586,785号美国专利、第11/147,670号美国申请案及第11/495,188号美国申请案中所描述。电荷存储层204还可包括邻接金属或半导体导电层、非邻接金属或半导体导电层、基于不导电氮化物或其它类型的绝缘电荷捕集层、其中安置有导电元件(例如，硅岛)的不导电氧化物层(例如，SiO2)、掺杂氧化物层等等。为了进一步描述包括氮化物的电荷存储层，参考全文以引用的方式并入本文中的第5,768,192号美国专利。根据一个示范性实施例，当在横截面中沿着存储器单元的字线方向进行检视时，电荷存储层可具有U形。
当将例如钌(或其它金属或合金)等金属量子点用于电荷存储材料时，可更改隧穿电介质层202(还被称为“隧道电介质层”)的表面，以便提供对金属迁移的改进的势垒。举例来说，如图3所示，栅极堆叠120′可包括形成于隧穿电介质层202上的在隧穿电介质层202与电荷存储层204之间的势垒层302。势垒层302可包括(例如)例如氮化物(Si3N4)或氧氮化硅(SiOxNy，其中x及y为正数、0.8、1.5等等)等含氮化合物，或例如氧化铝(Al2O3)等其它适当势垒层。势垒层302改变隧穿电介质层202的表面结构，使得可最小化金属迁移效应。在势垒层302由氮化合物制成的情况下，含氮层可通过将氮或“含氮”化合物(例如，“氮化”)添加到隧穿电介质层202(例如，其可为SiO2)而形成。在示范性实施例中，氮或含氮化合物可使用化学气相沉积(CVD)工艺(例如，低压力CVD(LPCVD)或超高真空CVD(UHVCVD))而沉积于隧穿电介质层202上。含氮层可与隧穿电介质层202进行直接接触。
势垒层302的UHVCVD可比LPCVD更可控制，因为UHVCVD通常更缓慢地发生，且因此，可更精密地调节生长速率。含氮层可由于来自例如硅烷(或例如二氯硅烷或乙硅烷等其它硅源前驱体)及氨(或例如等离子体离子化氮、N2O或NO等其它氮物质)等气体的反应或对例如氨(或例如等离子体离子化氮、N2O或NO等其它氮物质)等反应气体的表面反应的沉积而形成。结合某惰性气体与含氧气体的协流的二氯硅烷及氨气可用于含氮层的生长。势垒层302阻碍电荷存储层204的金属纳米粒子/量子点穿透到隧穿电介质层202中，使得避免可导致泄漏的隧道电介质层202的污染。
势垒层302的厚度优选地经配置以确保包括于氮化物结构中的载流子捕集器不主导所形成的半导体装置的电荷存储方面。在示范性实施例中，势垒层302的所要厚度小于约10埃。在另外实施例中，所要厚度可为约5埃或更小。隧穿电介质层202与势垒层302的相对厚度可经修整以优化电性能及金属迁移势垒功能。势垒层302的厚度应至少为确保隧穿电介质层202由势垒层302大体上均一地覆盖所需要的厚度。优选地，势垒层302的厚度为至少约1埃。在将氧氮化硅用作势垒层302的示范性实施例中，氧氮化硅内的氮的浓度可大于(例如)约5％。可控制包括于氧氮化硅中的氮的百分比浓度，使得调节氮层抵抗来自金属量子点(当在电荷存储层204中时)的金属迁移的势垒功能与归因于氮化物浓度的捕集器的包括之间的取舍。
在示范性实施例中，隧穿电介质层202为SiO2且衬底102为硅。控制电介质层208可由单组分氧化物(例如，Al2O3或SiO2)形成。相信，SiO2作为控制电介质层208可为有利的，因为其造成对电子隧穿的高能量势垒(例如，见图4B)。而且，SiO2含有极少电荷捕集器，且相信，存在于层中的电荷捕集器足够深以使得其不妨碍装置的电荷保留。根据替代实施例，控制电介质层208可由例如多组分氧化物等多组分材料形成。根据一个实施例，多组分氧化物可为硅酸盐。示范性硅酸盐包括HfxSi1-xOy、AlxSi1-xOy、ZrxSi1-xOy及HfxAlySizO，其中x为介于0与1之间的正数，且y及z为正数。
优选的是，控制电介质层208具有不大于约20nm的厚度。相信，控制电介质层的厚度归因于新代存储器装置按比例缩小到较小横向尺寸而为重要的。因为存储器单元的沟道长度及装置宽度减小到低于约30nm，所以需要将电介质层的厚度减小到小于沟道长度，使得控制栅极可维持到电荷存储层的耦合。根据示范性实施例，控制电介质层208的厚度为约15nm或更小。控制电介质层208的厚度还可为约10nm或更小。根据优选实施例，控制电介质层208具有约5nm或更小的厚度。举例来说，控制电介质层208的厚度可为约4nm或更小、约3nm或更小、约2nm或更小，或约1nm或更小。还优选的是，控制电介质层208的厚度至少为确保大体上均一地覆盖下伏层所需要的厚度。因此，控制电介质层208的厚度优选地为至少约0.1nm。
优选地，控制电介质层208的厚度不大于电荷阻挡层206的厚度的约200％。更优选地，控制电介质层208的厚度不大于电荷阻挡层206的厚度的约150％。举例来说，根据一个示范性实施例，电荷阻挡层206的厚度为约4nm，且控制电介质层208的厚度为约5nm或为电荷阻挡层206的厚度的约125％。在其它示范性实施例中，控制电介质层208的厚度不大于电荷阻挡层206的厚度的约125％，或不大于电荷阻挡层206的厚度的约100％。还预期，控制电介质层208的厚度可小于电荷阻挡层206的厚度。
在示范性实施例中，电荷阻挡层206由高k电介质材料形成。出于本发明的目的，高k电介质材料具有高于SiO2的介电常数的介电常数(例如，3.9)。电荷阻挡层206的高k电介质材料可为(例如)Al2O3、HfO2、HfSiO2、ZrO2、Hf1-xAlxOy(其中x为介于0与1之间的正数，且y为正数，例如，HfAlO3)等等，优选地为HfO2或Hf1-xAlxOy(其中x为介于0与1之间的正数，且y为正数，例如，HfAlO3)。在另外实施例中，电荷阻挡层206可由其它高k电介质材料形成，例如，Gd2O3、Yb2O3、Dy2O3、Nb2O5、Y2O3、La2O3、ZrO2、TiO2、Ta2O5、SrTiO3、BaxSr1-xTiO3、ZrxSi1-xOy、HfxSi1-xOy、AlxZr1-xO2或Pr2O。
在示范性实施例中，电荷阻挡层206具有高于控制电介质层208的介电常数的介电常数。举例来说，在一个实施例中，当进行沉积时，控制电介质层208为Al2O3，其具有大约9的介电常数，且电荷阻挡层206为HfO2，其具有小于约25的介电常数(例如，约22)。在另一实施例中，控制电介质层208为SiO2，其具有大约4的介电常数，而电荷阻挡层为HfO2。
图4A到图4C包括曲线图400、410、420，其示意性地展示包括邻近于较低介电常数的电介质层(例如，控制电介质层208)的较高介电常数的电介质层(例如，电荷阻挡层206)可如何改进隧穿电阻。图4A的曲线图400仅仅展示具有较高介电常数的电介质层(例如，HfO2)的能量势垒(eV)，且图4B的曲线图410仅仅展示具有较低介电常数的电介质层(例如，SiO2)的能量势垒。较低k电介质层(SiO2)与较高k电介质层(HfO2)相比提供对隧穿的较高能量势垒，但较高k电介质层(HfO2)提供较宽势垒。图4C的曲线图420展示在较高k电介质层(例如，HfO2)经安置成邻近于较低k电介质层(例如，SiO2)时隧穿势垒的量值的改进。因此，可减小隧穿电流。较高k电介质与较低k电介质的任何组合均可适合于电荷阻挡层206及控制电介质层208。优选地，如以上所提及，电荷阻挡层206具有较高介电常数(例如，较低势垒高度)，且控制电介质层208具有较低介电常数(例如，较高势垒高度)。
在示范性实施例中，电荷阻挡层206可包括通过层206的厚度的组合物、带隙值及/或介电常数的梯度。梯度可从电荷阻挡层206的第一表面(例如，电荷阻挡层206的邻近于电荷存储层204的表面)到电荷阻挡层206的第二表面(例如，电荷阻挡层206的邻近于控制电介质层208的表面)增加或降低。
举例来说，具有组合物梯度的电荷阻挡层206可包含电介质材料，且电介质材料的至少一个组分的量可跨越电荷阻挡层206的厚度而变化。优选地，电介质材料为高k电介质材料。组分的量可跨越电荷阻挡层206的厚度而线性地、非线性地或逐步地变化。优选地，组分的量在控制电介质层208附近为最小值，且跨越电荷阻挡层206的厚度而增加。组分可为元素或化合物。举例来说，组分可为铪或氧化铪。根据示范性实施例，具有组合物梯度的电荷阻挡层206由多组分电介质材料形成。举例来说，电荷阻挡层206可由例如HfxAl1-xOy、HfxSi1-xOy、ZrxSi1-xOy、BaxSr1-xTiOy或AlxZr1-xOy等多组分氧化物形成。根据示范性实施例，多组分电介质材料可包括所述组分(例如，铪)及第二组分，且所述组分对第二组分的比率可跨越电荷阻挡层206的厚度而变化。多组分电介质材料可包括氮。举例来说，根据示范性实施例，多组分电介质材料可为HfxSi1-xO2-yNy。具有组合物梯度的电荷阻挡层206可安置于电荷存储层204与控制电介质层208之间，或安置于控制电介质层208与存储器装置100的栅极触点118之间。
在另一示范性实施例中，电荷阻挡层206包含多个材料层。图5展示(例如)包括三个层的电荷阻挡层206。根据此示范性实施例，电荷阻挡层206包括最接近于电荷存储层204的第一层210、第二(中间)层212及第三层214(最远离于电荷存储层204)。根据一个实施例，最接近于电荷存储层204的层由相对较高的带隙的材料形成，而较远离于电荷存储层204的层由具有逐渐较低的带隙的材料形成。这在电荷存储层204包含经隔离粒子(例如，纳米粒子、量子点)时可为理想的，因为相对较高的带隙的材料与较低的带隙的材料相比允许粒子之间的较少隧穿。SiO2、Al2O3、HfAlO3为具有相对较高的带隙的示范性材料。如所属领域的技术人员将认识到，替代实施例将包括最接近于电荷存储层204的由相对较低的带隙的材料形成的层，及较远离于电荷存储层204的由具有逐渐较高的带隙的材料形成的层。
根据电荷阻挡层206的示范性三层实施例，第一层210可为Al2O3，第二(中间)层212可为HfAlO3，且第三层214可为HfO2(其具有相对较低的带隙)。在电荷阻挡层206的示范性两层实施例中，第一层(最接近于电荷存储层204)可为SiO2，且第二层可为HfO2，其具有相对较高的介电常数(用于有效电荷阻隔)及较低的带隙。如以上所描述，控制电介质层208可为例如Al2O3或SiO2等材料。
在示范性实施例中，可掺杂电荷阻挡层206。举例来说，电荷阻挡层206可掺杂有例如稀土金属、过渡金属、硅、氧或氮等掺杂剂材料。根据一个示范性实施例，电荷阻挡层206可为Hf1-xSixO2-yNy。氮可通过沉积后氮化处理而引入。举例来说，Hf1-xSixO2层可在含有NH3、N2O或NO的环境中进行退火以形成Hf1-xSixO2-yNy层。
在示范性实施例中，电荷阻挡层206经形成为相对较薄(例如小于约10nm，例如，小于约5nm，例如，小于约2nm)，以减少电子由电荷阻挡层206的高电介质材料的捕集。优选地，电荷阻挡层206具有足以确保大体上均一地覆盖下伏层的厚度。举例来说，电荷阻挡层206可为至少0.1nm厚。优选地，电荷阻挡层206为至少0.5nm厚。
图6展示根据示范性实施例的栅极堆叠120″的另一横截面图。除了在图6中栅极堆叠120″进一步包括形成于控制电介质层208上的第二电荷阻挡层402以外，图6中的栅极堆叠120″的配置大体上类似于图2。在图6中，栅极触点118形成于第二电荷阻挡层402上。在示范性实施例中，第二电荷阻挡层402由例如Al2O3、HfO2、ZrO2、Hf1-xAlxOy(其中x为介于0与1之间的正数，且y为正数，例如，HfAlO3)、Hf1-xSixO2、Hf1-xSixO2-yNy等高k电介质材料(优选地，HfO2)形成。第二电荷阻挡层402可由以上针对第一电荷阻挡层206所描述的材料中的任一者形成，且可经类似地配置(例如，以单层配置(均一或梯度材料)或多层配置)。
根据第二电荷阻挡层402包括组合物梯度的示范性实施例，第二电荷阻挡层402可包含电介质材料，且电介质材料的至少一个组分的量可跨越电荷阻挡层402的厚度而变化。优选地，电介质材料为高k电介质材料。组分的量可跨越第二电荷阻挡层402的厚度而线性地、非线性地或逐步地变化。优选地，组分的量在控制电介质层208附近为最小值，且跨越第二电荷阻挡层402的厚度而增加。组分可为元素或化合物。举例来说，组分可为铪或氧化铪。
根据示范性实施例，具有组合物梯度的第二电荷阻挡层402由多组分电介质材料形成。举例来说，第二电荷阻挡层402可由例如HfxAl1-xOy、HfxSi1-xOy、ZrxSi1-xOy、BaxSr1-xTiOy或AlxZr1-xOy等多组分氧化物形成。根据示范性实施例，多组分电介质材料可包括所述组分(例如，Hf)及第二组分，且所述组分对第二组分的比率可跨越第二电荷阻挡层402的厚度而变化。多组分电介质材料可包括氮。举例来说，根据示范性实施例，多组分电介质材料可为HfxSi1-xO2-yNy。具有组合物梯度的第二电荷阻挡层402可安置于控制电介质层208与存储器装置100的栅极触点118之间，或安置于电荷存储层204与控制电介质层208之间。
电荷阻挡层206及402(其间夹有控制电介质层208)可高效地阻隔电荷输送通过控制电介质层208。举例来说，第一电荷阻挡层206(例如，HfO2)可在编程操作期间阻隔从电荷存储层204到栅极触点118的电子电流。第二电荷阻挡层402(例如，HfO2)可在擦除操作期间阻隔从栅极触点118到电荷存储层204的电子电流。此外，第一电荷阻挡层206及/或第二电荷阻挡层402可具有其它功能。在示范性实施例中，第一电荷阻挡层206及第二电荷阻挡层402的厚度较薄，例如小于10nm，例如，小于5nm。
第一电荷阻挡层206及第二电荷阻挡层402的另一优点在于，尽管高k电介质层自身可具有捕集器，但可使第一电荷阻挡层206及第二电荷阻挡层402极薄(例如小于约4nm，例如，小于2nm)，以减少电荷捕集器的总量，同时高效地阻隔电流流动。此外，第二电荷阻挡层402经定位成邻近于栅极触点118。因此，即使在第二电荷阻挡层402中捕集到相对较大量的电荷，对平带电压的效应也与从第二电荷阻挡层402到栅极触点118的距离成比例，所述距离为极小的(因为第二电荷阻挡层402与栅极触点118可彼此直接邻近(接触))。
图6的实施例(其中第一电荷阻挡层206及第二电荷阻挡层402为HfO2，且控制电介质层208为Al2O3)的某些另外示范性优点包括：
1)可实现存储器编程/擦除窗的增强。如本文所使用，编程/擦除(P/E)窗为编程状态的阈值状态与擦除状态的阈值状态之间的电压差。在栅极堆叠120″的情况下，存储器装置100可以12.8V或更大的P/E窗进行擦除(例如，高达-6V)。在示范性实施例中，P/E窗可在从约8V到约16V的范围内(例如，在从约9V到约14V、约10V到约13V的范围内，或具有约9V、约10V、约11V、约12V或约13V的值)。在+/-20V的P/E限度内将隧穿电介质层202按比例缩放到6nm的情况下，P/E窗可高达14.2V，从而接近例如针对3位或甚至4位存储器单元的多态存储器电压要求；
2)P/E窗可在100,000次P/E循环之后不会展示显著漂移；及
3)电荷可在12V的P/E窗下保留于电荷存储层204中，且更重要地，100,000次P/E循环可不会使电荷保留特性降级。
控制电介质层可具有包括两个或两个以上子层的多层结构。举例来说，控制电介质层2208可包括三个子层。图21展示存储器装置的示范性栅极堆叠2120，其包括隧穿电介质层202、包含局域化电荷捕集器或连续浮动栅极的电荷存储层204、第一电荷阻挡层206、包括三个子层2102、2104、2106的控制电介质层2208及上覆于控制电介质层2208的第二电荷阻挡层402。此项技术中已知的沉积技术(例如，化学气相沉积或原子层沉积)可用以形成具有子层结构的控制电介质层2208。
根据一个示范性实施例，控制电介质层2208可具有ONO结构，其包括第一氧化物层2102、上覆于氧化物层2102的氮化物层2104及第二氧化物层2106。第一氧化物层2102可为SiO2，氮化物层2104可为SiN，且第二氧化物层2106可为SiO2。控制电介质层2208的每一子层的厚度优选地为约4nm或更小，且更优选地为约3nm或更小。举例来说，ONO层可具有如下结构：SiO2(3nm)/SiN(3nm)/SiO2(3nm)。
具有所述子层结构的控制电介质层2208已被展示为结合铪基电荷阻挡层206、402及纳米点电荷存储层204可有效用于提供具有极佳电荷保留能力及编程/擦除特性的栅极堆叠2120。如以下将进一步论述，控制电介质层还可结合氮化物捕集器存储层及一个或一个以上电荷阻挡层为有效的。此外，例如，当代替单一氧化铝层而将ONO层用作控制电介质层时，可针对相同EOT而减少栅极堆叠的物理层厚度。使用ONO层的另一优点在于，其可容易被蚀刻而不损害栅极堆叠的侧壁。
图22A及图22B分别展示栅极堆叠(“栅极堆叠A”)的编程及擦除特性，所述栅极堆叠包括8nm SiO2隧穿电介质层202、作为电荷存储层204的Ru纳米晶体、作为第一电荷阻挡层206的4nm氧化铪层、作为控制电介质层2208的SiO2(3nm)/SiN(3nm)/SiO2(3nm)的ONO堆叠及作为第二电荷阻挡层402的4nm氧化铪层。每一电容相对于电压(C-V)曲线表示针对±12V到±22V扫描的与先前曲线相比的栅极电压的±1V的移位，其中电容以法拉为单位给出。在编程操作期间近似实现的1V步长可借助理想的电荷阻隔行为来获得。
图23A及图23B分别展示栅极堆叠(“栅极堆叠B”)的编程及擦除特性，所述栅极堆叠包括8nm SiO2隧穿电介质层202、作为电荷存储层204的Ru纳米晶体、作为第一电荷阻挡层206的2nm氧化铪层、作为控制电介质层2208的SiO2(3nm)/SiN(3nm)/SiO2(3nm)的ONO堆叠及作为第二电荷阻挡层402的2nm氧化铪层。如在图22A及图22B中，每一C-V曲线表示针对±12V到±22V扫描的栅极电压的±1V的移位，且电容以法拉为单位来展示。在编程操作期间实现曲线之间的约略1V步长。
图24A到图24B的C-V曲线展示紧接在250℃下的编程(图24A)及擦除(图24B)操作之后且接着在1分钟、10分钟及60分钟之后栅极堆叠A的电荷保留特性。这些测试条件用以模拟在室温下在显著较长周期(例如，高达十年)内的电荷保留。图25A到图25B展示在相同条件下在编程(图25A)及擦除(图25B)操作之后栅极堆叠B的电荷保留特性。图26中将在250℃下栅极堆叠B的电荷保留展示为时间的函数。对于编程状态及擦除状态两者，平带电压的改变(ΔVFB)在250℃下在60分钟之后小于0.1V。
参看图27，控制电介质层2208可为包括氮化物捕集器(例如，SiN)电荷存储层的栅极堆叠的一部分。图27展示存储器装置的示范性栅极堆叠2720，其包括隧穿电介质层202、包括局域化电荷捕集器的氮化物电荷存储层204、包括三个子层2102、2104、2106的控制电介质层2208及上覆于控制电介质层的电荷阻挡层206。如在图21的栅极堆叠实施例中，控制电介质层2208可具有ONO结构，其包括第一氧化物层2102、上覆于氧化物层2102的氮化物层2104，及第二氧化物层2106。第一氧化物层2102可为SiO2，氮化物层2104可为SiN，且第二氧化物层2106可为SiO2。控制电介质层2208的每一子层的厚度优选地为约4nm或更小，且更优选地为约3nm或更小。举例来说，ONO层可具有如下结构：SiO2(3nm)/SiN(3nm)/SiO2(3nm)。
图21及图27的示范性栅极堆叠2120、2720的控制电介质层2208不限于ONO堆叠。控制电介质层2208可包括(例如)一个或一个以上硅酸盐层，例如HfxSi1-xOy、AlxSi1-xOy、ZrxSi1-xOy及HfxAlySizO，其中x为介于0与1之间的正数，且y及z为正数。根据一个示范性实施例，控制电介质层2208可包括中心层2104，中心层2104包含夹于两个氧化物层2102、2106之间的金属硅酸盐。举例来说，控制电介质层2208可具有结构HfO2/HfSiO/HfO2。根据另一示范性实施例，控制电介质层2208可完全由金属硅酸盐子层2102、2104、2106组成，例如HfSiO/AlSiO/HfSiO。
图27的电荷阻挡层206以及图21的第一电荷阻挡层206及第二电荷阻挡层402中的每一者优选地由高k电介质材料形成。根据一个实施例，高k电介质材料可为单组分氧化物，例如，HfO2。或者，根据另一实施例，高k电介质材料可为多组分氧化物，例如，金属硅酸盐(例如，硅酸铪或硅酸铝)。用于第一电荷阻挡层及第二电荷阻挡层的适当材料可包括：Al2O3、HfO2、ZrO2、Gd2O3、Yb2O3、Dy2O3、Nb2O5、Y2O3、La2O3、ZrO2、TiO2、Ta2O5、Pr2O、SrTiO3、BaxSr1-xTiO3、ZrxSi1-xOy、HfxSi1-xOy(例如，HfSiO4)、Hf1-xAlxOy(例如，HfAlO3)、AlxSi1-xOy、HfxAlySizO及AlxZr1-xOy，其中x为介于0与1之间的正数，且y及z为正数。而且，如先前所描述，电荷阻挡层可包括氮及/或跨越层的厚度的组合物梯度。优选地，第一电荷阻挡层206及第二电荷阻挡层402的厚度为约4nm或更小，或约2nm或更小。栅极堆叠2120、2720的隧穿电介质层202如先前所描述，且可为SiO2。
根据另一示范性实施例，薄电介质层2210可位于控制电介质层2208与第一电荷阻挡层206及/或第二电荷阻挡层402之间。在两个电介质膜之间的界面处，由于局部电荷转移而存在偶极矩。偶极矩在电介质材料的不同组合的情况下有所不同。可利用此偶极矩以增加或降低界面处的势垒高度。已展示，Al2O3/SiO2界面具有高于HfO2/SiO2界面的偶极矩的偶极矩(应用物理快报(Appl.Phys.Lett.)，92，132907，2008)。参看展示图21的栅极堆叠2120的替代实施例2120′的图28，第一薄电介质层2210a可安置于第一电荷阻挡层206与控制电介质层2208之间，且第二薄电介质层2210b可安置于第二电荷阻挡层402与控制电介质层2208之间。优选地，薄电介质层2210具有约1nm或更小的厚度。厚度还可为约0.5nm或更小。插入于HfO2与SiO2界面处的厚度小于约1nm的极薄Al2O3层可足以增加偶极矩。因此，如果将约0.6nm的Al2O3层插入于HfO2层与SiO2层之间，则可增加隧道势垒高度且可抑制泄漏隧穿电流。明确地说，通过在可为HfO2的第一电荷阻挡层206与可为SiO2的第一氧化物层2102之间包括小于1nm的薄Al2O3层2210a，可归因于导电电荷存储元件(例如，纳米晶体或浮动栅极)的顶部上的增加的势垒高度而改进编程窗。通过在上部电荷阻挡层402下方包括小于1nm的薄Al2O3层2210b，可归因于在擦除期间控制栅极118的增加的势垒高度而改进擦除窗。除了Al2O3以外，其它单组分或多组分氧化物还可为适当的，例如HfO2、ZrO2、Gd2O3、Yb2O3、Dy2O3、Nb2O5、Y2O3、La2O3、ZrO2、TiO2、Ta2O5、Pr2O、SrTiO3、BaxSr1-xTiO3、ZrxSi1-xOy、HfxSi1-xOy(例如，HfSiO4)、Hf1-xAlxOy(例如，HfAlO3)、AlxSi1-xOy、HfxAlySizO及AlxZr1-xOy，其中x为介于0与1之间的正数，且y及z为正数。此项技术中已知的气相沉积技术(例如，原子层沉积或化学气相沉积)可用于形成薄电介质层2210。
在存储器装置100的某些示范性实施例中，电荷存储层204为单一连续区域。举例来说，图7展示具有平坦连续配置的电荷存储层204的平面图。举例来说，电荷存储层204可由硅(或多晶硅)、金属等等的连续膜形成。在所述配置中，如果连续区域的单一点破裂且开始失去电荷，则整个区域可失去其电荷，从而导致存储器装置100失去其经编程状态。然而，某些实施例可提供某种防护以免受此问题。举例来说，图8展示根据示范性实施例的具有非连续配置的电荷存储层204的平面图。在图8的实例中，电荷存储层204包含多个纳米粒子802。因为电荷存储层204的纳米粒子802各自单独地存储电荷且彼此绝缘，所以即使单一纳米粒子失去电荷，这也将不可能影响电荷存储层204的剩余纳米粒子。可借助将电荷存储于局域化电荷捕集器区域中的不导电氮化物基电荷存储层来获得相同优点。因此，根据本发明的并入有电荷存储层204的存储器装置与常规存储器装置相比可在显著较长时间内维持恒定经编程状态。
在示范性实施例中，纳米粒子802为经电隔离的纳米晶体。纳米晶体为彼此电隔离的导电材料的较小群集或晶体。通常，纳米晶体具有大约100nm或更小的微晶大小。将纳米晶体用于电荷存储层204的一个优点在于，其不会形成连续膜，且因此，由纳米晶体形成的电荷存储层为自隔离的。因为纳米晶体形成非连续膜，所以可形成电荷存储层而不必担心一个单元层级的电荷存储媒体到位于正上方或正下方(即，垂直邻近)的邻近单元的电荷存储媒体的短路。将纳米晶体用于电荷存储层的又一优点在于，其可经历比连续膜电荷存储层所经历的电荷泄漏少的电荷泄漏。
纳米晶体可由导电材料形成，例如钯(Pd)、铱(Ir)、镍(Ni)、铂(Pt)、金(Au)、钌(Ru)、钴(Co)、钨(W)、碲(Te)、铼(Re)、钼(Mo)、铁铂合金(FePt)、钽(Ta)、氮化钽(TaN)等等。所述材料通常具有比许多半导体(例如，对于多重电子存储来说为理想的硅)高的功函数(例如，约4.5eV或更高)。所述材料还可具有较高熔点(其允许较高热预算)，具有较长保留时间，且具有针对正电荷存储及负电荷存储两者的高密度的状态。
用于形成纳米晶体的方法在此项技术中为众所周知的，例如，如2006年8月18日申请的第11/506,769号美国申请案中所揭示，其揭示内容的全文以引用的方式并入本文中。金属纳米晶体电荷存储层可通过物理气相沉积(PVD)或原子层沉积(ALD)而形成，其中首先将薄膜沉积于衬底的表面上(例如，通过使用PVD的溅镀)且接着在高温(例如，约900摄氏度或更高)下持续较短时间(例如，约10秒)来进行退火以聚结纳米级尺寸的金属粒子。可通过变化经溅镀金属层的厚度、退火温度及退火时间、压力以及周围气体物质等等来控制金属粒子的均一性及大小。当将硅纳米晶体用于电荷存储层204中时，可通过例如CVD等工艺来形成硅纳米晶体，如(例如)全文以引用的方式并入本文中的第6,297,095号美国专利中所描述。电荷存储层204可包括通过例如旋涂、喷涂、印刷、化学自组装等方法而沉积于隧穿电介质层202上的预成型胶状金属或半导体量子点。举例来说，在各自全文以引用的方式并入本文中的第6,586,785号美国专利、第11/147,670号美国申请案及第11/495,188号美国申请案中描述所述工艺。
另外，代替将用于电荷存储的电介质隔离电荷存储层包括于存储器装置100中，可使用形成于栅极堆叠的电介质堆叠中的不导电捕集层。举例来说，电荷存储媒体可为电介质堆叠，其包含邻近于沟道区域114的第一氧化物层(例如，隧穿电介质层202)、邻近于第一氧化物层的不导电氮化物层及邻近于氮化物层且邻近于栅极触点118的第二氧化物层。所述电介质堆叠有时被称作ONO堆叠(即，氧化物-氮化物-氧化物堆叠)。第二氧化物层可用栅极堆叠120、120′或120″中的一者进行替换以改进传统ONO堆叠的性能。必要时，可使用例如含H+氧化物膜等其它适当电荷捕集电介质膜。
示范性实施例
在示范性实施例中，电荷存储层204包括金属点，电荷阻挡层206为HfO2，且控制电介质层208为Al2O3。图9A展示电荷阻挡层206(HfO2)与控制电介质层208(Al2O3)的组合控制电介质的能量(eV)相对于厚度(nm)的模拟曲线图900。图9B展示电流(A/cm2)相对于电场(V/cm)的模拟曲线图920。曲线图包括仅包括HfO2的组合控制电介质的曲线图线902及仅包括Al2O3的组合控制电介质的曲线图线904。对于曲线图线902及904两者，未指示势垒降低。图9A及图9B中的数据展示在金属与Al2O3的界面处包括HfO2薄层可将电子隧穿电流减少许多数量级。即使HfO2层小于1nm厚，也是如此。
图10A到图10C展示与类似于图2所示的栅极堆叠120的示范性栅极堆叠有关的曲线图1000、1010及1020。如图10B所示，对于13V的总P/E窗，擦除电压为大约-3.7V，且编程电压为大约9.3V。
图11A及图11B展示类似于图6所示的栅极堆叠120″的示范性栅极堆叠的编程电压及擦除电压的曲线图1100、1120。在此实例中，电荷存储层204由量子点形成，第一电荷阻挡层206由具有4nm的厚度的HfO2形成，控制电介质层208由12nm的厚度的Al2O3形成，且第二电荷阻挡层402由4nm的厚度的HfO2形成。如由图11A及图11B中的数据所指示，P/E线性窗为大约11.39V。
图11C及图11D分别展示类似于图6所示的栅极堆叠120″的示范性栅极堆叠的编程电压及擦除电压的曲线图1130及1140。在此实例中，电荷存储层204由量子点形成，第一电荷阻挡层206由具有4nm的厚度的HfO2形成，控制电介质层208由12nm的厚度的Al2O3形成，且第二电荷阻挡层402由8nm的厚度的HfO2形成。如由图11C及图11D中的数据所指示，P/E线性窗为大约12.76V。
图11E及图11F分别展示从包括类似于图6所示的栅极堆叠120″的四个示范性栅极堆叠的存储器装置的电荷保留测试所获得的曲线图1150及1160。根据栅极堆叠的第一实施例及第三实施例(1152、1156)，第一电荷阻挡层206由已经受氮化处理的厚度为2nm的HfO2形成；控制电介质层208包含厚度为16nm的Al2O3；且第二电荷阻挡层402由已经受氮化处理的厚度为2nm的HfO2形成。根据栅极堆叠的第二实施例及第四实施例(1154、1158)，第一电荷阻挡层206由已经受氮化处理的厚度为4nm的HfO2形成；控制电介质层208包含厚度为12nm的Al2O3；且第二电荷阻挡层402由已经受氮化处理的厚度为4nm的HfO2形成。在第一实施例及第二实施例(1152、1154)中，氮化处理需要氨(NH3)退火，接着需要在氮中的快速热退火(RTA)，且在第三实施例及第四实施例(1156、1158)中，氮化处理仅需要在氮中的RTA。已在250毫托的氨压力下在900℃下持续1h来进行氨退火，且已在950℃下在流动氮中持续20s来进行RTA。或者，可在氮等离子体中进行氮化处理。在经受氮化处理后，示范性实施例的第一电荷阻挡层206及第二电荷阻挡层402的全部或一部分可包括氧氮化铪(HfON)。
在包括SiO2隧道氧化物层的衬底上制备样本。图11E及图11F的实例中的四个示范性栅极堆叠的电荷存储层204包括金属纳米晶体，但或者，电荷存储层204可为氮化物层或多晶硅层，如先前所描述。在氮化物电荷存储层的情况下，如(例如)图2及图12所示的仅包括第一电荷阻挡层206及控制电介质层208的双层电介质结构可为有利的。
为了进行电荷保留测试，最初将包括示范性栅极堆叠的存储器装置编程到大约4V，且接着在250℃下持续高达24小时来进行烘烤(加热)。在这些条件下，存储器装置经受允许模拟在室温下在显著较长周期(例如，高达十年)内将发生的电荷损失的加速可靠性测试。
图11E展示作为以秒为单位的烘烤时间的函数的平带电压VFB，其中在开始时、在60秒之后、在600秒之后及在3,600秒(1小时)之后从每一存储器装置获得数据。包括在氨中氮化的栅极堆叠(第一实施例及第二实施例)的存储器装置展示最佳电荷保留。在这两个实施例之中，包括具有夹于两个2nm HfO2层之间的16nm Al2O3层的栅极堆叠(第一实施例；曲线1152)的存储器装置具有较高电荷保留，其中在250℃下在1h内具有约0.1V的电荷损失(ΔVFB)。包括夹于两个4nm HfO2层之间的12nm Al2O3层(栅极堆叠的第二实施例；曲线1154)的存储器装置展示第二最佳电荷保留，其中在250℃下在1h内具有约0.7V的电荷损失。
包括仅经受在氮中的RTA的栅极堆叠(第三实施例及第四实施例)的存储器装置展示较高电荷损失。在这两个实施例之中，包括具有夹于两个4nm HfO2层之间的12nm Al2O3层的栅极堆叠(第四实施例；曲线1158)的存储器装置具有所有四个装置的最低电荷保留，其中在250℃下在1h内具有约1V的电荷损失。具有夹于两个2nm HfO2层之间的16nm Al2O3层的栅极堆叠(曲线1156)的第三实施例展现在250℃下在1h内约0.8V的电荷损失。
现参看图11F，在250℃的相同测试温度下在24h周期内评估包括栅极堆叠的第一实施例的存储器装置的电荷保留，所述栅极堆叠包括夹于经受氨退火且接着经受RTA的两个2nm HfO2层之间的16nm Al2O3层。存储器装置展现在测试的持续时间内0.32V的电荷损失(ΔVFB)。
优选地，存储器装置展现在250℃下在24小时的周期内约0.5V或更小的电荷损失。此外，存储器装置优选地展现约85％或更大的电荷保留。更优选地，存储器装置展现约90％或更大的电荷保留。
发明人相信，在HfO2层中包括氮用以密化高K电介质，进而减少捕集器密度及电荷泄漏速率。数据指示层的厚度还在装置的电荷保留能力中起作用。优选地，控制电介质层208具有从约6倍于到约10倍于第一电荷阻挡层206及第二电荷阻挡层402的厚度的厚度。举例来说，可有利的是使控制电介质层208具有从约4nm到约18nm或从约8nm到约16nm的厚度，且使第一电荷阻挡层206及第二电荷阻挡层402中的每一者具有从约1nm到约6nm或从约1nm到约3nm的厚度。
在先前实例中，通过氮化通过原子层沉积或类似技术所沉积的氧化铪层来形成氧氮化物层。还预期，氧氮化物可包括除了铪以外的组分，且可通过氮化除了氧化铪以外的氧化物而形成。举例来说，氧氮化物可为通过氮化氧化硅所形成的氧氮化硅。一般来说，氧氮化物可包括组分M(MO2-yNy)，其中M选自由(例如)Hf、Si及Al组成的群组。除了氧及氢以外，氧氮化物还可包括一个以上组分(例如，M及M′)；举例来说，组分M可以浓度x而存在且M′可以浓度1-x而存在：MxM′1-xO2-yNy。根据此实施例，例如，M可为Hf且M′可为Si，且氧氮化物可为HfxSi1-xO2-yNy。
如果在沉积栅极堆叠的所有层之后进行氮化处理(例如，氨退火)，则第二电荷阻挡层402与第一电荷阻挡层206相比可包括过量的氮。因此，可有利的是在沉积第一电荷阻挡层206之后且在沉积第二电荷阻挡层402之前进行氮化处理，且接着在形成第二电荷阻挡层402之后重复氮化处理。通过使用此处理方法，第一电荷阻挡层208及第二电荷阻挡层402可含有类似量的氮。
举例来说，再次参看图6，可将HfO2层作为第一电荷阻挡层206而沉积于栅极堆叠120″的电荷存储层204上。在沉积额外层之前，可将装置放置于炉中且在约900℃下在(例如)250毫托的氨中持续1h来进行退火。由于此氮化处理，可从第一电荷阻挡层206的氧化物(HfO2)的某些或全部形成氧氮化物(HfON)。接着，可通过ALD或另一技术来沉积控制电介质层208(例如，Al2O3)及第二电荷阻挡层402(例如，HfO2)，且可重复氮化处理以从第二电荷阻挡层402的氧化物形成氧氮化物。举例来说，可使装置返回到炉中且如先前所描述在900℃下在氨中持续1h来进行退火。因此，可从第二电荷阻挡层402的HfO2的某些或全部以及从第一电荷阻挡层206的某些或全部获得HfON。作为最后步骤，还可有利的是将经氨退火的装置放置于管道中，所述管道经配置以用于使氮流动以在约1000℃的温度下持续约10秒到30秒来执行快速热退火(RTA)。RTA可有效用于将氢驱出栅极堆叠。在栅极堆叠仅包括邻近于控制电介质层的一个电荷阻挡层的情况下，一次以上氮化处理可能为不必要的。
如以上所描述，优选地在约900℃或更小的温度下进行氨退火。举例来说，可在约850℃或更小的温度下或在约800℃或更小的温度下进行退火。优选地，氨退火的温度为至少约750℃。氨退火的持续时间优选地为约60分钟，但在从约50分钟到约70分钟的范围内的任何时间均可适合于氮化处理。一般来说，可在比在氨中的炉退火高的温度及短的时间下进行在氨中的快速热退火。
在另一示范性实施例中，存储器装置的栅极堆叠可包括作为电荷存储层的氮化物层、作为控制电介质层的Al2O3层及作为电荷阻挡层的含铪化合物(例如，HfO2)。如图12所示，根据此实施例，电荷阻挡层206可形成于控制电介质层208上方且邻近于控制栅极118。如以上所提及，栅极堆叠可包括一个(或一个以上)其它电荷阻挡层，例如在控制电介质层下方且邻近于氮化物层的电荷阻挡层。图13展示擦除时间(x轴)相对于平带电压(y轴)的图表1300，其比较不具有一个(或一个以上)电荷阻挡层的常规栅极堆叠(参考标号1304)相对于以上所描述的使用作为电荷捕集层的氮化物层及经形成为邻近于控制电介质层(例如，Al2O3)的电荷阻挡层(例如，HfO2)的改进的栅极堆叠(参考标号1302)。图14展示在使用由图13中的参考标号1302所表示的改进的栅极堆叠的情况下的图表1400，其比较编程及擦除循环的数目(x轴)相对于平带电压(y轴)。图14展示在使用改进的栅极堆叠的情况下室温电荷保留映射时间(x轴)相对于平带电压(y轴)的图表。
如图13中首先展示，与仅包括Al2O3控制电介质层而不具有电荷阻挡层的常规栅极堆叠1304相比，包含形成于控制电介质层(例如，Al2O3)上方的电荷阻挡层(例如，HfO2)与氮化物电荷捕集层的改进的栅极堆叠1302的使用展示存储器P/E窗的增强(例如，大约2伏或更大)。具有改进的栅极堆叠的所述存储器装置具有大于约8伏的总P/E窗，相信所述P/E窗在使用氮化物层作为电荷捕集层的情况下为迄今为止的文献中所报告的最高P/E窗。此外，如图14的曲线图1400所示，在使用改进的栅极堆叠实施例的情况下，P/E窗在100,000次P/E循环之后不会展示显著漂移。并且，如图15的曲线图1500所示，在使用改进的栅极堆叠的情况下，在大于8V的P/E窗下保留电荷，且100,000次P/E循环不会使存储器装置的电荷保留特性降级。
在另一示范性实施例中，电荷阻挡层206为HfO2，且控制电介质层208为SiO2。图16A展示各种电介质层的能量(eV)相对于厚度(nm)的模拟曲线图1600，所述电介质层包括仅SiO2(数据线1602)、仅HfO2(数据线1604)及HfO2与SiO2的组合(数据线1606、1608、1612、1614)。图16B展示相同电介质层的福勒-诺德汉(Fowler-Nordheim)隧穿电流密度(A/cm2)相对于电场(V/cm)的模拟曲线图1610。所计算出的数据展示在导体(例如，具有4.8eV的功函数的金属)与SiO2之间的界面处包括HfO2薄层可将电子隧穿减少若干数量级。
在另一示范性实施例中，电荷阻挡层206为HfxSi1-xO2，且Hf的量(x)跨越电荷阻挡层的厚度(z)而变化，如图17A的曲线图1700所示。在此图中，Hf的量以非线性方式远离界面(z＝0)而减少。用以抑制电子隧穿的电荷阻挡层的最佳组合物及厚度取决于电场强度。针对20MV/cm的电场强度(ESiO2)而优化数据。图17B展示与HfO2层及SiO2层的势垒高度相比的具有变化Hf含量的HfxSi1-xO2层的势垒高度(eV)相对于离界面的距离(z)的模拟曲线图1710。类似地，图17C展示具有变化Hf含量的HfxSi1-xO2层的跨越层(z)的介电常数(ε)的变化的模拟曲线图1720。还展示HfO2层及SiO2层的介电常数。分别由参考标号1702、1704及1706表示HfxSi1-xO2、HfO2及SiO2的数据线。
图18中的曲线图1800展示对于给定电场强度来说HfxSi1-xO2层的最佳Hf含量(x)如何作为电压的函数而变化。
图19A的曲线图1900展示跨越以下组合物的电荷阻挡层/控制电介质层/电荷阻挡层结构的各种电场强度的最佳Hf含量(x)：HfxSi1-xO2/SiO2/HfxSi1-xO2。数据线1902、1904、1906及1908分别对应于15MV/cm、20MV/cm、25MV/cm及30MV/cm的电场强度。对于7nm的等效氧化物厚度(EOT)，最佳膜组合物在20MV/cm的电场强度下约略为Hf2/3Si1/3O2(4.5nm)/SiO2(5nm)/Hf2/3Si1/3O2(4.5nm)。
图19B的曲线图1910展示对于与图19A中相同的层结构及组合物来说且还对于SiO2、HfO2及HfO2(4nm)/SiO2(5.4nm)/HfO2(4nm)(分别为数据线1912、1914及1916)来说作为电场强度的函数的福勒-诺德汉隧穿电流密度。可通过使用组成分级电介质作为电荷阻挡层而将隧穿电流减少超过两个数量级。数据展示可在等效于SiO2中的2.5×107V/cm的电场强度的电场强度下将隧穿电流维持于小于约10-4A/cm2。因此，可使用经优化电荷阻挡层而将存储器装置的总动态线性范围扩展到±10V，其中Vg为约±25V。
图19C的曲线图1922及图19D的曲线图1930分别展示针对以上所提及的层结构及组合物的各种电场强度所计算的能带图。
使用文侧-克拉马西-布里元(Wentzel-Kramers-Brillouin，WKB)近似法来计算先前图式中所呈现的各种数据，其中ψ(x)表示隧道势垒中的波函数，且κ(z)表示波向量的虚数部分：
ψ ( x ) ~ exp [ - ∫ 0 κ ( z ) = 0 κ ( z ) dz ]
为了最小化隧穿电流ψ(x)，最大化
Figure BPA00001346413300223
Figure BPA00001346413300224
因此，针对每一V(z)而最大化
Figure BPA00001346413300231
对于包括组分A及B的材料M(其中x表示A的比例且(1-x)为B的比例，例如，M＝x×A+(1-x)×B)，可通过线性迭加来获得所需材料常数。举例来说，可从ε＝x×εA+(1-x)×εB获得材料M的介电常数ε。可从meff＝x×meff，A+(1-x)×meff，B获得材料M的有效质量meff。可从
Figure BPA00001346413300232
获得电子亲和力EF为费米能量(Fermi energy)。
相信，上述计算程序对于预测本文所描述的电介质层、栅极堆叠及/或存储器装置的行为是有用的；然而，此计算程序不应该用以限制本发明的范围。
多态存储器实施例
存储器装置可具有任何数目的存储器单元。在常规单位存储器单元中，存储器单元采取两个信息存储状态中的一者：“接通(on)”状态或“断开(off)”状态。“接通”或“断开”的二元条件界定一个信息位。因而，能够存储n个数据位的常规存储器装置需要(n个)单独存储器单元。
可每单元存储器装置使用单个位所存储的位的数目取决于存储器单元的数目。因此，增加存储器容量需要含有较多存储器单元的较大裸片大小，或使用改进的光刻技术来形成较小存储器单元。较小存储器单元允许在单一裸片的给定区域内放置较多存储器单元。
单位存储器单元的替代方案为多位或多态存储器单元，其可存储一个以上数据位。多位或多态快闪存储器单元可通过形成具有多个相异阈值电压电平(Vt1-n)的存储器单元而产生，如(例如)全文以引用的方式并入本文中的第5,583,812号美国专利中所描述。每一相异阈值电压电平(Vt1-n)对应于数据位集合的值，其中位的数目表示可存储于多态存储器单元中的数据的量。因此，多个二进制数据位可存储于同一存储器单元内。
可存储于多态存储器单元中的每一二进制数据值对应于阈值电压值或值范围，所述多态存储器单元在所述值范围内传导电流。多态存储器单元的多个阈值电压电平彼此分离足够量，使得可以明确方式来编程或擦除多态存储器单元的电平。经编程到存储器单元中的数据与单元的阈值电压电平之间的特定关系取决于针对多态存储器单元所采用的数据编码方案。
在编程多态存储器单元时，在足够时间周期内施加编程电压以将足够电荷存储于电荷存储层中，以将多态存储器单元的阈值电压移动到所要电平。此电平表示多态存储器单元的对应于经编程到多态存储器单元中的数据的编码的状态。
根据各种示范性实施例，多态存储器单元/装置的多个阈值电压电平可通过经电隔离的纳米粒子(例如图8所示)或邻接或非邻接金属(或硅)层(例如图7所示)而提供于电荷存储层204中。
在多位存储器单元的另一实施例中，如(例如)全文以引用的方式并入本文中的第5,768,192号美国专利中所描述，将电荷存储于存储器单元的在装置的源极区域及漏极区域附近的相反侧上的两个物理上相异区域中的不导电电荷捕集层(例如，氮化物层)中。通过显影单元中的对称且可互换的源极区域及漏极区域，形成两个非相互作用的物理上相异电荷存储区域，其中每一区域在物理上表示直接映射到存储器阵列的一个信息位且每一单元进而含有两个信息位。在前向方向上执行单元的编程，其包括利用热电子注射而将电荷注射到栅极内的电荷捕集材料中持续足够持续时间，使得电荷变得不对称地捕集于电荷捕集材料中，电荷经注射直到栅极的阈值电压达到预定电平为止。接着，在编程单元的反向方向上读取单元。如(例如)全文以引用的方式并入本文中的第2004/0130941号美国申请公开案中所描述，此类型的多位存储器单元还可扩展到使用离散金属纳米晶体作为电荷存储媒体的电荷存储层存储器装置。
本发明的发明人还已发现，可使用胶状金属纳米晶体来实现使用如以上所描述的不对称电荷存储的多位存储(例如，如第6,586,785号美国专利以及第11/147,670号及第11/495,188号美国申请案中所描述)。所述胶状金属点(例如，在使用PVD或CVD的其它经沉积纳米晶体上方)的大小及均一性的更严厉控制具有以下优点：在选择性地对纳米晶体的在装置的源极及/或漏极附近的小部分进行充电以产生充电不对称时，通过最小化邻近点之间的横向电荷传导来放宽对阈值扩展的要求。
本文所描述的装置及方法的使用的显著特征在于，其可使用(例如)用于产生如本文所描述的多态存储器的常规技术中的任一者来实现多个位在单一装置中的可靠存储。使用经由例如多电平方法等上述方法所实现的多位存储的常规快闪存储器遭受对阈值扩展的控制的严格要求。然而，本发明的示范性实施例可通过提供大编程/擦除窗(大约(例如)8伏或更大，或12伏或更大)、增加的编程/擦除速度及优良电荷保留来克服常规快闪存储器装置的许多限制。这可允许各种阈值电压状态彼此之间的更大分离，使得可以明确方式来编程或擦除多态存储器单元的电平。
本发明的实施例还可通过(例如)将电荷存储于电荷存储层中的两个不同存储位置中的每一者中且进一步添加使用(例如)如上文所描述的多个电压阈值电平而将不同量或电荷状态存储于两个位置中的每一者中的能力来进一步实现每单元多个位(例如，三个或三个以上(例如，四个)位)的存储。电荷存储层可为(例如)纳米晶体层或不导电氮化物层，如上文所描述。通过将四个不同量的电荷存储于每一位置处，存储器装置可进而存储电荷的4×4＝16个不同组合，从而提供每单元四个位的当量。在不危及电荷保留的情况下由本文所描述的教示所提供的编程/擦除窗的增强可通过提供存储媒体中的电荷的注射及检测的较大灵活性及对阈值扩展的放宽要求来进一步实现多位存储能力。
可根据众所周知的半导体制造技术来组装本文所描述的示范性实施例。图20展示提供用于形成电子装置(例如，存储器装置)的示范性程序的流程图2000。流程图2000经提供用于说明性目的，而不希望是限制性的。基于以下论述，相关领域的技术人员将容易明白另外结构及操作实施例。不必以所示次序来遵循流程图2000的程序。
流程图2000始于在衬底中形成源极区域(2002)。举例来说，如图1所示，源极区域112可形成于衬底102中。源极区域112可根据常规掺杂或其它技术而形成。此外，在示范性实施例中，源极触点104可根据常规沉积或其它技术而形成于源极区域112上。
接下来，可在衬底中形成漏极区域(2004)。举例来说，如图1所示，漏极区域116可形成于衬底102中。漏极区域116可根据常规掺杂或其它技术而形成。此外，在实施例中，漏极触点106可根据常规沉积或其它技术而形成于漏极区域116上。
可在衬底上形成隧穿电介质层(2006)。举例来说，如图2及图6所示，隧穿电介质层202可形成于衬底102的沟道区域114上。隧穿电介质层202可根据常规氧化物生长或其它技术而形成。
可在隧穿电介质层上形成电荷存储层(2008)。举例来说，如图2及图6所示，电荷存储层204可形成于隧穿电介质层202上方。在示范性实施例中，电荷存储层204直接形成于隧穿电介质层202上。在另一实施例中，电荷存储层204形成于例如图3所示的势垒层302等中间层上，所述中间层形成于隧穿电介质层202上。
电荷存储层204可为金属或半导体材料层(连续或非连续)或粒子层，例如以上进一步所描述。电荷存储层204可通过沉积技术而形成，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)，或本文在别处所描述或以另外方式已知的其它技术。
可在电荷存储层上形成电荷阻挡层(2010)。举例来说，如图2及图6所示，电荷阻挡层206形成于电荷存储层204上方。电荷阻挡层206可根据本文在别处所描述或以另外方式已知的任何沉积技术(例如，通过原子层沉积)而形成。在示范性实施例中，如以上所描述，可掺杂电荷阻挡层206。此外，在另一示范性实施例中，如以上所描述，可将电荷阻挡层206形成为梯度或形成为具有多个层。
原子层沉积可尤其适合于形成包括组合物梯度或多个层的电荷阻挡层206。举例来说，为了形成由具有浓度跨越电荷阻挡层206的厚度而变化的组分的电介质材料构成的电荷阻挡层206，可使用第一化学物的第一前驱体来沉积电介质材料的一个或一个以上第一单层，且接着，可使用第二化学物的第二前驱体来沉积电介质材料的一个或一个以上第二单层，且接着，可使用第三化学物的第三前驱体来沉积电介质材料的一个或一个以上第三单层，等等。换句话说，可使用不同前驱体来进行一个或一个以上单层的连续沉积，以便形成包括组合物梯度或多个层的电荷阻挡层206。还预想，可最初沉积均一组合物的电荷阻挡层206，且接着可使用快速热退火(RTA)以实现组成分级层的效果。
可在电荷阻挡层上形成控制电介质层(2012)。举例来说，如图2及图6所示，控制电介质层208形成于电荷阻挡层206上方。控制电介质层208可根据本文在别处所描述或以另外方式已知的任何沉积技术(例如，通过原子层沉积)而形成。
可在控制电介质层上方形成第二电荷阻挡层(2014)。如图6所示，第二电荷阻挡层402形成于控制电介质层208上方。第二电荷阻挡层402可根据本文在别处所描述或以另外方式已知的任何沉积技术(例如，原子层沉积)而形成。在实施例中，以类似于第一电荷阻挡层206的方式，可掺杂第二电荷阻挡层402。此外，在实施例中，以类似于第一电荷阻挡层206的方式，可将第二电荷阻挡层402形成为梯度或形成为具有多个层。
未必在所有实施例中均形成第二电荷阻挡层402。举例来说，图2展示不包括第二电荷阻挡层的栅极堆叠120。在另一实例中，如图11所示，栅极堆叠120可包括在控制电介质层208上的电荷阻挡层206，且可不形成第二电荷阻挡层。
可在栅极堆叠上方形成控制栅极(2016)。举例来说，如图2所示，栅极触点118形成于栅极堆叠120的控制电介质层208上方。如图6所示，栅极触点118形成于栅极堆叠120″的第二电荷阻挡层402上方。栅极触点118可根据常规沉积技术或其它技术而形成于栅极堆叠120及120″上。
本文已描述了用于例如可具有增强的特性的存储器装置的改进的电子装置的方法、系统及设备，所述增强的特性包括增加的电荷保留、增强的存储器编程/擦除窗、改进的可靠性及稳定性，以及单态或多态(例如，两位、三位或四位)操作的可行性。
已揭示了非易失性存储器装置中的多层控制电介质(例如，双层或三层控制电介质)的使用。多层控制电介质可在其中包括高k电介质材料(例如，氧化铝(Al2O3)、氧化铪(HfO2)及/或氧化铝铪(HfAlOx，其中x为正整数，例如，1、2、3、4等等)的混合膜)的组合。
已描述了用于存储器装置的双重控制电介质层，包括(例如)Al2O3的控制电介质层及HfO2(或Hf1-xAlxOy，其中x为介于0与1之间的正数，且y为正数，例如，HfAlO3)的电荷阻挡层。HfO2层可提供高效电荷阻挡层以在存储器装置的编程操作期间阻隔电子电流从电荷存储层流动到控制栅极。
还已揭示了用于存储器装置的双重控制电介质层，包括(例如)Al2O3的控制电介质层及在控制电介质与控制栅极之间的含铪化合物(例如，HfO2)层。HfO2层可在擦除操作期间抑制来自存储器装置的控制栅极的可导致较大过度擦除电压的隧穿电流。
还已揭示了用于存储器装置的双重控制电介质层，包括(例如)Al2O3的控制电介质层及在控制电介质与电荷存储层之间的含铪化合物(例如，HfO2)层。HfO2层可在编程操作期间抑制从存储器装置的电荷存储层到控制栅极的隧穿电流。
还已描述了用于存储器装置的三重控制电介质层。举例来说，三重控制电介质层可包括邻近于装置的电荷存储层的例如HfO2(或Hf1-xAlxOy，其中x为介于0与1之间的正数，且y为正数，例如，HfAlO3)等第一含铪化合物层、邻近于存储器装置的控制栅极的例如HfO2等第二含铪化合物层，及在第一HfO2层与第二HfO2层之间的Al2O3层。第二HfO2层可在存储器装置的擦除操作期间阻隔从控制栅极到电荷存储层的电子电流。
电荷阻挡层的单层或双层的厚度可保持极薄，同时仍高效地阻隔电流流动。举例来说，在实施例中，厚度小于约10nm，例如，小于约5nm，例如，小于约4nm。在另一实例实施例中，厚度小于约2nm。优选地，厚度大于约0.1nm。
所述双层或三层控制电介质的使用可提供实现极大编程/擦除窗(例如，大约至少8伏或更大，例如，约9伏，例如，约10伏，例如，约11伏，例如，约12伏或更大)的非预期结果，同时仍提供优良电荷保留及编程/擦除速度，这在按比例缩小到较小节点大小的情况下制作可靠的多位/单元存储器装置时为重要的。此外，电荷阻挡层可在编程、擦除及读取操作期间显著地减少流动通过控制电介质的电流的量，这可实现可在不具有操作电压的显著漂移的情况下承受大量编程/擦除循环的快闪存储器装置。
在示范性实施例中，各种高k电介质材料(例如，Gd2O3、Yb2O3、Dy2O3、Nb2O5、Y2O3、La2O3、ZrO2、TiO2、Ta2O5、SrTiO3、BaxSn1-xTiO3、ZrxSi1-xOy、HfxSi1-xOy、HfxSi1-xO2-yNy、AlxZr1-xO2或Pr2O)可用于电荷阻挡层。
本文还已描述了包括跨越电荷阻挡层的厚度的组合物梯度的电荷阻挡层。举例来说，电荷阻挡层可由电介质材料制成，且电介质材料的至少一个组分的量可跨越电荷阻挡层的厚度而变化。举例来说，组分可为铪或氧化铪。根据示范性实施例，具有组合物梯度的电荷阻挡层可由例如HfxAl1-xOy、HfxSi1-xOy、ZrxSi1-xOy、BaxSr1-xTiOy及AlxZr1-xOy等多组分氧化物形成。根据示范性实施例，多组分氧化物可包括氮(例如，HfxSi1-xO2-yNy)。具有组合物梯度的电荷阻挡层可安置于电荷存储层与控制电介质层之间，或安置于控制电介质层与存储器装置的栅极触点之间。根据某些示范性实施例，栅极堆叠可包括第一电荷阻挡层及第二电荷阻挡层两者。如本文所描述，一个或两个电荷阻挡层可具有组合物梯度。
结论
尽管以上已描述了本发明的各种实施例，但应理解，其仅借助于实例而非限制进行呈现。相关领域的技术人员将容易明白，在不脱离本发明的精神及范围的情况下，可在其中进行形式及细节的各种改变。因此，本发明的幅度及范围不应由上述示范性实施例中的任一者限制，而是应仅根据所附权利要求书及其等效物进行界定。

Claims (49)

1.一种存储器装置的栅极堆叠，所述栅极堆叠包含：
在隧穿电介质层上的电荷存储层；
在所述电荷存储层上的第一电介质层，所述第一电介质层包含高k电介质材料；
在所述第一电介质层上的第二电介质层，所述第二电介质层包含SiO2；
在所述第二电介质层上的第三电介质层，所述第三电介质层包含SiN；
在所述第三电介质层上的第四电介质层，所述第四电介质层包含SiO2；及
在所述第四电介质层上的第五电介质层，所述第五电介质层包含高k电介质材料。
2.根据权利要求1所述的栅极堆叠，其中所述电荷存储层包含纳米晶体。
3.根据权利要求2所述的栅极堆叠，其中所述纳米晶体包含钌纳米晶体。
4.根据权利要求1所述的栅极堆叠，其中所述电荷存储层包含连续浮动栅极。
5.根据权利要求1所述的栅极堆叠，其中所述第二、第三及第四电介质层中的每一者具有约3nm或更小的厚度。
6.根据权利要求1所述的栅极堆叠，其中所述第一电介质层及所述第五电介质层中的每一者具有约4nm或更小的厚度。
7.根据权利要求6所述的栅极堆叠，其中所述第一电介质层及所述第五电介质层中的每一者具有约2nm或更小的厚度。
8.根据权利要求1所述的栅极堆叠，其中所述第一电介质层及所述第五电介质层包含铪及锆中的一者。
9.根据权利要求8所述的栅极堆叠，其中所述第一电介质层及所述第五电介质层中的至少一者包含HfO2及ZrO中的一者。
10.根据权利要求1所述的栅极堆叠，其中所述第一电介质层及所述第五电介质层中的至少一者包含金属硅酸盐。
11.根据权利要求10所述的栅极堆叠，其中所述金属硅酸盐选自由HfxSi1-xOy、ZrxSi1-xOy及AlxSi1-xOy组成的群组，其中x为介于0与1之间的正数，且y为正数。
12.根据权利要求1所述的栅极堆叠，其进一步包含厚度为约1nm或更小的第六电介质层，所述第六电介质层安置于以下各项中的至少一者之间：(a)所述第一电介质层与所述第二电介质层；及(b)所述第四电介质层与所述第五电介质层。
13.根据权利要求12所述的栅极堆叠，其中所述第六电介质层包含氧化铝。
14.根据权利要求1所述的栅极堆叠，其中所述存储器装置展现在250℃的温度下在60分钟的周期内不大于约0.1V的电荷损失。
15.一种存储器装置的栅极堆叠，所述栅极堆叠包含：
在隧穿电介质层上的电荷存储层，所述电荷存储层包含局域化电荷捕集器；
在所述电荷存储层上的第一电介质层，所述第一电介质层包含SiO2；
在所述第一电介质层上的第二电介质层，所述第二电介质层包含SiN；
在所述第二电介质层上的第三电介质层，所述第三电介质层包含SiO2；及
在所述第三电介质层上的第四电介质层，所述第四电介质层包含高k电介质材料。
16.根据权利要求15所述的栅极堆叠，其中所述电荷存储层包含氮化物层。
17.根据权利要求15所述的栅极堆叠，其中电荷存储层包含纳米晶体。
18.根据权利要求17所述的栅极堆叠，其进一步包含安置于所述电荷存储层与所述第一电介质层之间的第五电介质层，所述第五电介质层包含高k电介质材料。
19.根据权利要求18所述的栅极堆叠，其中所述第五电介质层包含HfO2及ZrO2中的一者。
20.根据权利要求18所述的栅极堆叠，其中所述第五电介质层包含金属硅酸盐，所述金属硅酸盐选自由HfxSi1-xOy、ZrxSi1-xOy及AlxSi1-xOy组成的群组，其中x为介于0与1之间的正数，且y为正数。
21.根据权利要求15所述的栅极堆叠，其中所述第四电介质层包含HfO2及ZrO2中的一者。
22.根据权利要求15所述的栅极堆叠，其中所述第四电介质层包含金属硅酸盐，所述金属硅酸盐选自由HfxSi1-xOy、ZrxSi1-xOy及AlxSi1-xOy组成的群组，其中x为介于0与1之间的正数，且y为正数。
23.根据权利要求15所述的栅极堆叠，其进一步包含厚度为约1nm或更小的第六电介质层，所述第六电介质层安置于所述第三电介质层与所述第四电介质层之间。
24.根据权利要求23所述的栅极堆叠，其中所述第六电介质层为Al2O3。
25.一种存储器装置的栅极堆叠，所述栅极堆叠包含：
在隧穿电介质层上的电荷存储层，所述电荷存储层包含纳米晶体；
在所述电荷存储层上的第一电荷阻挡层，所述第一电荷阻挡层包含铪；
控制电介质层，其包括：在所述第一电荷阻挡层上的第一氧化物层；在所述第一氧化物层上的氮化物层；及在所述氮化物层上的第二氧化物层；及
在所述控制电介质层上的第二电荷阻挡层，所述第二电荷阻挡层包含铪。
26.根据权利要求25所述的栅极堆叠，其中所述隧穿电介质层包含SiO2，
其中所述纳米晶体包含Ru，
其中所述第一电荷阻挡层包含HfO2，
其中所述第一氧化物层包含SiO2，
其中所述氮化物层包含SiN，
其中所述第二氧化物层包含SiO2，且
其中所述第二电荷阻挡层包含HfO2。
27.一种存储器装置的栅极堆叠，所述栅极堆叠包含：
在隧穿电介质层上的电荷存储层，所述电荷存储层包含局域化电荷捕集器；
在所述电荷存储层上的第一电介质层，所述第一电介质层包含具有第一介电常数的第一氧氮化物；
在所述第一电介质层上的第二电介质层，所述第二电介质层包含具有第二介电常数的氧化物；及
在所述第二电介质层上的第三电介质层，所述第三电介质层包含具有第三介电常数的第二氧氮化物，
其中所述第一及第三介电常数大于所述第二介电常数。
28.根据权利要求27所述的栅极堆叠，其中所述存储器装置展现在250℃的温度下在24小时的周期内约5V或更小的电荷损失。
29.根据权利要求27所述的栅极堆叠，其中所述第二电介质层具有从约8nm到约16nm的厚度。
30.根据权利要求27所述的栅极堆叠，其中所述第一及第三电介质层中的每一者具有从约1nm到约6nm的厚度。
31.根据权利要求27所述的栅极堆叠，其中所述第一及第三电介质层包含氧氮化铪及氧氮化硅中的至少一者。
32.根据权利要求27所述的栅极堆叠，其中所述第二电介质层包含氧化铝。
33.根据权利要求27所述的栅极堆叠，其中所述局域化电荷捕集器为金属纳米晶体。
34.根据权利要求27所述的栅极堆叠，其中所述第一电介质层包括比所述第三电介质层低的氮浓度。
35.根据权利要求27所述的栅极堆叠，其中所述存储器装置展现在250℃的温度下在24小时的周期内约85％或更大的电荷保留。
36.根据权利要求35所述的栅极堆叠，其中所述存储器装置展现在所述250℃的温度下在所述24小时的周期内约90％或更大的电荷保留。
37.一种存储器装置的栅极堆叠，所述栅极堆叠包含：
在隧穿电介质层上的电荷存储层，所述电荷存储层包含多晶硅；
在所述电荷存储层上的第一电介质层，所述第一电介质层包含具有第一介电常数的第一氧氮化物；
在所述第一电介质层上的第二电介质层，所述第二电介质层包含具有第二介电常数的氧化物；及
在所述第二电介质层上的第三电介质层，所述第三电介质层包含具有第三介电常数的第二氧氮化物，
其中所述第一及第三介电常数大于所述第二介电常数，且其中所述存储器装置展现在250℃的温度下在24小时的周期内约85％或更大的电荷保留。
38.一种存储器装置的栅极堆叠，所述栅极堆叠包含：
在隧穿电介质层上的电荷存储层，所述电荷存储层包含氮化物；
在所述电荷存储层上的第一电介质层，所述第一电介质层包含氧化物；及
在所述第一电介质层上的第二电介质层，所述第二电介质层包含氧氮化物，
其中第二介电常数大于第一介电常数，且所述存储器装置展现在250℃的温度下在24小时的周期内约85％或更大的电荷保留。
39.一种制作存储器装置的栅极堆叠的方法，所述方法包含：
在衬底上方形成隧穿电介质层；
在所述隧穿电介质层上方形成包含局域化电荷捕集器的电荷存储层；
在所述电荷存储层上方形成包含第一氧化物的第一电介质层；
在所述第一电介质层上方形成包含第二氧化物的第二电介质层；
在所述第二电介质层上方形成包含第三氧化物的第三电介质层；
从所述第一氧化物及所述第三氧化物中的至少一者形成氧氮化物。
40.根据权利要求39所述的方法，其中从所述第一氧化物及所述第三氧化物中的至少一者形成的所述氧氮化物包含Hf。
41.根据权利要求39所述的方法，其中从所述第一氧化物及所述第三氧化物中的至少一者形成的所述氧氮化物包含Si。
42.根据权利要求39所述的方法，其中形成所述氧氮化物包含将所述第一氧化物及所述第三氧化物中的至少一者暴露到氮等离子体。
43.根据权利要求39所述的方法，其中形成所述氧氮化物包含在约900℃或更低的温度下在氨中对所述第一氧化物及所述第三氧化物中的至少一者进行退火。
44.根据权利要求43所述的方法，其中将所述在氨中的退火进行从约50分钟到约70分钟的持续时间。
45.根据权利要求43所述的方法，其中在约800℃或更低的温度下进行所述在氨中的退火。
46.根据权利要求43所述的方法，其中在形成所述第三电介质层之前进行所述第一氧化物的所述退火，且在形成所述第三电介质层之后进行所述第三氧化物的所述退火，在从所述第三氧化物形成所述氧氮化物之前从所述第一氧化物形成所述氧氮化物。
47.根据权利要求43所述的方法，其中在所述第三电介质层的所述形成之后同时进行所述第一氧化物的所述退火及所述第三氧化物的所述退火，在从所述第三氧化物形成所述氧氮化物时从所述第一氧化物形成所述氧氮化物。
48.根据权利要求39所述的方法，其进一步包含在从所述第一氧化物形成所述氧氮化物及从所述第三氧化物形成所述氧氮化物之后在氮中的快速热退火。
49.根据权利要求48所述的方法，其中将所述快速热退火在约1000℃的温度下进行约10秒到30秒。
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