JP2004228457A - 半導体装置の製造方法及び半導体基板の酸化方法 - Google Patents
半導体装置の製造方法及び半導体基板の酸化方法 Download PDFInfo
- Publication number
- JP2004228457A JP2004228457A JP2003016968A JP2003016968A JP2004228457A JP 2004228457 A JP2004228457 A JP 2004228457A JP 2003016968 A JP2003016968 A JP 2003016968A JP 2003016968 A JP2003016968 A JP 2003016968A JP 2004228457 A JP2004228457 A JP 2004228457A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- oxide film
- dichloroethylene
- dce
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】半導体基板に形成されたトレンチを酸化する際、ジクロロエチレンを所定の重量%で含む酸素雰囲気中で、酸化することにより、トレンチのコーナー部分における厚さが他の部分の厚さよりも厚い酸化膜を形成することができ、これによって、絶縁破壊特性を改善した半導体装置を得ることができる。
【選択図】 図9
Description
【発明の属する技術分野】
本発明は、STI(shallow Trench Isolation)エッジを備えた半導体装置の製造方法に関し、更に、半導体基板内に形成されたトレンチを酸化する方法に関する。
【0002】
【従来の技術】
従来、DRAM等の半導体装置では、シリコン基板の一表面に、STI技術を使用して、絶縁物を充填されたトレンチによって囲まれた素子領域を形成し、当該素子領域内に、ソース及びドレイン領域を有するMOSトランジスタが形成されると共に、これら素子領域上に、ゲート電極、キャパシタ、配線層が形成されている。このような半導体装置を製造する場合、シリコン基板に形成されたトレンチに絶縁物を充填することによってSTI領域を形成した後、トレンチ近傍のシリコン基板上に残っている絶縁膜を除去し、トレンチ近傍の半導体基板上にゲート酸化膜及びゲート電極が形成される。このような半導体装置は、トレンチに充填された絶縁膜上に、隣接する領域から、ゲート電極が延在するパターンを有する構成を有している。
【0003】
前述した半導体装置は、STI領域のエッジがゲート絶縁膜及びゲート電極に隣接した構成となる。このような構成の半導体装置のTZDB(Time Zero Dielectric Breakdown)特性を評価すると、6nmの厚さを有するゲート絶縁膜では、8V以下の電圧(即ち、13.3MV/cm以下の電界強度)で絶縁破壊が多々生じることが判明した。一方、STIエッジを有していないパターンでは、上記した電圧を印加しても、TZDB特性の絶縁破壊が発生しないことから、絶縁破壊はSTIエッジに起因しているものと推測された。
【0004】
この推測の下に、STIエッジを鋭意観測すると、トレンチ内に残されている絶縁膜のうち、トレンチのエッジを形成する部分が絶縁膜の他の部分に比較して薄くなっていることが観測された。
【0005】
そこで、トレンチ及び絶縁膜の形成方法について検討を行った。この場合、トレンチはシリコン基板をSTIドライエッチによってエッチングすることによって形成され、また、トレンチ内に埋設される絶縁物は、上記エッチング及び洗浄工程後、水素と酸素を燃焼させて生成した水分によってトレンチ内部を酸化すること、及び、CVD酸化膜によって形成されていた。
【0006】
一方、特開2000−269499(以下、引用文献1と呼ぶ)では、PチャネルパワーMOSFETのトレンチ上部コーナーに被着されたゲート酸化膜が、平坦部またはトレンチ側壁における厚さよりも薄くなることが指摘されている。更に、薄くなったコーナー部の酸化膜に対して、電界が集中してゲート絶縁膜の絶縁破壊が生じることも指摘されている。
【0007】
このようなゲート絶縁膜の絶縁破壊を防止するために、引用文献1は、トレンチのコーナー部に位置するゲート絶縁膜の膜厚をトレンチの他の部分の膜厚よりも厚くしたMOSFETを提案している。また、引用文献1は、コーナー部に膜厚の厚いゲート絶縁膜を形成するために、トレンチのコーナー部に隣接するシリコン基板領域における不純物濃度を他の部分に於ける不純物濃度よりも局部的に高濃度にすることを開示している。このように、高濃度の不純物を含む領域をRIE(Reactive Ion Etching)によりエッチングし、トレンチを形成し、当該トレンチを塩酸希釈酸化法によりゲート酸化膜を形成した場合、高濃度に不純物を含む領域には、約2倍程度の厚さを有する酸化膜が形成されることを指摘している(0031段落)。
【0008】
次に、特開平6−267938号公報(以下、引用文献2と呼ぶ)には、シリコン基板に高品質のシリコン酸化膜を形成するために、酸化性雰囲気に、2〜8重量%のトランス1,2ジクロロエチレンを添加する酸化膜形成方法が記載されている。この方法では、トランス1,2ジクロロエチレンを添加することにより、重金属及びアルカリイオン等の不純物をゲッタリングできることが示されている。
【0009】
更に、特開昭63−316440号公報(以下、引用文献3と呼ぶ)には、シリコン基板にリアクティブイオンエッチングによってトレンチを形成する際、エッチングガスとして、塩素と酸素の混合ガスを使用することによって、四塩化炭素等のように、炭素を含むガスによるエッチングにおいて、炭素の析出によって生じていたトレンチの底荒れ、側壁荒れ等を防止できることが開示されている。
【0010】
また、特開平11−274288号公報(以下、引用文献4と呼ぶ)には、トレンチに隣接した活性領域に生じる角部に対する電界集中を防止するために、活性領域の端部を丸めること(0006段落)が記載されている。更に、引用文献4は、活性領域、及び、トレンチに隣接した酸化膜領域の鋭角形状部分を無くすために、活性領域端の角部を丸めると共に、多結晶シリコン膜側への這い上がりを持たせるために熱酸化を行うことを提案している。この場合、トレンチ及び活性領域には、バーズビーク状に突出した突出部分を有するシリコン酸化膜が形成され、この突出部分の下側に活性領域の角部が位置付けられ、その上面側において角部より内側に後退する丸くえぐられた凹部が形成されている(0022段落)。また、引用文献4は、トレンチ及び活性領域上にバーズビーク状のシリコン酸化膜を形成する方法として、1100℃のドライ酸化を用いること、及び、1000℃以上、例えば、1100℃のHCl酸化を使用できることも開示している(0023段落)。
【0011】
【特許文献1】
特開2000−269499号公報(0031段落)
【0012】
【特許文献2】
特開平6−267938号公報
【0013】
【特許文献3】
特開昭63−316440号公報
【0014】
【特許文献4】
特開平11−274288号公報
【0015】
【発明が解決しようとする課題】
ここで、引用文献1〜4を更に検討すると、引用文献1は、PチャネルパワーMOSFETを製造する方法を開示しているだけで、深さの浅いSTI領域を有するMOSトランジスタについては何等検討されていない。即ち、引用文献1は、深いトレンチを備えたMOSFETにおいて、トレンチのコーナー部に近い領域だけに高濃度の不純物領域を形成した後、この高濃度不純物領域上に厚いゲート酸化膜を塩酸希釈酸化法によって形成し、これによって、トレンチのコーナー部に厚い酸化膜を形成できることを明らかにしている。換言すれば、引用文献1はトレンチコーナー部の不純物濃度と塩酸希釈酸化法との組み合わせによって、コーナー部に厚い酸化膜を設ける方法を開示している。
【0016】
このことからも明らかな通り、引用文献1は、高濃度不純物領域を形成できない程度に、トレンチの深さが浅い場合の酸化膜形成方法及び不純物濃度の高い領域を使用しないで、局部的に厚い酸化膜を形成する方法について、何等示唆していない。
【0017】
更に、引用文献2は、トランス1,2ジクロロエチレンを使用した酸化膜形成方法を開示しているだけで、トレンチを形成した場合、酸化膜の一部のみを局部的に厚くする方法については、何等、指摘していない。また、引用文献2では、0.5〜1.4nmの膜厚を有する自然酸化膜を除去し、更に、高品質のシリコン酸化膜を形成するために、酸化雰囲気中のジクロロエチレンの含有量を2.0〜14重量%にすることが提案されているが、トレンチ内部に形成された酸化膜については、何等、検討されていない。
【0018】
また、引用文献3は、炭素を含むガスによるエッチングでトレンチを形成した場合の欠点を除去するために、炭素を含むガスの代わりに、塩素及び酸素ガスによってエッチングすることによってトレンチを形成する方法を開示している。このエッチングの際、トレンチ側壁には、二酸化シリコンを主成分とする堆積物が堆積され、当該堆積物はフッ酸により除去されている(第3頁、上段右欄及び下段左欄)。しかし、引用文献3は、塩素及び酸素ガスによってトレンチを形成し、堆積物を除去した後における処理について言及していない。特に、引用文献3は、炭素を含むガスの代わりに、塩素及び酸素ガスによる酸化膜形成を提案しており、例えば、ジクロロエチレン(DCE)等のように、炭素を含む場合における解決法については全く開示していない。
【0019】
次に、引用文献4は素子領域の上部位置における角部を酸化によって丸くすること、及び、トレンチ内に熱酸化によって素子領域表面よりも突出したシリコン酸化膜を埋込むことを提案している。しかしながら、引用文献4は、一回の酸化膜の形成によって局部的に厚さの異なる酸化膜を形成する方法及びSTI領域内部における酸化膜の膜厚の変化について指摘されていないし、また、HCl酸化の濃度等、酸化膜形成に必要な条件については、何等、記載されていない。
【0020】
本発明の目的は、一回の酸化によって意図的に局部的に厚さの異なる酸化膜を形成する半導体装置の製造方法を提供することである。
【0021】
本発明の具体的な目的は、STI領域を備えた構成の半導体装置に適用して、当該STI領域の存在によって生じるTZDB特性の劣化の原因を究明し、TZDB特性を改善できる半導体装置の製造方法を提供することである。
【0022】
本発明の他の目的は、ゲート絶縁膜に15MV/cm以上の電界強度の電界が印加されても絶縁破壊の生じないSTI領域を備えた半導体装置の製造方法を提供することである。
【0023】
本発明の更に他の目的は、トレンチ内壁に酸化膜を形成した場合、トレンチ上部のコーナー部における酸化膜の角度をなだらかにし、この結果、半導体領域のコーナー部を丸くすることができる半導体基板の酸化方法を提供することである。
【0024】
【課題を解決するための手段】
本発明の一態様によれば、半導体領域にエッチングによりトレンチを形成し、当該トレンチ内に絶縁物を充填したSTI領域を有する半導体装置の製造方法において、ジクロロエチレン(DCE)を用意する工程と、前記トレンチ内を前記ジクロロエチレンによりハロゲン酸化し、当該ハロゲン酸化により前記トレンチの開口上端部に隣接する半導体領域のコーナー部の角度を、ハロゲン酸化される前に比較して丸める工程とを有することを特徴とする半導体装置の製造方法が得られる。
【0025】
本発明の別の態様によれば、前記ジクロロエチレンによるハロゲン酸化により、前記トレンチ内には、前記トレンチの開口上端部から前記トレンチの底部まで、漸次薄くなるような絶縁膜が形成されることを特徴とする半導体装置の製造方法が得られる。
【0026】
本発明の更に他の態様によれば、前記ジクロロエチレンの酸素雰囲気中における濃度は、重量%で0.45%から1.97%の範囲にあることを特徴とする半導体装置の製造方法が得られる。
【0027】
本発明の別の態様によれば、前記ハロゲン酸化後、前記トレンチ内に、絶縁物を充填する工程を含むことを特徴とする半導体装置の製造方法が得られる。
【0028】
本発明の更に他の態様によれば、半導体領域にエッチングによりトレンチを形成し、当該トレンチ内に絶縁物を充填したSTI領域を有する半導体基板の酸化方法において、ジクロロエチレン(DCE)を用意する工程と、前記トレンチ内を前記ジクロロエチレンによりハロゲン酸化し、当該ハロゲン酸化により前記トレンチの開口上端部(即ち、開口エッジ)に隣接する半導体領域のコーナー部における酸化膜の厚さをトレンチ内の他の部分の酸化膜の厚さよりも厚くする工程とを有することを特徴とする半導体基板の酸化方法が得られる。
【0029】
更に、本発明の態様によれば、キャリャガスとして窒素を使用し、当該窒素によりバブリングすることによって前記ジクロロエチレン(DCE)を気化させた後、酸素と共に、前記トレンチを形成した半導体基板を収容した炉内に導入する工程を有し、前記炉内酸素雰囲気中の前記ジクロロエチレンの含有量は前記炉内に導入される酸素の重量と、前記バブリングにより炉内に導入されるDCEの重量との間の重量%によって決定されることを特徴とする半導体基板の酸化方法が得られる。この場合、前記酸素の重量と前記DCEの重量との割合を示す前記重量%は、0.45%〜1.97%の範囲にあることが好ましい。
【0030】
【発明の実施の形態】
図1乃至図7を参照して、本発明の一実施の形態に係る半導体装置の製造方法を工程順に説明する。ここでは、半導体装置としてDRAMを製造する場合を例にとって説明する。図1を参照すると、シリコン基板20上に、シリコン酸化膜21及びシリコン窒化膜22が順次、通常の手法により形成されている。
【0031】
次に、図2に示されているように、これらシリコン窒化膜22及び酸化膜22は、トレンチを形成すべき領域をマスク(図示せず)によって被覆した後、ホトリソグラフィー技術及びドライエッチング技術を用いて選択的にエッチングされ、素子領域上のシリコン窒化膜22及びシリコン酸化膜21だけがシリコン基板20上に残され、シリコン基板20の表面は、素子領域とトレンチを形成する領域とに区分される。
【0032】
この状態で、図3に示すように、シリコン基板20表面のシリコン酸化膜21及びシリコン窒化膜22をマスクとして、シリコン基板20が、例えば、250nmの深さだけ、例えば、ドライエッチによりエッチングされ、トレンチ形成領域にトレンチ30が形成され、洗浄を行う。図示されているように、トレンチ30は、底部30aと当該底部を挟む側壁部30bとを有している。
【0033】
続いて、図4に示すように、トレンチ30の底部30a及び側壁部30bには、本発明に係る酸化膜形成法によって、シリコン酸化膜31が形成される。本発明に係る酸化膜形成法については、後述する。
【0034】
以下、図5に示されているように、露出したシリコン酸化膜31及びシリコン窒化膜22の全面に、CVDにより、例えば、800nmの厚さのシリコン酸化膜(プラズマ酸化膜)32が形成され、続いて、図6に示すように、化学機械的研磨(CMP)によりシリコン窒化膜22が露出するまで、プラズマ酸化膜32を研磨し、次に、図7に示されているように、シリコン窒化膜22を除去する。プラズマ酸化膜32及びシリコン酸化膜31はSTI領域を形成しており、これによって、素子絶縁領域が形成されることになる。
【0035】
以後、通常の手法により、素子領域上のシリコン酸化膜21を除去して、当該素子領域内に、ゲート絶縁膜、ソース領域、ドレイン領域等を形成すると共に、ゲート電極、ワード線、キャパシタ等を形成して、DRAMを形成する。
【0036】
ここで、図4に示された工程において、従来の酸化方法が使用された場合について説明する。従来の酸化方法として、例えば、水素と酸素とを燃焼させて生成された水分による酸化方法が使用された場合、ウェット雰囲気で、図8に示すように、シリコン酸化膜31aが形成された。ウェット雰囲気で形成されたシリコン酸化膜31aは、図8に示すように、トレンチ30の側壁部30bの中央部において厚く、トレンチ30の側壁部30bの上端に位置する上部コーナー部31bにおいて薄くなることが判明した。言い換えると、シリコン酸化膜31aは、トレンチ30の上端に位置する上部コーナー部分31bにおいて、シリコン基板20の表面に対して略垂直な角度を有している。このような形状を有するシリコン酸化膜31aの応力を測定すると、上部コーナー部31bにおける応力が大きいことが分かった。
【0037】
更に、図8に示すように、略垂直な角度を有するシリコン酸化膜31aを形成した状態で、図5〜図7と同様な工程を経て、厚さ6nmのゲート酸化膜を有するトランジスタを製作した。このようにして製作されたトランジスタのTZDB特性を測定すると、8V以下の電圧(即ち、13.3MV/cmの電界強度)から絶縁破壊が発生した。これは、シリコン酸化膜31a(図8)の上部コーナー部分31bにおける応力が大きくなると、以後に形成されるゲート酸化膜が均一に形成できず、この結果、不良率が上昇するためであると推測される。
【0038】
一方、STI領域におけるエッジを有しないパターンの場合、6nmの厚さのゲート酸化膜に対して9V以上の電圧を印加したとき、即ち、電界強度15MV/cmの電界を印加したとき、絶縁破壊が発生することから、本発明はSTI領域エッジの無いパターンと同じ程度のTZDB特性を実現できるDRAMを製作することを企図している。まず、絶縁電圧の低下は、STI領域のコーナー部分に重金属汚染によって生じるものと仮定して、種々の酸化法を試行した。その結果、ジクロロエチレン(DCE)によるハロゲン酸化によるトレンチ30内壁酸化が最も特性を改善できた。しかしながら、重金属汚染を評価したところ、ハロゲン酸化を行う前の段階で、重金属汚染は既に低レベルになっており、ハロゲン酸化では、重金属の除去は実際には行われないことが判明した。言い換えれば、上記特性の改善は、ハロゲン酸化の重金属除去効果によるものではなく、ハロゲン酸化による別の効果によるものであることを意味している。
【0039】
この点を考慮して、更に検討を加えた結果、DCEによるハロゲン酸化をトレンチ30内壁に適用した場合、ハロゲン酸化によってトレンチ30内壁に形成されたシリコン酸化膜31は、図4〜図7に概略的に示された断面を持ち、図8に示されたシリコン酸化膜31aとは明らかに異なる断面を有していることが判明した。
【0040】
更に、図9を用いて、シリコン酸化膜31の断面を具体的に説明すると、ジクロロエチレン(DCE)によるハロゲン酸化で形成されたシリコン酸化膜31は、トレンチ30内壁30bの上部コーナー部分36において厚く、トレンチ30の底部30bに行く程薄くなっていることが分かった。このような構造のシリコン酸化膜30を形成した場合、シリコン酸化膜31の上部コーナー部分36に対応するシリコン基板20のエッジ部分は、その表面に対し90°より大きい角度(鈍角)を有し、この結果、シリコン基板20のエッジ部分の角度は丸くなっていることが判明した。即ち、ハロゲン酸化を施した場合、トレンチ30の上部コーナー部分36において、局部的にシリコン酸化膜31を厚くすることができることが分かった。例えば、半導体基板20のコーナー部分(エッジ部分)におけるシリコン基板20の角度は、95°〜98°の範囲になり、ハロゲン酸化を行う前に比較して、角度が丸められていることが確認された。
【0041】
更に、前述した断面形状を備えたシリコン酸化膜30は、トレンチ30の上部コーナー部分36においても、水素と酸素とを燃焼させて生成したシリコン酸化膜31a(図8)に比較して低い応力を有していた。
【0042】
これらの実験結果から、STI領域コーナー部分におけるシリコン酸化膜の絶縁破壊特性は、シリコン酸化膜31の応力が局部的に高くなる部分で劣化するものと推測される。本発明は、ハロゲン酸化を行った場合、小さい応力を有し、形状的にも応力を低減できる形状を有するシリコン酸化膜31を形成できると言う知見に基づいている。この結果、ゲート酸化を行った場合、STI領域の上部コーナー部まで均一で欠陥のできないゲート酸化膜が形成できた。
【0043】
図10を参照すると、本発明の一実施形態に係る製造方法に使用されるシステムが示されている。図示されているように、当該システムは、反応炉41及びバブラー42とを備え、バブラー42内には、液体のジクロロエチレン(DCE)(C2H2Cl2)が充填されている。バブラー42は、実際には図示されない恒温槽内に設置されており、キャリアガスとして窒素ガス(N2)が当該バブラー42内に供給される一方、反応炉41には、複数のシリコン基板が挿入されている。図示された反応炉41内には、複数のシリコン基板が水平且つ平行に配置されている。
【0044】
当該反応炉41内には、酸素ガス(O2)が導入されると共に、キャリアガスによるバブリングによって気化されたDCEがバブラー42から供給されている。図示された例では、酸素ガス及び気化されたDCEは、反応炉41の直前で混合され、反応炉41内に導入されている。
【0045】
次に、図示された例における反応炉41内で行われるハロゲン酸化について説明する。図10からも明らかなように、反応炉41には、直接酸素が導入されると共に、バブラー42において窒素によるバブリングによって気化されたDCEが導入されている。この状態で、反応炉41内において以下の反応が生じる。
【0046】
3C2H2Cl2+(13/2)O2 = 4HCl+6CO2+H2O+Cl2
この反応において、右辺の酸化種(H2O)によりシリコンの酸化が生じる。本発明は、上式で示されるハロゲン酸化をトレンチ30の内壁酸化に適用して、低い応力を有すると共に、トレンチ30のコーナー部分36において局部的に厚いシリコン酸化膜を形成できることを確認した。ここで、本発明の一実施形態におけるハロゲン酸化を更に詳細に説明する。まず、反応炉41内は、850℃〜950℃の温度範囲内に加熱され、加熱された反応炉41内に、酸素及びバブラー42によって気化されたDCEが導入される。上式からも明らかなように、反応炉41では、酸素の存在下でDCEとの反応によりハロゲン酸化が行われる。
【0047】
次に、上記した特性及び形状を有するシリコン酸化膜31を得るために必要なハロゲン酸化の条件を説明する。ハロゲン酸化によって形成されるシリコン酸化膜は、酸素雰囲気中におけるDCE濃度によって変化する。本発明者等の実験では、反応炉41に導入される酸素の重量と、DCEをバブリングにより反応炉41内に導入されるDCEの重量とから得られるDCEの重量%とを制御因子として使用した。実験では、酸素の流量が20slmの時、酸素の重量は、28.57gであり、バブリング用の窒素を200sccmの流量で流したときに、反応炉41内には、433mgのDCEが導入され、この時、好ましい特性及び形状を有するシリコン酸化膜を得ることができた。この場合におけるDCEの重量%は、0.443/28.57(=0.015)となり、1.5%であった。尚、上記した条件をバブリング用の窒素と酸素との関係を流量%であらわすと、0.2/20(=0.01)となり、1%であった。
【0048】
更に、酸素及び窒素の流量を変化させることによりDCE濃度の重量%と不良率(%)との関係、及び、DCE濃度の重量%と上部コーナー部での応力(MPa)との関係を調べ、DCE濃度の適正な範囲を求めた。
【0049】
図11を参照すると、DCE濃度(重量%)と、15MV/cmでTZDBを行った場合における不良率(%)との関係が示されている。図からも明らかな通り、DCE濃度が重量%で0.15〜0.375%の範囲では、不良率が20〜18%と高く、0.45%になると不良率が5%以下になっている。このことから、DCE濃度を重量%で0.45%以上にすることが必要であることが分かる。
【0050】
他方、図12を参照すると、DCE濃度(重量%)と上部コーナー部における応力との関係が示されており、図11と同様に、DCE濃度が重量で0.375%以下の場合、応力が150MPa以上と非常に高く、0.375%を越えると、応力は急激に低下して50MPa以下になっていることが分かる。これらの図からも、DCE濃度を重量で0.45%以上にすることが必要であることが分かる。
【0051】
一方、DRAMを構成する電界効果トランジスタの特性を考慮すると、良好なトランジスタ特性を達成するためには、ゲート閾値電圧(Vth)とドレイン電流(Id)との関係をあらわす特性にハンプが生じないようにすることが要求される。ハンプは閾値電圧により評価することができる。この場合、例えば、2V以上の閾値電圧を有するトランジスタが良好なトランジスタであると言える。
【0052】
図13を参照すると、閾値電圧(Vth)とDCE濃度(重量%)との関係が示されている。図からも明らかな通り、DCE濃度が1.97重量%を越えると、閾値電圧(Vth)は急激に低下して、1.5Vより低くなる。この結果から、DCE濃度は、1.97重量%を越えないことが望ましい。換言すると、DCE濃度が1.97重量%を越えると、ハンプが現われることを意味している。これは、1.97重量%よりDCE濃度が高くなると、STI内壁の酸化膜中に塩素が残留し、この塩素が電荷として作用するためであると推測される。
【0053】
図11乃至13からも明らかな通り、DCE濃度が、重量%で0.45%〜1.97%の範囲において所望の特性及び形状を備えた本発明に係るシリコン酸化膜が得られることが分かる。即ち、DCE濃度が重量%で0.45%より低下した状態で形成されたシリコン酸化膜は、15MV/cmでTZDB特性を測定した場合における不良率が10%を越えてしまうと共に、上部コーナー部における応力が100MPa以上となってしまい、当該シリコン酸化膜を用いたDRAMの不良率が高くなってしまう。他方、DCE濃度が重量%で1.97%を越えると、所望の閾値電圧を有するトランジスタが得られなくなってしまうことが確認された。
【0054】
以上説明した実施形態では、本発明をシリコン酸化膜の形成に適用した場合について説明したが、本発明は何等これに限定されることなく、他の半導体材料に形成されたトレンチの内壁に酸化膜を形成する場合にも適用でき、DRAM以外の半導体装置を製造する場合にも同様に適用できる。
【0055】
【発明の効果】
本発明によれば、DCE濃度を適切に選択した酸素雰囲気中でハロゲン酸化によって、酸化膜を形成することにより、トレンチ内壁のコーナー部における応力が小さく、且つ、このコーナー部における膜厚も、他の部分の膜厚よりも厚い酸化膜を形成できる。このような酸化膜を形成した場合、半導体装置のTZDB特性を改善できると共に、半導体装置の不良率を低下することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の製造方法を説明するために使用される断面図であり、ここでは、製造工程のうちの一工程が示されている。
【図2】図1に続く工程を説明するための断面図である。
【図3】図3の工程の後に行われるトレンチ作成工程を説明する断面図である。
【図4】図3の工程で作成されたトレンチ内部にシリコン酸化膜を形成する工程を説明する断面図である。
【図5】図4の工程以後に行われる工程を説明する断面図である。
【図6】図5に示された工程後に行われる工程を説明する断面図である。
【図7】図6に示された工程の後に行われる工程を説明する断面図である。
【図8】従来の酸化法によって形成された酸化膜を説明する図である。
【図9】本発明の酸化法によって形成された酸化膜を説明する図である。
【図10】本発明の一実施形態に係る半導体装置の製造方法に使用されるシステムを説明する概略構成図である。
【図11】本発明に係る酸化法による効果を説明するグラフであり、ここでは、DCE濃度(重量%)と不良率(%)との関係を示している。
【図12】本発明に係る酸化法による効果を説明するもう一つのグラフであり、ここでは、DCE濃度(重量%)と応力との関係を示している。
【図13】本発明に係る酸化法による効果を説明するグラフであり、ここでは、閾値電圧(Vth)とDCE濃度(重量%)との関係を示している。
【符号の説明】
20 シリコン基板
21 シリコン酸化膜
22 シリコン窒化膜
30 トレンチ
30a トレンチ底部
30b トレンチ側壁
31 シリコン酸化膜
32 プラズマ酸化膜
Claims (7)
- 半導体領域にエッチングによりトレンチを形成し、当該トレンチ内に絶縁物を充填したSTI領域を有する半導体装置の製造方法において、ジクロロエチレン(DCE)を用意する工程と、前記トレンチ内を前記ジクロロエチレンによりハロゲン酸化し、当該ハロゲン酸化により前記トレンチの開口上端部に隣接する半導体領域のコーナー部の角度を、ハロゲン酸化される前に比較して丸める工程とを有することを特徴とする半導体装置の製造方法。
- 請求項1において、前記ジクロロエチレンによるハロゲン酸化により、前記トレンチ内には、前記トレンチの開口上端部から前記トレンチの底部まで、漸次薄くなるような絶縁膜が形成されることを特徴とする半導体装置の製造方法。
- 請求項1又は2において、酸素雰囲気中の前記ジクロロエチレンの濃度は、重量%で、0.45%から1.97%の範囲にあることを特徴とする半導体装置の製造方法。
- 請求項1乃至3のいずれかにおいて、前記ハロゲン酸化後、前記トレンチ内に、絶縁物を充填する工程を含むことを特徴とする半導体装置の製造方法。
- 半導体領域にエッチングによりトレンチを形成し、当該トレンチ内に絶縁物を充填したSTI領域を有する半導体基板の酸化方法において、ジクロロエチレン(DCE)を用意する工程と、前記トレンチ内を前記ジクロロエチレンによりハロゲン酸化し、当該ハロゲン酸化により前記トレンチの開口上端部に隣接する半導体領域のコーナー部における酸化膜の厚さを他のトレンチ内酸化膜の厚さよりも厚くする工程とを有することを特徴とする半導体基板の酸化方法。
- 請求項5において、キャリャガスとして窒素を使用し、当該窒素によりバブリングすることによって前記ジクロロエチレンを気化させた後、酸素と共に、前記トレンチを形成した半導体基板を収容した炉内に導入する工程を有し、前記炉内酸素雰囲気中の前記ジクロロエチレンの含有量は前記炉内に導入される酸素の重量と、前記バブリングにより炉内に導入されるDCEとの間の重量%によって決定されることを特徴とする半導体基板の酸化方法。
- 請求項6において、前記窒素の流量に対する前記酸素の流量の割合を示す前記重量%は、0.45〜1.97%の範囲にあることを特徴とする半導体基板の酸化方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003016968A JP4694769B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体装置の製造方法 |
CNB200410002445XA CN100401498C (zh) | 2003-01-27 | 2004-01-20 | 半导体设备的制造方法以及半导体衬底的氧化方法 |
US10/763,244 US7163871B2 (en) | 2003-01-27 | 2004-01-26 | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
TW093101705A TWI233163B (en) | 2003-01-27 | 2004-01-27 | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003016968A JP4694769B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004228457A true JP2004228457A (ja) | 2004-08-12 |
JP4694769B2 JP4694769B2 (ja) | 2011-06-08 |
Family
ID=32904245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003016968A Expired - Fee Related JP4694769B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7163871B2 (ja) |
JP (1) | JP4694769B2 (ja) |
CN (1) | CN100401498C (ja) |
TW (1) | TWI233163B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7696569B2 (en) | 2006-09-22 | 2010-04-13 | Elpida Memory, Inc. | Semiconductor device including a trench with a curved surface portion and method of manufacturing the same |
US7745303B2 (en) | 2005-07-26 | 2010-06-29 | Elpida Memory Inc. | Method of manufacturing a semiconductor device and the semiconductor device |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4086054B2 (ja) * | 2004-06-22 | 2008-05-14 | 東京エレクトロン株式会社 | 被処理体の酸化方法、酸化装置及び記憶媒体 |
US7531464B2 (en) * | 2005-12-20 | 2009-05-12 | Texas Instruments Incorporated | Semiconductive device fabricated using a substantially disassociated chlorohydrocarbon |
CN103050431A (zh) * | 2012-12-19 | 2013-04-17 | 上海宏力半导体制造有限公司 | 浅沟槽隔离结构的形成方法 |
CN103236407B (zh) * | 2013-04-24 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | 半导体制造装置及硅片处理方法 |
US8975143B2 (en) | 2013-04-29 | 2015-03-10 | Freescale Semiconductor, Inc. | Selective gate oxide properties adjustment using fluorine |
CN106904568B (zh) * | 2015-12-23 | 2019-06-28 | 中芯国际集成电路制造(上海)有限公司 | 一种mems器件及其制备方法、电子装置 |
CN116133373A (zh) * | 2021-08-20 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316440A (ja) | 1987-06-19 | 1988-12-23 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3262621B2 (ja) | 1993-03-11 | 2002-03-04 | 松下電器産業株式会社 | シリコン酸化膜の形成方法 |
US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
US5891809A (en) * | 1995-09-29 | 1999-04-06 | Intel Corporation | Manufacturable dielectric formed using multiple oxidation and anneal steps |
US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
US6566224B1 (en) * | 1997-07-31 | 2003-05-20 | Agere Systems, Inc. | Process for device fabrication |
JPH11274288A (ja) | 1998-03-25 | 1999-10-08 | Sharp Corp | 半導体装置の製造方法 |
JP3934818B2 (ja) | 1999-03-19 | 2007-06-20 | 株式会社東芝 | 絶縁ゲート形トランジスタおよびその製造方法 |
JP3917327B2 (ja) * | 1999-06-01 | 2007-05-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法及び装置 |
US6670242B1 (en) * | 1999-06-24 | 2003-12-30 | Agere Systems Inc. | Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer |
KR100338767B1 (ko) * | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
US6150234A (en) * | 1999-12-16 | 2000-11-21 | Vlsi Technology, Inc. | Trench-diffusion corner rounding in a shallow-trench (STI) process |
US6368931B1 (en) * | 2000-03-27 | 2002-04-09 | Intel Corporation | Thin tensile layers in shallow trench isolation and method of making same |
CN1140922C (zh) * | 2001-06-18 | 2004-03-03 | 矽统科技股份有限公司 | 消除浅沟槽隔离区的漏电流的方法 |
-
2003
- 2003-01-27 JP JP2003016968A patent/JP4694769B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-20 CN CNB200410002445XA patent/CN100401498C/zh not_active Expired - Fee Related
- 2004-01-26 US US10/763,244 patent/US7163871B2/en not_active Expired - Fee Related
- 2004-01-27 TW TW093101705A patent/TWI233163B/zh not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7745303B2 (en) | 2005-07-26 | 2010-06-29 | Elpida Memory Inc. | Method of manufacturing a semiconductor device and the semiconductor device |
US7696569B2 (en) | 2006-09-22 | 2010-04-13 | Elpida Memory, Inc. | Semiconductor device including a trench with a curved surface portion and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP4694769B2 (ja) | 2011-06-08 |
US20040214404A1 (en) | 2004-10-28 |
CN100401498C (zh) | 2008-07-09 |
CN1551328A (zh) | 2004-12-01 |
US7163871B2 (en) | 2007-01-16 |
TWI233163B (en) | 2005-05-21 |
TW200425336A (en) | 2004-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5122059B2 (ja) | 金属ゲートパターンを有する半導体素子の製造方法 | |
US20070224749A1 (en) | Semiconductor device fabrication method | |
JP2005166696A (ja) | 金属化合物薄膜およびその製造方法、ならびに当該金属化合物薄膜を含む半導体装置およびその製造方法 | |
JP4983025B2 (ja) | 半導体装置の製造方法 | |
JP2007299899A (ja) | 半導体装置およびその製造方法 | |
JP4694769B2 (ja) | 半導体装置の製造方法 | |
JP2002359371A (ja) | 半導体装置とその製造方法 | |
US20120261748A1 (en) | Semiconductor device with recess gate and method for fabricating the same | |
JP4566555B2 (ja) | 誘電膜の形成方法 | |
US7732347B2 (en) | Semiconductor device and fabrication process of semiconductor device | |
US6825128B2 (en) | Method for manufacturing semiconductor device | |
JP2004172325A (ja) | 半導体装置の製造方法 | |
JP2010093170A (ja) | 半導体装置の製造方法 | |
JP2006093242A (ja) | 半導体装置の製造方法 | |
JP2004031394A (ja) | 半導体装置の製造方法 | |
JP2000208606A (ja) | 半導体装置及びその製造方法 | |
JP2004235429A (ja) | 半導体装置の製造方法 | |
KR100754048B1 (ko) | 질화막의 막질 개선 방법 및 반도체 장치의 제조 방법 | |
JP2003282869A (ja) | 半導体装置の製造方法 | |
JP2006210463A (ja) | 半導体装置及びその製造方法 | |
TW200410317A (en) | Semiconductor device and method of manufacturing the same | |
KR20040107387A (ko) | 질화막의 막질 개선 방법 및 반도체 장치의 제조 방법 | |
US6887767B2 (en) | Method for manufacturing semiconductor device | |
JP4549039B2 (ja) | 半導体集積回路の製造方法 | |
KR100451319B1 (ko) | 반도체소자의 소자분리막 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050413 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050705 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080403 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080604 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110224 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |