TW201639151A - 緩衝層及其形成方法 - Google Patents

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Abstract

本發明係關於在多個閘極上之多個緩衝層及其形成方法。依據一方法實施態樣，形成一閘極結構。該閘極結構包括一閘極介電體於一基板之上，一功函數調諧層於該閘極介電體之上，以及一含金屬材料於該功函數調諧層之上。一緩衝層形成於該含金屬材料上。一介電材料形成於該緩衝層上。依據一結構實施態樣，一閘極結構包括一高k閘極介電體以及一金屬閘電極。一緩衝層係位於該金屬閘電極上。一介電帽蓋係位於該緩衝層上。一層間介電體係位於該基板之上並且圍繞該閘極結構。該層間介電體的一頂面係與該介電帽蓋的一頂面共平面。

Description

緩衝層及其形成方法
本發明是關於一種閘極上的緩衝層及其形成方法。
半導體裝置係用於各種不同的電子應用，例如個人電腦、手機、數位相機、及其他電子設備。半導體裝置一般係藉由依序沉積絕緣層或介電層、導電層、以及半導體材料層於半導體基板上，以及利用微影將該各種材料層圖案化，以於其上形成電路組件及元件。
電晶體乃常用於半導體裝置中的元件。例如，在單一積體電路(IC)上可具有大量的電晶體(例如，數百、數千、或數百萬個電晶)。作為一範例，用於半導體裝置製造之電晶體的常見類型為金屬氧化物半導體場效電晶體(MOSFET)。平面電晶體(例如，平面MOSFET)一般包括一閘極介電體配置於一基板中的一通道區之上，以及一閘電極形成於該閘極介電體之上。電晶體的源極區與汲極區形成於通道區的兩側。
多閘極場效電晶體(MuGFETs)乃半導體 技術上的新發展。MuGFET的一類型係指一鰭式場效電晶體(FinFET)，其為一包括一鰭片形半導體材料的電晶體結構，將該鰭片形半導體材料垂直升高至積體電路的半導體表面外。
有鑒於此，本揭示內容提出一種閘極上的緩衝層及其形成方法。
本發明之一態樣係提供一種方法，包括：形成一閘極結構，包括：一閘極介電體於一基板之上，一功函數調諧層於該閘極介電體之上，以及一含金屬材料於該功函數調諧層之上；形成一緩衝層於該含金屬材料上；以及形成一介電材料於該緩衝層上。
本發明之另一態樣係提供一種方法，包括：形成一虛擬閘極結構於一基板之上；形成一第一源極/汲極區及第二源極/汲極區於該基板中並且位於該虛擬閘極結構的相反兩側上；形成一層間介電體於該基板之上並且圍繞該虛擬閘極結構；藉由移除該虛擬閘極結構以形成一開口穿過該層間介電體；保角地形成一層狀結構於該開口中，該層狀結構包括一閘極介電層沿著該開口的複數個側壁及一底面以及一蓋層沿著該閘極介電層；形成一金屬電 極於該層狀結構上並且位於該開口中；形成一氧化物層於該金屬電極上並且位於該開口中；以及形成一介電帽蓋於該氧化物層上並且位於該開口中。
本發明之又一態樣係提供一種結構，包 括：一第一源極/汲極區及一第二源極/汲極區於一基板中；一閘極結構於該基板之上並且配置於該第一源極/汲極區及該第二源極/汲極區之間，該閘極結構包括一高k閘極介電體以及一金屬閘電極；一氧化物層於該金屬閘電極上；一介電帽蓋於該氧化物層上；以及一層間介電體於該基板之上並且圍繞該閘極結構，該層間介電體的一頂面係與該介電帽蓋的一頂面共平面。
20‧‧‧鰭式場效電晶體
22‧‧‧基板
24‧‧‧隔離區
26‧‧‧鰭片
28‧‧‧閘極介電體
30‧‧‧閘極電極
32‧‧‧源極/汲極區
34‧‧‧源極/汲極區
40‧‧‧基板
42‧‧‧鰭片
44‧‧‧隔離區
46‧‧‧虛擬閘極介電體
48‧‧‧虛擬閘極
50‧‧‧遮罩
52‧‧‧閘極間隔件
54‧‧‧源極/汲極區
56‧‧‧源極/汲極區
58‧‧‧蝕刻停止層(ESL)
60‧‧‧底部層間介電體(ILD0)
62‧‧‧界面介電體
64‧‧‧閘極介電層
66‧‧‧第一子層
68‧‧‧第二子層
70‧‧‧第一功函數調諧層
72‧‧‧遮罩
74‧‧‧第二功函數調諧層
76‧‧‧遮罩
78‧‧‧第三功函數調諧層
80‧‧‧遮罩
82a‧‧‧層狀結構
82b‧‧‧層狀結構
82c‧‧‧層狀結構
82d‧‧‧層狀結構
84‧‧‧導電材料
86‧‧‧緩衝層
88‧‧‧介電帽蓋
90‧‧‧上部層間介電體(ILD1)
92‧‧‧接點
A-A‧‧‧剖面
B-B‧‧‧剖面
W‧‧‧寬度
H‧‧‧高度
本發明之態樣雖然已揭示如下圖的詳細描述，但須注意依照本產業的標準做法，各種特徵並未按照比例繪製。事實上，各種特徵的尺寸為了清楚的討論而可被任意放大或縮小。
第1圖係依據一些實施態樣，顯示一般鰭式場效電晶體(finFET)之一範例的三維視圖。
第2、3、4A、4B、5至14、15A及15B圖係依據一些實施態樣，顯示在鰭式場效電晶體(finFETs)的製造中之中間階段的剖面圖。
第16圖係依據一些實施態樣，顯示一所形成之 閘極結構的放大圖。
本發明接下來將會提供許多不同的實施態樣或實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例僅作為式範並非用於限定本發明。例如，一第一元件形成於一第二元件“上方”或“之上”可包含實施例中的第一元件與第二元件直接接觸，亦可包含第一元件與第二元件之間更有其他額外元件使第一元件與第二元件無直接接觸。此外，在本發明各種不同的範例中，將重複地使用元件符號及/或字母。此重複乃為了簡化與清晰的目的，而其本身並不決定各種實施例及/或結構配置之間的關係。
此外，像是”之下”、”下面”、”較低”、”上面”、”較高”、以及其他類似之相對空間關係的用語，可用於此處以便描述圖式中一元件或特徵與另一元件或特徵之間的關係。該等相對空間關係的用語乃為了涵蓋除了圖式所描述的方向以外，裝置於使用或操作中之各種不同的方向。上述裝置可另有其他導向方式(旋轉90度或朝其他方向)，此時的空間相對關係也可依上述方式解讀。
於本說明書中依據各種不同的實施態樣 以提出鰭式場效電晶體(finFETs)及其形成方法。闡述形成鰭式場效電晶體(finFETs)的中間階段。此處所討論的一些實施態樣係討論於利用閘極後製程所形成之鰭式場效電晶體(finFETs)的相關上下文敘述中。一些實施態樣考量了用於像是平面FETs等平面裝置的態樣。討論實施態樣的一些變化。所屬技術領域中具有通常知識者將能輕易了解在其他實施態樣的範疇中所考慮的其他修飾變化。雖然依序討論了該些方法實施態樣，然仍可在任何邏輯順序下進行各種其他的方法實施態樣，並且可包括更少或更多本說明所述之步驟。
第1圖係闡明一般鰭式場效電晶體 (finFET)20之一範例的三維視圖。該鰭式場效電晶體(finFET)20包括一鰭片26於一基板22上。該基板22包括複數個隔離區24，且鰭片26自相鄰的隔離區24之間凸出於其上方。一閘極介電體28係沿著鰭片26的側壁並且位於鰭片26的頂面之上，以及一閘電極30位於該閘極介電體28之上。源極/汲極區32及34係配置於相對於該閘極介電體28及閘電極30之該鰭片26的相反兩側中。第1圖近一步闡明用於後續圖式的參考剖面圖。剖面A-A橫跨該鰭式場效電晶體(finFET)20之一通道、閘極介電體28以及閘電極30。 剖面B-B垂直於剖面A-A且沿著鰭片26的縱軸以及在例如一介於該源極/汲極區32及34之間之電流的 方向上。參照該些剖面圖以清楚表示後續圖式。
第2圖至第15B圖係依據一些示範性實施 態樣，顯示在鰭式場效電晶體(finFETs)的製造中之中間階段的剖面圖。第2、3及4A圖係闡明第1圖中的參考剖面A-A，除了多重鰭片以外。第4B圖、第5至14及15A圖係闡明第1圖中的參考剖面B-B，除了多重鰭片場效電晶體(finFETs)以外。第15B圖係闡明第15A圖中所示之鰭式場效電晶體(finFET)的參考剖面A-A。
第2圖闡明一基板40。該基板40可為一半 導體基板，例如一主體半導體基板，一絕緣體上半導體(SOI)基板、一多層或梯度基板，或諸如此類等。該基板40可包括一半導體材料，例如一元素型半導體，包括Si及Ge；一化合物或合金半導體，包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP；或其組合。該基板40可經摻雜或未經摻雜。在一具體實施例中，該基板40係一主體矽基板。
第3圖係闡明鰭片42及介於相鄰鰭片42 之間之隔離區44的形成。於第3圖中，鰭片42形成於該基板40中。在一些實施態樣中，可藉由蝕刻溝槽於該基板40中以形成鰭片42於該基板40中。該蝕刻可為任何可接受的蝕刻製程，例如一活性離子蝕刻(RIE)、中性射束蝕刻(NBE)、諸如此類、或其組合。 該蝕刻可為各向異性。
進一步參見第3圖，一絕緣材料係形成於 相鄰鰭片42之間以形成該隔離區44。該絕緣材料可為一氧化物，像是矽氧化物、一氮化物、諸如此類、或其組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動式化學氣相沉積(FCVD)(例如，一CVD類材料沉積於遠距電漿系統中以及進行後固化使其轉化成另一材料，例如一氧化物)、諸如此類、或其組合所形成。可使用藉由任何可接受的製程所形成之其他絕緣材料。在所述之實施態樣中，該絕緣材料係藉由FCVD製程所形成之矽氧化物。一旦該絕緣材料形成，則可進行退火製程。進一步參見第3圖，平坦化製程，例如化學機械研磨(CMP)，可疑除任何多餘的絕緣材料並且形成共平面之該隔離區44的頂面及該鰭片42的頂面。
雖然未具體闡明，適當的井結構可形成 於鰭片42及/或基板40。例如，一p型井結構可形成於該基板40的一第一區100及一第二區200(如第4B圖及後續圖式所示)中，其乃n型裝置(例如n型finFETs)待形成處，以及一n型井結構可形成於該基板40的一第三區300及一第四區400(如第4B圖及後續圖式所示)中，其乃p型裝置(例如p型finFETs)待形成處。
例如，為了形成一p型井結構於該第一區 100及該第二區200中，一光阻可形成於該基板40之該第三區300及該第四區400中的鰭片42及隔離區44之上。可將該光阻圖案化以曝露該基板40的該第一區100及該第二區200。該光阻可藉由利用一旋塗技術而形成以及利用可接受的微影技術進行圖案化。 一旦將該光阻圖案化，可進行一p型雜質植入於該第一區100及該第二區200，且該光阻可作為一遮罩以大致上防止p型雜質植入該第三區300及該第四區400。該p型雜質可為植入該第一區100及該第二區200中濃度達到等於或小於1018cm-3，例如介於約1017cm-3及約1018cm-3之間，的硼、BF2、或諸如此類等。於該植入之後，藉由例如一可接受的灰化製程可移除該光阻。
此外，為了形成一n型井結構於該第三區 300及該第四區400中，一光阻可形成於該基板40之該第一區100及該第二區200中的鰭片42及隔離區44之上。可將該光阻圖案化以曝露該基板40的該第三區300及該第四區400。該光阻可藉由利用一旋塗技術而形成以及利用可接受的微影技術進行圖案化。 一旦將該光阻圖案化，可進行一n型雜質植入於該第三區300及該第四區400，且該光阻可作為一遮罩以大致上防止n型雜質植入該第一區100及該第二區200。該p型雜質可為植入該該第三區300及該第四區400中濃度達到等於或小於1018cm-3，例如介於約 1017cm-3及約1018cm-3之間，的磷、砷、或諸如此類等。於該植入之後，藉由例如一可接受的灰化製程可移除該光阻。於該些植入之後，可進行退火以活化經植入的p型及n型雜質。該些植入可形成一p型井結構於該第一區100及該第二區200中以及一n型井結構於該第三區300及該第四區400中。
於第4A圖及第4B圖中，將該隔離區44進 行凹蝕，例如形成淺溝槽隔離(STI)區。將該隔離區44進行凹蝕使鰭片42自相鄰隔離區44之間突出。該隔離區44可利用一可接受的蝕刻製程以進行凹蝕，例如對於隔離區44的材料有選擇性的蝕刻製程。例如，可使用利用CERTAS®蝕刻或塗佈材料SICONI工具或稀釋氫氟酸的化學氧化物移除法。
所屬技術領域中具有通常知識者將可參 照第2、3、4A圖而輕易了解所述製程，且第4B圖僅為鰭片可如何形成的一範例。在其他的實施態樣中，一介電層可形成於該基板40的一頂面之上；溝槽可經蝕刻穿過該介電層；磊晶鰭片可磊晶成長於該溝槽中；以及可將介電層進行凹蝕使該同質磊晶及/或異質磊晶結構自該介電層突出以形成磊晶鰭片。其有利於磊晶成長一用於n型鰭式場效電晶體(finFETs)之材料或磊晶鰭片結構，其係異於用於p型finFETs之材料或磊晶鰭片結構。
在第5圖中，一虛擬介電層係形成於該鰭 片42上。該虛擬介電層可為，例如，矽氧化物、矽氮化物、其之組合，或諸如此類等，以及依據可接受的技術，例如CVD、熱氧化、或諸如此類等而沉積或熱成長。一虛擬閘極層係形成於一虛擬介電層上，且一遮罩層係形成於該虛擬閘極層之上。藉由利用例如CVD或諸如此類等可沉積該虛擬閘極層於該虛擬介電層之上，然後藉由例如CMP以進行平坦化。藉由例如CVD或諸如此類等可沉積該遮罩層於該虛擬閘極層之上。該虛擬閘極層可包括，例如，多晶矽，雖然亦可使用其他具有高蝕刻選擇性的材料。該遮罩層可包括，例如，矽氮化物、矽氧氮化物、矽碳氮化物，或諸如此類等。
進一步參見第5圖，利用可接受的微影及 蝕刻技術可將該遮罩層圖案化以形成遮罩50。接著，藉由可接受的蝕刻技術可將該遮罩50的圖案轉印至虛擬閘極層及虛擬介電層以分別自該虛擬閘極層及該虛擬介電層形成虛擬閘極48及虛擬閘極介電體46。該蝕刻可包括一可接受的各向異性蝕刻，像是RIE、NBE、或諸如此類等。該虛擬閘極48及虛擬閘極介電體46的寬度W可落在約10nm至約300nm的範圍內，例如約16nm。每疊虛擬閘極48及虛擬閘極介電體46具有一合併高度H。該高度H可落在約40nm至約100nm的範圍內，例如約70nm。該高度對寬度W的高寬比可落在約0.1nm至約10nm的範圍 內，例如約6。該虛擬閘極48分別覆蓋鰭片42的通道區。該虛擬閘極48亦可具有一縱長方向大致上垂直於個別鰭片42的縱長方向。
雖然未具體闡明，可進行用於輕摻雜的 源極/汲極(LDD)區之植入。與上述植入相似，一遮罩，例如一光阻，可形成於該第三區300及該第四區400之上，例如，用於p型裝置，而暴露出該第一區100及該第二區200，例如，用於n型裝置，且可將n型雜質植入於該第一區100及該第二區200中之被暴露的鰭片42中。然後可移除該遮罩。接下來，一遮罩，例如一光阻，可形成於該第一區100及該第二區200之上而暴露出該第三區300及該第四區400，且可將p型雜質植入於該第三區300及該第四區400中之被暴露的鰭片42中。然後可移除該遮罩。該n型雜質可為任何前述的n型雜質，以及該p型雜質可為任何前述的p型雜質。該輕摻雜的源極/汲極區的雜質濃度可自約1015cm-3至約1016cm-3。可使用退火處理以活化該植入的雜質。
進一步參見第5圖，閘極間隔件52係沿著 該虛擬閘極48及虛擬閘極介電體46的側壁形成。該閘極間隔件52可藉由保角沉積一材料，例如藉由CVD或諸如此類等，以及後續各向異性蝕刻該材料而形成。該閘極間隔件52的材料可為矽氮化物、矽碳氮化物、其之組合、或諸如此類等。
在第6圖中，磊晶源極/汲極區54及56係形 成於該鰭片42的源極/汲極區中。在該第一區100及該第二區200中，磊晶源極/汲極區54係形成於鰭片42的源極/汲極區使各個虛擬閘極48係配置於每個鰭片42中之各對的該磊晶源極/汲極區54之間。在該第三區300及該第四區400中，磊晶源極/汲極區56係形成於該鰭片42的源極/汲極區中使各個虛擬閘極48係配置於每個鰭片42中之各對的該磊晶源極/汲極區54之間。
在該第一區100及該第二區200中的磊晶 源極/汲極區54可藉由遮蔽，例如使用一硬罩幕而形成，例如，用於n型裝置，該第三區300及該第四區400，例如，用於p型裝置。接著，蝕刻在該第一區100及該第二區200中之鰭片42的源極/汲極區以形成凹槽。該蝕刻可為任何適合的蝕刻，其對鰭片42有選擇性且為可各向異性。然後，在該第一區100及該第二區200中的磊晶源極/汲極區54進行磊晶成長於該凹槽中。藉由利用金屬有機化學氣相沉積(MOCVD)，分子束磊晶(MBE)，液相磊晶(LPE)，氣相磊晶(VPE)，諸如此類，或其組合可進行該磊晶成長。磊晶源極/汲極區54可包括任何可接受的材料，像是適用於n型finFETs。例如，該磊晶源極/汲極區54可包括矽、SiC、SiCP、SiP、或諸如此類等。磊晶源極/汲極區54可具有自鰭片42之各個外表面凸 起的表面且可具有刻面。然後藉由利用對於該遮罩的材料具有選擇性的蝕刻可移除該遮罩。
在該第三區300及該第四區400中的磊晶 源極/汲極區56可藉由遮蔽，例如使用一硬遮罩、該第一區100及該第二區200，而形成。接著，蝕刻在該第三區300及該第四區400中的鰭片42的源極/汲極區以形成凹槽。該蝕刻可為任何適合的蝕刻，其對鰭片42有選擇性且可為各向異性。然後在該第三區300及該第四區400中的磊晶源極/汲極區56磊晶成長於該凹槽中。藉由利用MOCVD、MBE、LPE、VPE、諸如此類、或其組合可進行該磊晶成長。該磊晶源極/汲極區56可包括任何可接受的材料，像是適用於p型finFETs。例如，該磊晶源極/汲極區56可包括SiGe、SiGeB、Ge、GeSn、或諸如此類等。該磊晶源極/汲極區56可具有自鰭片42之各個外表面凸起的表面且可具有刻面。然後藉由利用對於該遮罩的材料具有選擇性的蝕刻可移除該遮罩。
該鰭片42的該磊晶源極/汲極區54及56及 /或源極/汲極區可利用摻雜劑進行植入，與上文所討論之用於形成輕摻雜的源極/汲極區的製程相似，接著進行退火。該源極/汲極區的雜質濃度介於約1019cm-3及約1021cm-3之間。用於在該第一區100及該第二區200中的源極/汲極區的n型雜質，例如，用於n型裝置，可為任何上文所討論之n型雜質，以及用於 在該第三區300及該第四區400中的源極/汲極區的p型雜質，例如，用於p型裝置，可為任何上文所討論之該p型雜質。在其他的實施態樣中，於成長期間，可將該磊晶源極/汲極區54及56就地進行摻雜。
進一步參見第6圖，一蝕刻停止層(ESL)58 係保角地形成於磊晶源極/汲極區54及56、閘極間隔件52、遮罩50，以及隔離區44上。在一些實施態樣中，ESL 58可包括利用原子層沉積(ALD)、化學氣相沉積(CVD)、諸如此類、或其組合所形成的矽氮化物、矽碳氮化物、或諸如此類等。一底部層間介電體(ILD0)60沉基於ESL 58之上。ILD0 60可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG)、或諸如此類等，並且可藉由任何合適的方法進行沉積，例如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、FCVD、諸如此類、或其組合。
在第7圖中，進行一平坦化製程，例如一 CMP，使ILD0 60的頂面與該虛擬閘極48的頂面齊平。該CMP亦可自該虛擬閘極48上方移除該遮罩50及該ESL 58。據此，該虛擬閘極48的頂面透過ILD0 60被曝露出來。於蝕刻步驟中移除該虛擬閘極48及該虛擬閘極介電體46，如此一來，形成穿過ILD0 60至該鰭片42並由該閘極間隔件52所定義的開口。參見第5圖，由於該些開口係由該虛擬閘極48及虛擬閘 極介電體46的移除所定義，各個該開口可具有如上文所討論之對應寬度W極高度H的高寬比。各個開口曝露出個別鰭片42的通道區。各個通道區係配置於相鄰對之磊晶源極/汲極區54及56之間。該蝕刻步驟可對該虛擬閘極48及該虛擬閘極介電體46的材料具有選擇性，其中該蝕刻可為乾式或濕式蝕刻。在蝕刻期間，當蝕刻該虛擬閘極48時，該虛擬閘極介電體46可用來作為一蝕刻停止層。然後可於該虛擬閘極48移除之後，蝕刻該虛擬閘極介電體。雖然未具體闡明，根據ILD0 60及該虛擬閘極介電體46之材料的相似度，當移除該虛擬閘極介電體46蝕，可將ILD0 60進行凹蝕，且此凹蝕可導致部分的ESL 58及/或閘極間隔件52突出於ILD0 60的頂面之上。
一界面介電體62係形成於各個開口中且 位於鰭片42上。該界面介電體62可為，例如，藉由熱氧化或諸如此類等所形成之一氧化物或諸如此類等。界面介電體62的厚度可落在自約10Å至約100Å的範圍內，例如約40Å。然後保角地形成一閘極介電層64於ILD0 60的頂面上並且位於該些沿著閘極間隔件52並且位於界面介電體62上的開口中。在一些實施態樣中，該閘極介電層64包括一高k介電材料，且於該些實施態樣中，該閘極介電層64可具有一k值大於約7.0，且可包括一金屬氧化物或一Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其組合的矽酸鹽。 閘極介電層64的形成方法可包括ALD、CVD、分子束沉積(MBD)、諸如此類、或其組合。該閘極介電層64的厚度可落在自約10Å至約100Å的範圍內，例如約30Å。
然後保角地形成一蓋層於該閘極介電層 64上。在所述之實施態樣中，該蓋層包括一第一子層66及一第二子層68。在一些實施態樣中，該蓋層可為一單層或可包括額外的子層。該蓋層可用來作為一阻障層以防止一後續沉積的含金屬材料擴散至該閘極介電層64中。此外，若該第一子層66係由與功函數調諧層相同的材料所形成，該第二子層68，如圖所示，於功函數調諧層形成期間，可於各種不同的區100、200、300及400中用來作為一蝕刻停止層，將於下文中進一步闡明。該第一子層66可包括藉由ALD、CVD、或諸如此類等保角地沉積於該閘極介電層64上的鈦氮化物(TiN)或諸如此類等。該第二子層68可包括藉由ALD、CVD、或諸如此類等保角地沉積於該第一子層66上的鉭氮化物(TaN)或諸如此類等。該蓋層的厚度可落在自約5Å至約50Å的範圍內，例如約10Å。在所述之實施態樣中，該第一子層66的厚度可落在自約5Å至約50Å的範圍內，例如約20Å，以及該第二子層68的厚度可落在自約5Å至約50Å的範圍內，例如約20Å。
接著，第一功函數調諧層70係保角地形 成於該蓋層上，例如，於該第二子層68上。該第一功函數調諧層70可為任何可接受的材料，以諧調裝置的功函數至一所欲量來配合待形成之裝置的應用，且可利用任何可接受的沉積製程以進行沉積。 在一些實施態樣中，該第一功函數調諧層70包括藉由ALD、CVD、或諸如此類等所沉積的鈦鋁(TiAl)或諸如此類等。該第一功函數調諧層70的厚度可落在自約10Å至約100Å的範圍內，例如約30Å。
然後，於該第四區400中之該第一功函數 調諧層70之上將一遮罩72圖案化，而暴露出在該第一區100、第二區200及第三區300中的該第一功函數調諧層70。在一些實施態樣中，該遮罩72係一光阻，其可形成於該第四區400之上。可將光阻圖案化以曝露出該第一區100、第二區200及第三區300。利用旋塗技術可形成該光阻，以及利用可接受的微影技術可將該光阻圖案化。一旦將該遮罩72圖案化，則進行對於該第一功函數調諧層70具有選擇性的蝕刻，以自該第一區100、第二區200及第三區300移除該第一功函數調諧層70，如第8圖所示。於蝕刻期間，在該第一區100、第二區200及第三區300中的該第二子層68可作為一蝕刻停止層。接著，若該遮罩72為一光阻，例如利用一適合的灰化製程移除該遮罩72。
進一步參見第8圖，接著，一第二功函數 調諧層74保角地形成於該蓋層上，例如，在該第一 區100、第二區200及第三區300中之該第二子層68上，以及保角地形成於在該第四區400中之該第一功函數調諧層70上。該第二功函數調諧層74可為任何可接受的材料以調諧以諧調裝置的功函數至一所欲量來配合待形成之裝置的應用，且可利用任何可接受的沉積製程以進行沉積。在一些實施態樣中，該第二功函數調諧層74包括藉由ALD、CVD、或諸如此類等所沉積的鈦氮化物(TiN)或諸如此類等。該第二功函數調諧層74的厚度可落在自約10Å至約50Å的範圍內，例如約20Å。
然後將一遮罩76圖案化於該第三區300 及第四區400中的該第二功函數調諧層74之上，而暴露出在該第一區100及第二區200中的該第二功函數調諧層74。在一些實施態樣中，該遮罩76係一光阻，其可形成於該第三區300及第四區400之上。可將光阻圖案化以暴露出該第一區100及第二區200。利用旋塗技術可形成該光阻，以及利用可接受的微影技術可將該光阻圖案化。一旦將該遮罩76圖案化，則進行對於該第二功函數調諧層74具有選擇性的蝕刻，以自該第一區100及第二區200移除該第二功函數調諧層74，如第9圖所示。於蝕刻期間，在該第一區100、第二區200及第三區300中的該第二子層68可作為一蝕刻停止層。接著，若該遮罩76為一光阻，例如利用一適合的灰化製程移除該遮罩76。
進一步參見第9圖，接著，第三功函數調 諧層78保角地形成於該蓋層上，例如，於該第一區100及第二區200中的該第二子層68上，以及保角地形成於在該第三區300及第四區400中的該第二功函數調諧層74上。該第三功函數調諧層78可為任何可接受的材料以諧調裝置的功函數至一所欲量來配合待形成之裝置的應用，且可利用任何可接受的沉積製程以進行沉積。在一些實施態樣中，該第三功函數調諧層78包括藉由ALD、CVD、或諸如此類等所沉積的鈦氮化物(TiN)或諸如此類等。該第三功函數調諧層78厚度可落在自約10Å至約50Å的範圍內，例如約20Å。
然後將一遮罩80圖案化於該第二區 200、第三區300及第四區400中的該第三功函數調諧層78之上，而暴露出在該第一區100中的該第三功函數調諧層78。在一些實施態樣中，該遮罩80係一光阻，其可形成於該第二區200、第三區300及第四區400之上。可將光阻圖案化以暴露出該第一區100。 利用旋塗技術可形成該光阻，以及利用可接受的微影技術可將該光阻圖案化。一旦將該遮罩80圖案化，則進行對於該第三功函數調諧層78具有選擇性的蝕刻，以自該第一區100移除該第二功函數調諧層78，如第10圖所示。於蝕刻期間，在該第一區100中的該第二子層68可作為一蝕刻停止層。接著，若 該遮罩80為一光阻，例如利用一適合的灰化製程移除該遮罩80。
在第11圖中，蝕刻該閘極介電層64、蓋 層(包括子層66及68)、以及功函數調諧層70、74及78，使層狀結構82a、82b、82c及82d分別形成於該第一區100、第二區200、第三區300及第四區400中。 該蝕刻可為，例如，一乾式蝕刻，其大致上蝕刻於該開口中之膜層的上部而不蝕刻膜層的下部。例如，該蝕刻劑氣體可對膜層的材料具有選擇性，且可調整製程參數以達成第11圖中的結構。該些開口的高寬比及/或於該些開口的角落之該些膜層的頸縮面可納入影響蝕刻的因，此蝕刻大致上未蝕刻於該些開口中之該些膜層的底部。在其他的實施態樣中，可將一犧牲性材料沉積於該些開口中以防止該些下部被蝕刻，且可於蝕刻後選擇性地移除該犧牲性材料。
如圖所示，於該第一區100中的層狀結構 82a包括該閘極介電層64及該蓋層(其包括該第一子層66及該第二子層68)。如圖所示，於該第二區200中的該層狀結構82b包括該閘極介電層64、該蓋層(其包括該第一子層66及該第二子層68)、以及該第三功函數調諧層78。如圖所示，於該第三區300中的該層狀結構82c包括該閘極介電層64、該蓋層(其包括該第一子層66及該第二子層68)、該第二功函數調 諧層74、以及該第三功函數調諧層78。如圖所示，於第四區400中的該層狀結構82d包括該閘極介電層64、該蓋層(其包括該第一子層66及該第二子層68)、該第一功函數調諧層70、該第二功函數調諧層74、以及該第三功函數調諧層78。
於第12圖中，將一導電材料84沉積於該 層狀結構82a、82b、82c以及82d與ILD0 60上的該些開口中。該導電材料84可包括一金屬，像是鎢(W)，鋁(Al)，鈷(Co)，釕(Ru)，其之組合或諸如此類等。 利用CVD、物理氣相沉積(PVD)、諸如此類、或其組合可沉積該導電材料84。該導電材料84至少充填了該些開口之剩餘的部分，例如，未被該層狀結構82a、82b、82c以及82d所充填的部分。
接著，可進行一平坦化製程，像是一 CMP，以移除導電材料84之過多部分，其中過多部分係位於ILD0 60的頂面之上。然後，進行一控制性回蝕，該控制性回蝕對該導電材料84具有選擇性，以及可能對該層狀結構82a、82b、82c以及82d具有選擇性，以自ILD0 60的頂面凹蝕該導電材料84，其產生如第3圖所示之閘極結構。
於第14圖中，緩衝層86係形成於該導電 材料84及該層狀結構82a、82b、82c以及82d上。在一些實施態樣中，該些緩衝層86為氧化物層。利用熱氧化、含氧電漿處理、或諸如此類等以形成該氧 化物層。含氧電漿處理之一範例可為暴露至氧(O2)電漿或諸如此類等。該氧化物層亦可為一藉由將該導電材料84及該層狀結構82a、82b、82c以及82d曝露至自然、外部環境，例如參見第13圖所討論的，藉由在回蝕之後破壞真空狀態，所形成的自然氧化物。該緩衝層86的厚度可落在自約5Å至約50Å，例如約15Å。該氧化物層的組成可對應至其底層材料。例如，若該導電材料，該氧化物層可為鎢氧化物。該氧化物層可具有不同組成近似部(varying composition proximate portions)，其位於任何功函數調諧層70、74及78、該蓋層(包括子層66及68)、以及該閘極介電層64上。在一些實施態樣中，這些膜層的厚度可比位於該氧化物層之導電材料84的寬度小，因此，組成份的變化可較小。該氧化物層可大致上不含孔洞孔洞及/或空隙且可非常緻密。作為一範例，該氧化物層的密度可等於或大於約1.5g/cm3，例如大於2.0g/cm3，例如落在自約1.5g/cm3至約2.5g/cm3的範圍內。
於第15A圖中，介電帽蓋88係形成於該些 緩衝層86上。為了形成該介電帽蓋88，可將一蓋介電層沉積於位在該些緩衝層86及ILD0 60的頂面上之該些開口的剩餘部份中。該蓋介電層可包括利用CVD、PECVD、或諸如此類等所形成之矽氮化物、矽碳氮化物、或諸如此類等。然後，例如藉由CMP， 將該蓋介電層進行平坦化，以形成與ILD0 60之頂面共平面的頂面，進而形成該介電帽蓋。
將一上部層間介電體(ILD1)90沉積於 ILD0 60及該介電帽蓋88之上，以其形成複數個接點92穿過ILD1 90、ILD0 60、以及ESL 58至該磊晶源極/汲極區54及56。ILD1 90係由介電材料所形成，例如PSG、BSG、BPSG、USG、或諸如此類等，且可藉由任何適合的方法，例如CVD及PECVD，進行沉積。用於該些接點92的開口形成穿過ILD1 90、ILD0 60、以及ESL 58。利用可接受的微影及蝕刻技術可形成該些開口。一襯裡，例如一擴散阻障層、一黏著層、或諸如此類等，以及一導電材料係形成於該些開口中。該襯裡可包括鈦、鈦氮化物、鉭、鉭氮化物、或諸如此類等。該導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳、或諸如此類等。可進行一平坦化製程，例如CMP，以自ILD1 90的表面移除過多的材料。該殘留的襯裡及導電材料形成複數個接點92於該些開口中。可進行一退火製程以於該磊晶源極/汲極區54及56及該些接點92之間的介面處分別形成矽化物。
第15A圖闡明一於該第一區100中的第一 裝置，由於包括在該閘極結構中的該層狀結構82a及導電材料84，該第一裝置可為一超低臨界電壓n型鰭式場效電晶體(finFET)。第15A圖亦闡明一於該 第二區200中的第二裝置，由於包括在該閘極結構中的該層狀結構82b及導電材料84，該第二裝置可為一標準臨界電壓n型鰭式場效電晶體(finFET)。第15A圖進一步亦闡明一於該第三區300中的第三裝置，由於包括在該閘極結構中的該層狀結構82c及導電材料84，該第二裝置可為一標準臨界電壓p型鰭式場效電晶體(finFET)。第15A圖亦闡明一於該第四區400中的一第四裝置，由於包括在該閘極結構中的該層狀結構82d及導電材料84，該第四裝置可為一超低臨界電壓p型鰭式場效電晶體(finFET)。
雖未明確顯示，然所屬技術領域中具有 通常知識者將可輕易了解可於第15A圖的結構上進行進一部的加工製程。例如，各種不同的內金屬介電體(IMD)及其所對應的金屬墊層可形成於ILD1 90之上。
第15B圖顯示第15A圖的剖面A-A以闡明 形成於該第四區400中之該閘極結構的態樣。界面介電體62及該層狀結構82d係保角地延著該鰭片42的側壁。於該第一區100、第二區200及第三區300中的該閘極結構具有相似的剖面，除了具有上文所討論之層狀結構82a、82b、及82c上的差異外。
第16圖係一形成於該第四區400中之該閘極結構的放大圖，用以說明形成於其中之膜層。於該第一區100、第二區200及第三區300中的該閘極 結構具有相似的剖面，除了具有上文所討論之層狀結構82a、82b、及82c上的差異外。
一些實施態樣可具益處。藉由形成一緩 衝層，例如一氧化物層，於所述之該閘極結構上，可改善例如，介於可為一金屬的該導電材料之間、以及一後續的介電層，例如一介電帽蓋之間，的黏著性。
一實施態樣係一種方法。形成一閘極結 構。該閘極結構包括一閘極介電體於一基板之上、一功函數調諧層於該閘極介電體之上、以及一含金屬材料於該功函數調諧層之上。一緩衝層形成於該含金屬材料上。一介電材料形成於該緩衝層上。
另一實施態樣係一種方法。一虛擬閘極 結構形成於一基板之上。一第一源極/汲極區及第二源極/汲極區形成於該基板中並且位於該虛擬閘極結構的相反兩側上。一層間介電體形成於該基板之上並且圍繞該虛擬閘極結構。藉由移除該虛擬閘極結構以形成一開口穿過該層間介電體。一層狀結構係保角地形成於該開口中。該層狀結構包括一閘極介電層沿著該開口的複數個側壁及一底面以及一蓋層沿著該閘極介電層。一金屬電極形成於該層狀結構上並且位於該開口中。一氧化物層形成於該金屬電極上並且位於該開口中。一介電帽蓋形成於該氧化物層上並且位於該開口中。
又一實施態樣係一種結構。該結構包括 一第一源極/汲極區及一第二源極/汲極區於一基板中以及一閘極結構於該基板之上並且配置於該第一源極/汲極區及該第二源極/汲極區之間。該閘極結構包括一高k閘極介電體以及一金屬閘電極。一氧化物層位於該金屬閘電極上。一介電帽蓋位於該氧化物層上。一層間介電體位於該基板之上並且圍繞該閘極結構。該層間介電體的一頂面係與該介電帽蓋的一頂面共平面。
前面概述了許多實施態樣的特徵而使得 熟習此技藝者能夠更清楚地了解本發明的態樣。熟習此技藝者應了解其可輕易使用本發明作為基礎來設計或修改其他製程及結構以實現與此處所說明的實施態樣相同的目的及/或達成相同的優點。熟習此技藝者亦應可了解這類等效結構不會背離本發明的精神與範疇，且他們可做出各種不同的改變、置換及變更而無背離本發明的精神與範疇。
20‧‧‧鰭式場效電晶體
22‧‧‧基板
24‧‧‧隔離區
26‧‧‧鰭片
28‧‧‧閘極介電體
30‧‧‧閘電極
32‧‧‧源極/汲極區
34‧‧‧源極/汲極區
A-A‧‧‧剖面
B-B‧‧‧剖面

Claims (10)

  1. 一種形成一緩衝層的方法，包括：形成一閘極結構，包括：一閘極介電體於一基板之上，一功函數調諧層於該閘極介電體之上，以及一含金屬材料於該功函數調諧層之上；形成一緩衝層於該含金屬材料上；以及形成一介電材料於該緩衝層上。
  2. 如申請專利範圍第1項所述之方法，其中該緩衝層係該含金屬材料之一氧化物。
  3. 如申請專利範圍第1項所述之方法，更包括：形成一第一源極/汲極區及一第二源極/汲極區於該基板中並且位於該閘極結構的相反兩側上；以及形成一層間介電體於該基板之上，該緩衝層所在之一水平低於該層間介電體的一頂面，該介電材料具有一頂面與該層間介電體的該頂面共平面。
  4. 如申請專利範圍第1項所述之方法，其中形成該閘極結構更包括：形成一虛擬閘極結構於該基板之上，形成一閘極間隔件沿著該虛擬閘極結構的一側 壁，以及移除該虛擬閘極結構以形成暴露該基板之一開口，該閘極間隔件定義該開口的一側壁，以及其中：該閘極介電體係保角地形成於該開口中，以及形成該含金屬材料包括於形成該緩衝層之前於該閘極間隔件的一頂部之下凹蝕該含金屬材料。
  5. 一種形成一緩衝層的方法，包括：形成一虛擬閘極結構於一基板之上；形成一第一源極/汲極區及第二源極/汲極區於該基板中並且位於該虛擬閘極結構的相反兩側上；形成一層間介電體於該基板之上並且圍繞該虛擬閘極結構；藉由移除該虛擬閘極結構以形成一開口穿過該層間介電體；保角地形成一層狀結構於該開口中，該層狀結構包括一閘極介電層沿著該開口的複數個側壁及一底面以及一蓋層沿著該閘極介電層；形成一金屬電極於該層狀結構上並且位於該開口中；形成一氧化物層於該金屬電極上並且位於該開口中；以及形成一介電帽蓋於該氧化物層上並且位於該開口中。
  6. 如申請專利範圍第5項所述之方法，其中該氧化物層包括該金屬電極之一金屬的一氧化物。
  7. 如申請專利範圍第5項所述之方法，其中該氧化物層的密度係等於或大於1.5g/cm3。
  8. 一種緩衝層結構，包括：一第一源極/汲極區及一第二源極/汲極區於一基板中；一閘極結構於該基板之上並且配置於該第一源極/汲極區及該第二源極/汲極區之間，該閘極結構包括一高k閘極介電體以及一金屬閘電極；一氧化物層於該金屬閘電極上；一介電帽蓋於該氧化物層上；以及一層間介電體於該基板之上並且圍繞該閘極結構，該層間介電體的一頂面係與該介電帽蓋的一頂面共平面。
  9. 如申請專利範圍第8項所述之緩衝層結構，其中該氧化物層的密度係等於或大於1.5g/cm3。
  10. 如申請專利範圍第8項所述之緩衝 層結構，其中該氧化物層包括該金屬閘電極之一金屬的一氧化物。
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