KR20000027612A - 정전기 방지회로 - Google Patents
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Abstract
본 발명은 반도체 소자의 정전기 방지회로에 관한 것으로, 특히 풀-업 및 풀-다운 트랜지스터를 디자인함에 있어 셀부와 동일한 통상의 작은 디자인 룰을 적용하여 데이타 입·출력핀의 특성을 개선하되, 전원전압 인가단과 데이타 입·출력핀 사이에 상기 풀-업 트랜지스터와 병렬로 접속된 제1 바이폴라 트랜지스터와; 상기 데이타 입·출력핀과 접지단 사이에 상기 풀-다운 트랜지스터와 병렬로 접속된 제2 바이폴라 트랜지스터와; 상기 데이타 입·출력핀과 상기 풀-업 및 풀-다운 트랜지스터의 연결노드 사이에 접속된 저항을 추가로 구비하므로써, 상기 풀-업 및 풀-다운 트랜지스터의 설계에 적용된 통상의 디자인 룰로 인해 상실된 정전기 방지기능을 대신하도록 한 정전기 방지회로에 관한 것이다.
Description
본 발명은 반도체 소자가 정전기 등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기위해 사용되는 정전기 방지회로에 관한 것으로, 보다 상세하게는 정전기 방지기능의 바이폴라 트랜지스터 및 저항을 추가로 구비하므로써 풀-업 및 풀-다운 트랜지스터를 디자인함에 있어 통상의 작은 디자인 룰을 적용할 수 있도록 하여 데이타 입·출력핀의 특성을 개선시킨 정전기 방지회로에 관한 것이다.
일반적으로, 정전기는 반도체 장치의 내부회로를 파괴하는 주요 원인 중의 하나이다. 예를들어, 패키지된 반도체 장치의 데이타 입·출력핀(DQ pin)을 통해 인가되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가되어 이들 소자의 기능을 파괴시키게 된다. 즉, 다이오드의 P-N 접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소오스를 단락시키므로써 소자의 신뢰성에 큰 영향을 미치게 된다.
최근들어, 반도체 장치가 초고집적화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 최근의 반도체 장치는 정전기 방전(eletro static discharge: ESD)에 의한 영향을 더욱 더 심하게 받고 있다.
이의 해결을 위해, 정전기 방전시 주입된 전하가 소자의 내부회로를 거쳐 빠져 나가기 전에 입력단에 주입된 전하를 곧바로 전원공급(Vcc, Vss) 단자쪽으로 방전시키는 정전기 방지회로를 삽입하게 된다.
그런데, 출력단자의 경우 특별히 정전기 방전(ESD) 방지회로를 사용함 없이, 데이타 출력버퍼의 풀-업 및 풀-다운 트랜지스터 자체를 정전기 방지용 트랜지스터로 사용하며, 상기 풀-업 및 풀-다운 트랜지스터를 정전기 방전에 대비해 통상의 경우보다 큰 디자인 룰(design rule)을 적용하여 채널 길이 및 채널폭을 크게 설계하는 것이 일반적이다.
도 1 은 종래의 반도체 소자에 사용된 정전기 방지회로를 나타낸 것으로, 데이타 입·출력핀(DQ pin: 1)과 내부 회로 사이에 위치하여 외부로부터 유입되는 정전기가 내부 회로로 유입되지 않도록 전원전압(Vcc) 인가단에 연결된 소오스 및 상기 입·출력핀(DQ pin: 1)으로 부터 뻗어나온 금속선에 상호 공통연결된 게이트 및 드레인을 갖는 풀-업형 PMOS 트랜지스터(T1)와; 접지단(Vss)에 연결된 소오스 및 상기 입·출력핀(DQ pin: 1)으로 부터 뻗어나온 금속선에 상호 공통연결된 게이트 및 드레인을 갖는 풀-다운형 NMOS 트랜지스터(T2)로 구성된다.
도 2 는 상기 구성을 갖는 정전기 방지회로의 단면도를 나타낸 것으로, 그 공정과정은 다음과 같다.
우선, 반도체 기판 상부에 각각 N-웰(10)과 P-웰(20)을 형성한 후, 상기 N-웰(10) 및 P-웰(20)의 경계부에 소자 분리막(30)을 형성하게 된다.
그런 다음, 상기 N-웰에 풀-업 트랜지스터로 사용되는 PMOS 트랜지스터(T1)를 형성하고, 동시에 상기 P-웰에 풀-다운 트랜지스터로 사용되는 NMOS 트랜지스터(T2)를 형성하게 된다.
그리고, 전 표면상에 층간 절연막을 형성한 후, 상기 PMOS 트랜지스터(T1) 및 NMOS 트랜지스터(T2)의 드레인 영역(12 및 22)에 콘택되는 전도체 즉, 금속선(40)을 형성한 다음, 상기 금속선(40)에 입·출력핀(DQ pin: 1)을 연결하게 된다.
그런데, 종래에는 정전기 방전시 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)의 파괴로 인한 누설전류 및 취약 부분에서의 주울열(joul heat)로 인한 불량(fail)이 발생하여 반도체 소자의 신뢰성에 심각한 영향을 미치는 것을 고려하여, 상기 풀-업 및 풀-다운 트랜지스터들(T1, T2)의 채널길이가 통상의 경우에 사용되는 트랜지스터보다 훨씬 큰 크기가 되도록 요구되며, 이로인해 상기 데이타 입·출력핀(DQ pin: 1)에 연결되는 각 트랜지스터(T1, T2)의 드레인 영역(12, 22) 상부의 게이트 영역(50) 끝부분에서 콘택(60)까지의 거리(도 2 에 'DCGS(distance of contact gate spacing)'로 도시됨)도 다른 회로에 비해 크게 디자인되도록 요구된다.
상기 요구에 부응하기 위해, 종래의 정전기 방지회로에서와 같이 공정상 상기 DCGS(distance of contact gate spacing)를 충분히 크게 설계하게 되면, 데이타 입·출력핀(1)의 출력전류가 충분히 커야 하는 조건을 만족시키지 못하게 되는 문제가 발생되며, 이 문제의 해결을 위해 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)의 채널폭을 키울 수밖에 없게 되는데, 이렇게 되면 다시 상기 데이타 입·출력핀(DQ pin: 1)의 캐패시턴스가 커지게 되는 또 다른 문제를 발생시킨다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 정전기 방지기능의 바이폴라 트랜지스터 및 저항을 추가로 구비하므로써 풀-업 및 풀-다운 트랜지스터를 디자인함에 있어 통상의 작은 디자인 룰을 적용할 수 있게 되어 데이타 입·출력핀의 특성을 개선시킨 정전기 방지회로를 제공하는데 있다.
도 1 은 종래의 반도체 소자에 사용된 정전기 방지 회로도
도 2 는 도 1 에 도시된 정전기 방지회로의 단면도
도 3 은 본 발명의 제1 실시예에 따른 정전기 방지 회로도
도 4 및 도 5 는 본 발명의 제2 및 제3 실시예에 따른 정전기 방지 회로도
<도면의 주요부분에 대한 부호의 설명>
1: 데이타 입·출력핀 R1: 저항
T1: 풀-업형 PMOS 트랜지스터 T2: 풀-다운형 NMOS 트랜지스터
T3: PNP형 바이폴라 트랜지스터 T4: NPN형 바이폴라 트랜지스터
상기 목적을 달성하기 위하여, 본 발명은 전원전압 인가단과 데이타 입·출력핀 사이에 연결된 풀-업 트랜지스터 및 상기 데이타 입·출력핀과 접지단 사이에 연결된 풀-다운 트랜지스터를 구비한 정전기 방지회로에 있어서;
상기 전원전압 인가단과 상기 데이타 입·출력핀 사이에, 상기 풀-업 트랜지스터와 병렬로 접속된 제1 트랜지스터와,
상기 데이타 입·출력핀과 상기 접지단 사이에, 상기 풀-다운 트랜지스터와 병렬로 접속된 제2 트랜지스터와,
상기 데이타 입·출력핀과 상기 풀-업 및 풀-다운 트랜지스터의 연결노드 사이에 접속된 저항을 추가로 구비하되;
상기 풀-업 및 풀-다운 트랜지스터는 셀(Cell)부와 동일한 디자인 룰(design rule)로 제작되는 것을 특징으로 하는 정전기 방지회로이다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명의 제1 실시예에 따른 정전기 방지회로를 나타낸 것으로, 전원전압(Vcc) 인가단과 데이타 입·출력핀(DQ pin: 1)에 연결된 노드(N2) 사이에 연결된 풀-업형 PMOS 트랜지스터(T1) 및 상기 노드(N2)와 접지단(Vss) 사이에 연결된 풀-다운형 NMOS 트랜지스터(T2)와; 상기 전원전압(Vcc) 인가단과 상기 데이타 입·출력핀(DQ pin: 1) 사이에 연결되어 상기 풀-업형 PMOS 트랜지스터(T1)와 병렬로 접속된 제1 바이폴라 트랜지스터(T3)와; 상기 제1 바이폴라 트랜지스터(T1)와 상기 접지단(Vss) 사이에 연결되며, 상기 풀-다운형 트랜지스터(T2)와 병렬로 접속된 제2 바이폴라 트랜지스터(T4)와; 상기 제1 및 제2 바이폴라 트랜지스터(T3, T4)의 연결노드(N1) 및 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)의 연결노드(N2) 사이에 접속된 저항(R1)을 구비한다.
그런데, 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)로는 종래의 정전기 방지회로에 적용되었던 큰 디자인 룰(design rule)이 아닌 셀(cell)부와 동일한 디자인 룰에 의해 채널길이가 1μm 이하로 제한되며, 공정 단면도상의 드레인 영역에서의 게이트로부터 콘택까지의 거리(DCGS:distance of contact to gate spacing)도 5μm 이하로 제한되어 제작되어진 것을 채용하는 것을 특징으로 한다.
그리고, 상기 저항(R1)으로는 확산저항 또는 폴리 실리콘, 메탈, 실리사이드 등의 도체를 이용할 수 있다.
동 도면의 경우, 상기 풀-업 트랜지스터(T1)로 PMOS 트랜지스터를 사용하고 있으나 NMOS 트랜지스터로도 구현이 가능하며, 상기 제1 바이폴라 트랜지스터(T3)로 PNP형 바이폴라 트랜지스터를 사용하고 있지만 이를 NPN형 바이폴라 트랜지스터로 대체하여 구성할 수도 있다.
또한, 상기 제1 및 제2 바이폴라 트랜지스터(T3, T4) 대신 필드 게이트 트랜지스터(field gate transistor)를 사용할 수도 있다.
상기 구성을 갖는 본 발명은 데이타 입·출력핀(DQ pin:1)의 출력전류를 크게 할 뿐만 아니라 핀 캐패시턴스(pin capacitance)를 작게 하는 등 DQ 핀에 요구되는 여러가지 사항에 대해 특성을 개선시키기 위해, 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)를 종래에 비해 작은 디자인 룰(트랜지스터의 채널 길이를 1μm이하로 제한하고, 상기 DCGS도 5μm범위로 제한함)을 갖도록 셀부와 동일한 디자인 룰을 적용하여 설계하게 된다.
그런데, 이로 인하여 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)의 채널 길이 및 채널 폭과 상기 DCGS(DCGS: distance of contact to gate spacing)거리가 짧아지면서 본 목적이 되는 정전기 방지기능을 상실하게 된다.
그래서, 상기한 바와 같이 통상의 디자인 룰로 제작된 풀-업 및 풀-다운 트랜지스터로 인해 상실된 정전기 방지기능을 추가된 상기 제1 및 제2 바이폴라 트랜지스터(T3, T4) 및 저항(R1)rk 대신하게 되는 것이다.
그 동작은 다음과 같다.
상기 데이타 입·출력핀(1)을 통해 고전압이 입력되면 노드(N1)의 전압은 NPN형의 제2 바이폴라 트랜지스터(T4)를 통해 접지(Vss)로 전류패스를 형성하게 되고, 상기 저항(R1)을 통해 전압강하 및 접합 항복(junction break-down)을 일으켜 전류를 기판(substrate)으로 빠지게 한다.
이와 같이, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 연결된 각각의 바이폴라 트랜지스터(T3, T4) 및 저항(R1)을 사용하여 상기 풀-업 및 풀-다운 트랜지스터(T1, T2)의 정전기 방지기능을 대신하게 된다.
도 4 는 본 발명의 제2 실시예에 따른 정전기 방지회로를 각각 나타낸 것으로, 상기 풀-다운 트랜지스터(T2)가 자체로 정전기 방전기능을 갖도록 보다 큰 디자인 룰을 적용하여 설계되며, 풀-업 트랜지스터(T1) 만을 셀부와 동일한 통상의 기본 디자인 룰을 적용하여 설계하되, 이때 상기 풀-업 트랜지스터(T1)의 상실된 정전기 방지기능을 대신하기 위해 전원전압(Vcc) 인가단과 상기 데이타 입·출력핀(DQ pin: 1)의 사이에 상기 풀-업 트랜지스터(T1)와 병렬로 연결된 바이폴라 트랜지스터(T3)와, 상기 데이타 입·출력핀(DQ pin: 1)과 상기 풀-업 트랜지스터의 드레인단 사이에 연결된 저항(R1)을 추가로 구비하는 것을 특징으로 하며, 그 기본 동작은 상기 도 3 에 도시된 제1 실시예와 유사하므로 생략하기로 한다.
동 도면의 경우, 상기 바이폴라 트랜지스터(T3)를 PNP형 바이폴라 트랜지스터로 도시하고 있지만, 이는 NPN형 바이폴라 트랜지스터로도 구현이 가능하다.
그리고, 도 5 는 본 발명의 제3 실시예에 따른 정전기 방지회로를 나타낸 것으로, 상기 풀-업 트랜지스터(T1)가 자체로 정전기 방지기능을 갖도록 보다 큰 디자인 룰을 적용하여 설계되며, 풀-다운 트랜지스터(T2) 만을 셀부와 동일한 통상의 기본 디자인 룰을 적용하여 작게 설계하되, 이때 상기 풀-다운 트랜지스터(T2)의 상실된 정전기 방지기능을 대신하기 위해 접지단(Vss)과 상기 데이타 입·출력핀(DQ pin: 1)의 사이에 상기 풀-다운 트랜지스터(T2)와 병렬로 연결된 바이폴라 트랜지스터(T4)와, 상기 데이타 입·출력핀(DQ pin: 1)과 상기 풀-다운 트랜지스터(T2)의 드레인단 사이에 연결된 저항(R1)을 추가로 구비하는 것을 특징으로 하며, 그 기본 동작은 마찬가지로 상기 도 3 에 도시된 제1 실시예와 유사하므로 생략하기로 한다. 그리고, 상기 바이폴라 트랜지스터(T4)는 NPN형 바이폴라 트랜지스터를 사용한다.
이상에서 설명한 바와같이 본 발명에 따른 정전기 방지회로에 의하면, 정전기 방지기능의 바이폴라 트랜지스터 및 저항을 추가로 구비하여 풀-업 및 풀-다운 트랜지스터를 셀부와 동일한 통상의 작은 디자인 룰을 적용하여 설계할 수 있도록 하므로써, DQ핀의 출력 전류를 크게 키울 수 있을 뿐만 아니라, 핀 캐패시턴스도 대폭 감소시켜 고속 동작을 가능케 하는 등 핀의 특성을 개선시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 전원전압 인가단과 데이타 입·출력핀 사이에 연결된 풀-업 트랜지스터 및 상기 데이타 입·출력핀과 접지단 사이에 연결된 풀-다운 트랜지스터를 구비한 정전기 방지회로에 있어서,상기 전원전압 인가단과 상기 데이타 입·출력핀 사이에 상기 풀-업 트랜지스터와 병렬로 접속된 제1 트랜지스터와,상기 데이타 입·출력핀과 상기 접지단 사이에 상기 풀-다운 트랜지스터와 병렬로 접속된 제2 트랜지스터와,상기 데이타 입·출력핀과 상기 풀-업 및 풀-다운 트랜지스터의 연결노드 사이에 접속된 저항을 추가로 구비하되,상기 풀-업 및 풀-다운 트랜지스터를 셀부와 동일한 디자인 룰로 제작하는 것을 특징으로 하는 정전기 방지회로.
- 제 1 항에 있어서,상기 제1 및 제2 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 정전기 방지회로.
- 제 1 항에 있어서,상기 제1 및 제2 트랜지스터는 필드 게이트 트랜지스터인 것을 특징으로 하는 정전기 방지회로.
- 제 1 항에 있어서,상기 저항으로는 확산저항 및 폴리 실리콘, 메탈, 실리사이드를 사용하는 것을 특징으로 하는 정전기 방지회로.
- 전원전압 인가단과 데이타 입·출력핀 사이에 연결된 풀-업 트랜지스터 및 상기 데이타 입·출력핀과 접지단 사이에 연결된 풀-다운 트랜지스터를 구비한 정전기 방지회로에 있어서,상기 전원전압 인가단과 상기 데이타 입·출력핀 사이에 상기 풀-업 트랜지스터와 병렬로 접속된 제1 트랜지스터와,상기 데이타 입·출력핀과 상기 풀-업 트랜지스터의 드레인단 사이에 접속된 저항을 추가로 구비하되,상기 풀-업 트랜지스터를 셀부와 동일한 디자인 룰로 제작하는 것을 특징으로 하는 정전기 방지회로.
- 제 5 항에 있어서,상기 제1 트랜지스터는 PNP형 바이폴라 트랜지스터인 것을 특징으로 하는 정전기 방지회로.
- 전원전압 인가단과 데이타 입·출력핀 사이에 연결된 풀-업 트랜지스터 및 상기 데이타 입·출력핀과 접지단 사이에 연결된 풀-다운 트랜지스터를 구비한 정전기 방지회로에 있어서,상기 데이타 입·출력핀과 상기 접지단 사이에 상기 풀-다운 트랜지스터와 병렬로 접속된 제1 트랜지스터와,상기 데이타 입·출력핀과 상기 풀-업 및 풀-다운 트랜지스터의 연결노드 사이에 접속된 저항을 추가로 구비하되,상기 풀-다운 트랜지스터를 셀부와 동일한 디자인 룰로 제작하는 것을 특징으로 하는 정전기 방지회로.
- 제 7 항에 있어서,상기 제1 트랜지스터는 NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 정전기 방지회로.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429425B1 (ko) * | 2001-12-21 | 2004-05-03 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 |
| KR101043776B1 (ko) * | 2009-04-30 | 2011-06-27 | 주식회사 하이닉스반도체 | 반도체 장치의 정전기 보호회로 |
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1998
- 1998-10-28 KR KR1019980045567A patent/KR20000027612A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100429425B1 (ko) * | 2001-12-21 | 2004-05-03 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 |
| KR101043776B1 (ko) * | 2009-04-30 | 2011-06-27 | 주식회사 하이닉스반도체 | 반도체 장치의 정전기 보호회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |