KR20000027618A - 정전기 방지회로 - Google Patents

Abstract

본 발명은 반도체 소자가 정전기 등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기위해 사용되는 정전기 방지회로에 관한 것으로, 특히 입력패드와 접지단 사이에 접속된 바이폴라 트랜지스터와, 상기 입력패드와 상기 바이폴라 트랜지스터의 연결부 후단과 내부회로 사이에 접속된 저항과, 상기 저항의 후단부와 접지단 사이에 접속된 다이오드형 NMOS 트랜지스터와, 전원전압 인가단과 상기 바이폴라 트랜지스터 사이에 접지단을 매개로 접속된 디플리션 트랜지스터 구비하므로써, 상기 전원전압 인가단 및 접지단으로의 정전기 방전동작에 대해 동일한 전류경로를 설정해 주어 하나의 소자로 정전기 방전동작을 가능케 하므로써 설계에 요구되는 면적을 줄일 수 있을 뿐만 아니라, 기생 핀 캐패시턴스도 감소시켜 ESD 특성을 강화한 정전기 방지회로에 관한 것이다.

Description

정전기 방지회로

본 발명은 반도체 소자의 정전기 방지회로에 관한 것으로, 보다 상세하게는 전원전압 인가단 및 접지단으로의 정전기 방전동작에 대해 동일한 전류경로를 설정해주어 하나의 소자로 정전기 방전동작을 가능케 하므로써 설계에 요구되는 면적을 줄일 뿐만 아니라, 기생 핀 캐패시턴스도 감소시켜 ESD 특성을 강화한 정전기 방지회로에 관한 것이다.

일반적으로, 정전기는 반도체 장치의 내부회로를 파괴하는 주요 원인 중의 하나로, 패키지된 반도체 장치의 데이타 입·출력핀(DQ pin)을 통해 인가되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가되어 이들 소자의 기능을 파괴시키게 된다. 즉, 다이오드의 P-N 접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소오스를 단락시키므로써 소자의 신뢰성에 큰 영향을 미치게 된다.

최근들어, 반도체 장치가 초고집적화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 최근의 반도체 장치는 정전기 방전(eletro static discharge: ESD)에 의한 영향을 더욱 더 심하게 받고 있다.

이의 해결을 위해, 정전기 방전시 주입된 전하가 소자의 내부회로를 거쳐 빠져 나가기 전에 입력단에 주입된 전하를 곧바로 파워라인(Vcc, Vss)쪽으로 방전시키는 정전기 방지회로(ESD 회로)를 삽입하게 된다.

그런데, 소자의 고집적화 및 제품 다양화로 인하여 입·출력 패드에서 낮은 캐패시턴스, 높은 출력전류, 파워라인의 분리 및 전압(V_OH/V_OL)댐핑 등의 여러가지 제품특성을 만족하면서 동시에 ESD(eletro static discharge)신뢰성을 만족시킨다는 것이 종래의 기술로는 어려운 점이 많았다.

그래서, 기존에는 정전기 방지회로로 기생 바이폴라 트랜지스터와 필드 플레레이티드 다이오드(field plated diode)를 조합하여 사용하였는데, 이는 전원전압(Vcc) 모드특성과 접지전압(Vss) 모드특성에서 상기 기생 바이폴라 트랜지스터가 접지단(Vss)과 연결이 되었는지, 또는 전원전압 인가단(Vcc)과 연결이 되었는지 여부에 따라 그 특성이 상대 모드특성에 대해서는 약해지게 되는 문제를 발생시킨다.

상기 문제를 해결하기 위해, 종래에는 클램프(clamp)구조를 갖는 즉, 기생 NPN형 바이폴라 트랜지스터와 기생 PNP형 바이폴라 트랜지스터를 이용해 전원전압(Vcc) 인가단과 접지단(Vss)에 둘다 연결하여 전원모드 및 접지모드 모두를 고려하도록 하였다.

도 1 은 일반적으로 사용되는 정전기 방지 회로도를 나타낸 것으로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 상호 직렬연결되며 상호간의 접속노드(N1)가 입력패드(1)의 출력단에 접속된 PNP형 바이폴라 트랜지스터(T1) 및 NPN형 바이폴라 트랜지스터(T2)와; 상기 노드(N1)와 내부회로와의 연결부 사이에 접속된 저항(R1)과; 상기 저항(R1)의 후단(N2)과 상기 접지단(Vss) 사이에 접속된 다이오드 결합형 NMOS 트랜지스터(T3)로 구성된다.

상기 구성을 갖는 종래의 정전기 방지회로에 따르면, 입력 패드(10)에 고전압이 인가될 경우, 상기 노드(N1)의 전압은 상기 NPN형 바이폴라 트랜지스터(T2)를 통해 접지단(Vss)으로 전류경로를 형성하게 되고, 상기 저항(R1)을 통해 전압강하 및 접합 항복(junction break-down)을 일으켜 전류를 기판(substrate)으로 빠지게 하며, 또한 상기 노드(N2)의 전압은 상기 다이오드 결합형 NMOS 트랜지스터(T3)가 펀치-스루(punch-through) 현상을 일으켜 접지단(Vss)으로 고전류를 빠지게 한다.

그런데, 이와 같이 파워라인(Vcc)과 접지선(Vss)에 각각 바이폴라 트랜지스터(T1, T2)를 사용하는 정전기 방지회로의 경우는 ESD(electro static discharge)신뢰성을 보장하기 위해, 상기 바이폴라 트랜지스터(T1, T2)의 크기를 크게하여 설계하기 때문에, 접합 면적이 커지고 핀 캐패시턴스(pin capacitance)도 증가하여 소자의 고속화 및 집적화를 제한하게 되는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 전원전압 인가단 및 접지단으로의 정전기 방전동작에 대해 동일한 전류경로를 설정해주어 하나의 소자로 정전기 방전동작을 가능케 하므로써, 설계에 요구되는 면적을 대폭 줄일 수 있을 뿐만 아니라, 기생 핀 캐패시턴스도 감소시켜 ESD 특성을 강화하도록 한 정전기 방지회로를 제공하는데 있다.

도 1 은 일반적으로 사용되는 정전기 방지 회로도

도 2 는 본 발명에 따른 정전기 방지 회로도

<도면의 주요부분에 대한 부호의 설명>

1: 입력 패드 3: 접지단

5: 전원전압 인가단 R1: 저항

T1: PNP형 바이폴라 트랜지스터 T2: NPN형 바이폴라 트랜지스터

T3: 다이오드형 NMOS 트랜지스터 T4: P형 디플리션 트랜지스터

상기 목적을 달성하기 위하여, 본 발명에 의한 정전기 방지회로는 입력패드와 접지단 사이에 접속된 제1 트랜지스터와,

상기 입력패드와 상기 제1 트랜지스터의 연결부 후단과 내부회로 사이에 접속된 저항과,

상기 저항의 후단부와 접지단 사이에 접속된 다이오드형 제2 트랜지스터와,

전원전압 인가단과 상기 제1 트랜지스터 사이에 상기 접지단을 매개로 접속된 제3 트랜지스터를 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 따른 정전기 방지 회로도를 나타낸 것으로, 입력패드(1)와 접지단(Vss: 3) 사이에 접속된 NPN형 바이폴라 트랜지스터(T2)와, 상기 입력패드(1)와 상기 NPN형 바이폴라 트랜지스터(T2)의 연결노드(N1) 후단과 내부회로 사이에 접속된 저항(R1)과, 상기 저항(R1)의 후단부(N2)와 접지단(Vss) 사이에 접속된 다이오드형 NMOS 트랜지스터(T3)와, 전원전압(Vcc) 인가단(5)과 상기 NPN형 바이폴라 트랜지스터(T2) 사이에 상기 접지단(3)을 매개로 접속된 P형 디플리션(depletion) 트랜지스터(T4)로 구성된다.

그리고, 동 도면에 도시된 바이폴라 트랜지스터(T2) 대신 필드 게이트 트랜지스터(field gate transistor)를 사용하여 구현할 수도 있으며, 상기 저항(R1)으로는 폴리(poly), 웰(well), 알루미늄(Al), 텅스텐(W) 등을 사용하고, 그 크기는 1∼500Ω가 된다.

또한, 상기 P형 디플리션(depletion) 트랜지스터(T4)는 채널폭이 100∼800μm가 되며, 채널길이는 0.3∼20μm인 것을 특징으로 한다.

이하, 상기 구성을 갖는 본발명에 따른 정전기 방지회로의 동작을 살펴보기로 한다.

우선, 상기 디플리션 트랜지스터(T4)는 바이어스(bias)가 가해지지 않은 상태에서 일반적으로 턴-온되는 특성(normally on 특성)을 갖기 때문에, 상기 턴-온 상태의 디플리션 트랜지스터(T4)에 의해 상기 접지단(3)과 전원전압 인가단(5)이 통상적으로 연결되는 구조를 이루게 된다.

그래서, 상기 입력패드(1)를 통해 고전압 및 고전류의 인가시 즉, 정전기 발생시 두 파워라인(Vcc, Vss)을 통해 정전기 방전(ESD) 동작을 하기위해 설정되었던 2가지의 전류경로가 상기 통상의 경우 턴-온 상태인 디플리션 트랜지스터(T4)에 의해 전원전압 인가단(5)과 접지단(3)을 연결시키므로써, 하나의 동일 전류경로(current path)를 형성하게 된다.

이로인해, 정전기 방전을 위해 요구되는 소자의 수를 반으로 줄일 수 있게 되므로, ESD 회로설계시 점유면적을 감소시킬 수 있게되어, 핀 캐패시턴스(pin capacitance)의 증가를 방지할 수 있게 된다.

또한, 집적회로의 기본 동작상태에서는 상기 P형 디플리션 트랜지스터(T4)의 게이트를 통해 전원전압(Vcc)이 인가되기 때문에, 턴-오프상태로 들어가게 되어 정상동작하게 된다.

이상에서 설명한 바와같이 본 발명에 따른 정전기 방지회로에 의하면, 전원전압 인가단 및 접지단으로의 정전기 방전(ESD)동작에 대해 동일한 전류경로를 설정해 주어 하나의 소자로 정전기 방전동작을 가능케 하므로써, 설계에 요구되는 면적을 반으로 줄일 수 있을 뿐만 아니라, 기생 핀 캐패시턴스도 감소시켜 ESD 특성을 강화시킬 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

1. 입력패드와 접지단 사이에 접속된 제1 트랜지스터와,

   상기 입력패드와 상기 제1 트랜지스터의 연결부 후단과 내부회로 사이에 접속된 저항과,

   상기 저항의 후단부와 접지단 사이에 접속된 다이오드형 제2 트랜지스터와,

   전원전압 인가단과 상기 제1 트랜지스터 사이에 접지단을 매개로 접속된 제3 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방지회로.
2. 제 1 항에 있어서,

   상기 제1 트랜지스터는 바이폴라 트랜지스터를 사용하는 것을 특징으로 하는 정전기 방지회로.
3. 제 1 항에 있어서,

   상기 제1 트랜지스터는 필드 게이트 트랜지스터를 사용하는 것을 특징으로 하는 정전기 방지회로.
4. 제 1 항에 있어서,

   상기 저항으로는 폴리(poly), 웰(well), 알루미늄(Al), 텅스텐(W)을 사용하는 것을 특징으로 하는 정전기 방지회로.
5. 제 1 항에 있어서,

   상기 저항은 1∼500Ω의 크기를 갖는 것을 특징으로 하는 정전기 방지회로.
6. 제 1 항에 있어서,

   상기 제2 트랜지스터는 NMOS 트랜지스터를 사용하는 것을 특징으로 하는 정전기 방지회로.
7. 제 1 항에 있어서,

   상기 제3 트랜지스터는 P형 디플리션 트랜지스터를 사용하는 것을 특징으로 하는 정전기 방지회로.
8. 제 1 항에 있어서,

   상기 제3 트랜지스터는 그 채널폭이 100∼800μm이며, 채널길이가 0.3∼20μm인 것을 특징으로 하는 정전기 방지회로.