KR100318451B1 - 부동몸체효과가없는이중막실리콘소자 - Google Patents

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Abstract

이중막 실리콘웨이퍼의 후면에 금속전극을 형성하고 여기에 일정전압을 인가함으로써 채널영역의 전위를 조절하여 부동 몸체 효과를 제거할 수 있도록 한 부동 몸체 효과가 없는 이중막 실리콘소자를 제공하는바, 이 이중막 실리콘소자는 실리콘기판과, 상기 실리콘기판상에 형성된 매몰절연막, 상기 매몰절연막상부에 위치하는 상부실리콘층, 상기 상부실리콘층의 소정부분에 형성되며 상기 매몰절연막과 그 하부가 접촉되는 필드산화막, 및 상기 실리콘기판 후면에 형성된 금속층을 포함하여 구성된다.

Description

부동 몸체 효과가 없는 이중막 실리콘소자{SOI DEVICE WITHOUT FLOATING BODY EFFECT}
본 발명은 이중막 실리콘소자에 관한 것으로, 특히 부동 몸체(floating body) 효과가 없는 이중막 실리콘소자에 관한 것이다.
반도체소자를 이용한 집적회로의 특성이 고집적화, 고속화, 저전력화되는 추세가 지속되고 있으며, 이러한 특성을 얻기 위한 과정에서 발생하는 많은 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다. 그러한 많은 방법들중에서 실리콘 이중막웨이퍼를 이용하여 반도체소자를 제작하는 기술이 최근 주목받고 있다.
실리콘 이중막웨이퍼를 이용하여 제작한 반도체소자는 단결정 실리콘웨이퍼를 이용하여 제작한 반도체소자에 비해 작은 접합용량(junction capacitance)에 의한 고속화, 메모리소자에서 알파입자에 의한 소프트에러의 감소들의 장점을 가진다.
이중막 실리콘소자를 이용하여 상기와 같은 장점을 얻기 위해서는 상부실리콘층의 두께가 200nm이하이어야 한다. 그러나 상부실리콘층의 두께가 얇은 경우에는 채널이 형성되는 부분이 필드산화막과 매몰산화막에 의해 완전히 분리되어 부동 몸체 효과가 발생하게 된다. 이러한 부동 몸체 효과는 회로의 오동작을 유발시킬수 있기 때문에 반드시 해결되어야 한다. 이와 같은 부동 몸체 효과를 제거하기 위해 많은 방법들이 고안되었는데 그 대표적인 예로 도 1에 나타낸 바와 같이 필드산화막(4) 형성시 상부실리콘층(6)의 일부를 남기고 이를 통해 채널 영역의 전위를 조절함으로써 부동 몸체 효과를 제거하고자 한 기술이 있다. 도 1에서 참조부호1은 게이트, 2는 드레인, 3은 소오스, 5는 웰전극, 7은 필드산화막 하부에 주입된 전계차단 이온층, 8은 매몰산화막, 9는 실리콘기판, 10은 게이트산화막을 각각 나타낸다.
그러나 상기의 방법을 이용하여 부동 몸체 효과가 없는 이중막 실리콘소자를 제작하는 경우에는 웰 콘택을 위해 별도의 공간이 필요하기 때문에 이러한 소자를 이용하여 집적회로를 구현할 경우 칩의 크기가 증가하게 된다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 이중막 실리콘웨이퍼의 후면에 금속전극을 형성하고 여기에 일정전압을 인가함으로써 채널영역의 전위를 조절하여 부동 몸체 효과를 제거할 수 있도록 한 부동 몸체 효과가 없는 이중막 실리콘소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 부동 몸체 효과가 없는 이중막 실리콘소자는 실리콘기판과, 상기 실리콘기판상에 형성된 매몰절연막, 상기 매몰절연막상부에 위치하는 상부실리콘층, 상기 상부실리콘층의 소정부분에 형성되며 상기 매몰절연막과 그 하부가 접촉되는 필드산화막, 및 상기 실리콘기판 후면에 형성된 금속층을 포함하여 구성된다.
도 1은 종래의 부동 몸체 효과가 없는 몸체 접촉 이중막 실리콘소자의 단면도,
도 2a 및 도 2b는 본 발명에 의한 부동 몸체 효과가 없는 이중막 실리콘소자의 단면도,
도 3a 내지 도 3b는 본 발명에 의한 이중막 실리콘소자의 기판에 형성된 금속전극의 전위에 따른 중성영역의 크기 변화를 보인 단면도,
도 4는 종래기술과 본 발명에 의한 이중막 실리콘소자의 전류-전압 특성을 비교하여 나타낸 그래프.
*도면의 주요부분에 대한 부호의 설명*
1.게이트 2.드레인
3.소오스 4.필드산화막
5.웰전극 6.상부실리콘층
7.필드산화막 하부에 주입된 전계 차단 이온층
8.매몰산화막 9.실리콘기판
10.게이트산화막 11.금속전극
12.중성영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 및 도 2b에 본 발명에 의한 부동 몸체 효과가 없는 이중막 실리콘소자의 단면구조를 나타내었다. 도 2a는 표준 반도체 제조공정을 이용하여 제작된 이중막 실리콘소자의 단면도로서, 상부실리콘층(6)의 몸체는 필드산화막(4)과 매몰산화막(8)에 의해 완전히 분리되어 있다. 도 2b는 도 2a에서 제작된 이중막 실리콘소자의 실리콘기판(9)후면에 금속전극(11)을 형성한 경우를 나타낸 것이다. 이러한 금속전극(11)은 진공증착법(evaporation), 스퍼터링(sputtering), 전해도금법등의 방법에 의해 형성하며, 금속으로는 알루미늄, 텅스텐, 니켈등을 사용하여 형성하는 것이 바람직하다.
본 발명에 의한 부동 몸체 효과가 없는 이중막 실리콘소자의 동작원리를 도 3a 내지 도 3b를 참조하여 설명하면 다음과 같다. 도 3a에 나타낸 바와 같이 이중막 실리콘기판을 부동(floating)인 상태로 유지할때 채널밑에 존재하는 중성영역(12)의 면적은 상부실리콘층의 두께 및 농도, 게이트전압, 드레인 전압에 의해 결정된다. 이러한 중성영역에 드레인(2)근처에서 임팩트 이온화(impact ionization)에 의해 발생한 정공이 모여서 중성영역(12)의 전위를 증가시킴으로써 부동 몸체 효과가 발생하게 된다. 그러므로 중성영역(12)의 크기를 줄일 수 있다면 부동 몸체 효과의 발생을 지연시키거나 제거할 수 있다. 따라서 본 발명은 실리콘기판(9)의 후면에 형성된 금속전극(11)에 전압을 인가함으로써 중성영역(12)의 크기를 감소시키고자 한 것이다. 도 3b는 기판에 전압이 인가된 상태에서의 소자의 단면구조를 나타낸 것이다. 금속전극(11)을 통해 기판에 인가된 전압에 의해 매몰산화막(8) 방향의 중성영역(12)이 공핍됨으로써 전체적으로 중성영역(12)의 크기가 줄어들게 된다. 여기서, 참조부호 12a는 크기가 줄어든 중성영역을 도시하며, 도 2a 및 2b와 도 3a 및 3b에서 참조부호 1은 게이트, 3은 소오스, 10은 게이트산화막을 나타낸다.
종래의 부동 몸체 효과를 갖는 이중막 실리콘소자(a)와 본 발명에 의한 부동 몸체 효과가 없는 이중막 실리콘소자(b)의 전기적특성을 도 4에 나타내었다. 도 4에서 보는 바와 같이, 본 발명에 의한 이중막 실리콘소자의 경우(b)에는 실리콘기판에 0v의 전압을 인가함으로써 부동 몸체 효과가 제거되는 것을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명은 표준 반도체 제조공정을 이용한 이중막 실리콘소자 제작시 실리콘기판에 금속전극을 형성함으로써 부동 몸체 효과의 제거, 완벽한 소자분리등의 특징을 갖는 이중막 실리콘소자를 구현할 수 있다. 또한, 부동 몸체 효과가 없는 이중막 실리콘소자를 이용하여 고성능 CMOS소자, 고성능 메모리소자, 고성능 논리회로를 구현할 수 있으며, 집적회로의 면적을 감소시킬 수 있다.

Claims (3)

  1. 실리콘기판과,
    상기 실리콘기판상에 형성된 매몰절연막,
    상기 매몰절연막상부에 위치하는 상부실리콘층,
    상기 상부실리콘층의 소정부분에 형성되며 상기 매몰절연막과 그 하부가 접촉되는 필드산화막, 및
    상기 실리콘기판 후면에 형성된 금속층을 포함하는 것을 특징으로 하는 부동 몸체 효과가 없는 이중막 실리콘소자.
  2. 제1항에 있어서,
    상기 금속층은 알루미늄, 텅스텐 또는 니켈로 이루어진 것을 특징으로 하는 부동 몸체 효과가 없는 이중막 실리콘소자.
  3. 제1항에 있어서,
    상기 금속층은 그 자신에게 인가되는 전압에 의해 상기 상부실리콘층내의 중성영역의 크기를 조절하는 역할을 하는 것을 특징으로 하는 부동 몸체 효과가 없는 이중막 실리콘소자.
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